JPH0456266A - Ｌｓｉチップおよびｌｓｉ電源ノイズ低減方法 - Google Patents
Ｌｓｉチップおよびｌｓｉ電源ノイズ低減方法Info
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- JPH0456266A JPH0456266A JP2167198A JP16719890A JPH0456266A JP H0456266 A JPH0456266 A JP H0456266A JP 2167198 A JP2167198 A JP 2167198A JP 16719890 A JP16719890 A JP 16719890A JP H0456266 A JPH0456266 A JP H0456266A
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- 238000000034 method Methods 0.000 title claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、論理ＬＳＩの実動作による電源電圧ノイズを
低減させるＬＳＩチップおよびＬＳＩ電源ノイズ低減方
法に関する。
低減させるＬＳＩチップおよびＬＳＩ電源ノイズ低減方
法に関する。
従来の技術
近年、ＣＭＯＳ標準論理ＩＣは高速化され、消費電力も
小さくなってきている。またゲートアレイ、ＡＳ ＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｔｉｃ Ｉｎｔ
ｅｇｒａｔｉｏｎ Ｃ１ｒｃｕｉｔ ：特定用途向けＩ
（２）なども高速動作する各種論理ＬＳＩが利用される
ようになり、高速、高集積化の技術革新には目覚ましい
ものがある。
小さくなってきている。またゲートアレイ、ＡＳ ＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｔｉｃ Ｉｎｔ
ｅｇｒａｔｉｏｎ Ｃ１ｒｃｕｉｔ ：特定用途向けＩ
（２）なども高速動作する各種論理ＬＳＩが利用される
ようになり、高速、高集積化の技術革新には目覚ましい
ものがある。
以下に従来の論理ＬＳＩにおける電源電圧ノイズ対策と
電源用パッドのレイアウトについて説明する。
電源用パッドのレイアウトについて説明する。
第２図は電源電圧ノイズ対策に従来から最も一般的に使
用されている論理ＬＳＩの平面図であり、図において、
１１はＬＳＩパッケージ、１２は電源電圧入力ビン、１
３はグランド電位入力ビン、１４．１５はそれぞれプリ
ント基板にレイアウトされた電源ラインとグランドライ
ン、１６は電源ライン１４とグランドライン１５を接続
された容量Ｃのバイパスコンデンサである。
用されている論理ＬＳＩの平面図であり、図において、
１１はＬＳＩパッケージ、１２は電源電圧入力ビン、１
３はグランド電位入力ビン、１４．１５はそれぞれプリ
ント基板にレイアウトされた電源ラインとグランドライ
ン、１６は電源ライン１４とグランドライン１５を接続
された容量Ｃのバイパスコンデンサである。
第３図は第２図のＬＳＩパッケージの内部を示すもので
あり、１７は出力ビンに接続されるリードフレーム配線
、１８はリードフレーム配線１７とＬＳＩチップ上の電
源用パッドとを接続した金線、１９は電源用、グランド
用等の各種信号の入出力パッドである。
あり、１７は出力ビンに接続されるリードフレーム配線
、１８はリードフレーム配線１７とＬＳＩチップ上の電
源用パッドとを接続した金線、１９は電源用、グランド
用等の各種信号の入出力パッドである。
以上のように構成された電源電圧ノイズ対策用の論理Ｌ
ＳＩについて、以下その動作を説明する。
ＳＩについて、以下その動作を説明する。
電源電圧ノイズを発生する要因は大きく分けて２つあり
、外来ノイズが電源端子に影響を与える場合と、第４図
に示すような内部論理回路の動作によるＬＳＩ内部で発
生するノイズがある。
、外来ノイズが電源端子に影響を与える場合と、第４図
に示すような内部論理回路の動作によるＬＳＩ内部で発
生するノイズがある。
これらのノイズを防ぐ方法としては、−船釣に電源ライ
ン１４とグランドライン１５の間にフィルタ回路を入れ
ることによる対策がとられている。例えば第５図はフィ
ルタ回路の回路構成図であるが、ここでＲはリードフレ
ーム配線、金線。
ン１４とグランドライン１５の間にフィルタ回路を入れ
ることによる対策がとられている。例えば第５図はフィ
ルタ回路の回路構成図であるが、ここでＲはリードフレ
ーム配線、金線。
内部回路のオン抵抗の等価抵抗を示す。Ｃは第２図のバ
イパスコンデンサ１６に相当する。Ｌは外向けの」イル
、ｒｌは電源の内部抵抗である。コイルＬのインピーダ
ンスが高域周波数においてかなり大きいことを考えると
、Ｌ、Ｃの定数を設計することによって任意の外来ノイ
ズの侵入を防ぐことができる。また内部で発生したノイ
ズもＲ，Ｃのループ内で抑えるように工夫され、大幅に
高周波成分が減衰させられる。
イパスコンデンサ１６に相当する。Ｌは外向けの」イル
、ｒｌは電源の内部抵抗である。コイルＬのインピーダ
ンスが高域周波数においてかなり大きいことを考えると
、Ｌ、Ｃの定数を設計することによって任意の外来ノイ
ズの侵入を防ぐことができる。また内部で発生したノイ
ズもＲ，Ｃのループ内で抑えるように工夫され、大幅に
高周波成分が減衰させられる。
発明が解決しようとする課題
このような従来のＬＳＩとそれによる電源ノイズ低減方
法では、ＣＭＯ８構成の場合、出力信号の立ち上がりお
よび立ち下がり時間が非常に短い上に、信号は電源電位
とグランド電位の間をスイッチングするため出力の論理
レヘルが変化するときの電流変化率が大きい。したがっ
てＬＳＩの電源から外付けのＲ，Ｃを通ってグランドに
もどる経ｉ 路のインダクタンスには電流の変化率（７Ｔ）に比例し
た誘導電圧が発生し、周辺の信号ラインなどにノイズ電
圧を誘起するという課題を有していた。
法では、ＣＭＯ８構成の場合、出力信号の立ち上がりお
よび立ち下がり時間が非常に短い上に、信号は電源電位
とグランド電位の間をスイッチングするため出力の論理
レヘルが変化するときの電流変化率が大きい。したがっ
てＬＳＩの電源から外付けのＲ，Ｃを通ってグランドに
もどる経ｉ 路のインダクタンスには電流の変化率（７Ｔ）に比例し
た誘導電圧が発生し、周辺の信号ラインなどにノイズ電
圧を誘起するという課題を有していた。
本発明は上記課題を解決するもので、低ノイズのＬＳＩ
チップおよびそれによる電源ノイズ低減方法を提供する
ことを目的としている。
チップおよびそれによる電源ノイズ低減方法を提供する
ことを目的としている。
課題を解決するための手段
本発明は上記目的を達成するために、半導体基板上に一
方の電極を直接設け、その電極上にノイズ低減用フィル
タ回路の一構成部品として機能するコンデンサの誘電体
絶縁膜を介在させて他方の電極を設け、前記一対の電極
の一部分を電源用パッドとグランド用パッドとしたもの
である。
方の電極を直接設け、その電極上にノイズ低減用フィル
タ回路の一構成部品として機能するコンデンサの誘電体
絶縁膜を介在させて他方の電極を設け、前記一対の電極
の一部分を電源用パッドとグランド用パッドとしたもの
である。
作用
本発明は上記した構成により、コンデンサを介した電源
、グランドループの面積が小さ（なり、それに比例して
インダクタンスＬも小さくすることができるので、他の
信号への誘導エネルギー（丁Ｌｉ２）が極めて小さくな
る。
、グランドループの面積が小さ（なり、それに比例して
インダクタンスＬも小さくすることができるので、他の
信号への誘導エネルギー（丁Ｌｉ２）が極めて小さくな
る。
実施例
以下、本発明の一実施例について第１図（ａ） 、 （
ｂ）を参照しながら説明する。
ｂ）を参照しながら説明する。
第１図（ａ）は、本発明の一実施例におけるシリコン基
板上に形成された電源用パッド、グランド用パッドから
構成されるコンデンサのレイアウトを含めＬＳＩチップ
の平面図を示すものである。第１図（ｂ）は同図（ａ）
におけるＡ−Ａ’線断面図である。図において、１はシ
リコン基板、２はそのシリコン基板１上の周辺部に直接
設けられた一方の電極、３はその電極２上に設けられた
ノイズ低減用フィルタ回路の一構成部品として機能する
コンデンサの誘電体絶縁膜、４はその絶縁膜３上に設け
られた他方の電極、５，６は電極２，４に接続された金
線であり、電極２の一部分はグランド用パッド２ａとな
っており、また電極４の一部分は電源用パッド４ａとな
っている。なお、７は他の入出力信号用のパッドである
。
板上に形成された電源用パッド、グランド用パッドから
構成されるコンデンサのレイアウトを含めＬＳＩチップ
の平面図を示すものである。第１図（ｂ）は同図（ａ）
におけるＡ−Ａ’線断面図である。図において、１はシ
リコン基板、２はそのシリコン基板１上の周辺部に直接
設けられた一方の電極、３はその電極２上に設けられた
ノイズ低減用フィルタ回路の一構成部品として機能する
コンデンサの誘電体絶縁膜、４はその絶縁膜３上に設け
られた他方の電極、５，６は電極２，４に接続された金
線であり、電極２の一部分はグランド用パッド２ａとな
っており、また電極４の一部分は電源用パッド４ａとな
っている。なお、７は他の入出力信号用のパッドである
。
そしてグランド用パッド２ａ、電源用パッド４ａを含め
、コンデンサの一対の電極の材料としては、ポリシリコ
ンもしくはアルミニウム等の導電体電極を用いる。そし
て誘電体絶縁膜３の材料としては、５ｉ０２のほか容量
を大きくするために高い誘電率をもっＳｉ３Ｎ４やＴａ
２０５などを使用εＳε０ する。この時、容量はＣ＝ ＣＦ ／ ｃｊ ：
ｌで表される。
、コンデンサの一対の電極の材料としては、ポリシリコ
ンもしくはアルミニウム等の導電体電極を用いる。そし
て誘電体絶縁膜３の材料としては、５ｉ０２のほか容量
を大きくするために高い誘電率をもっＳｉ３Ｎ４やＴａ
２０５などを使用εＳε０ する。この時、容量はＣ＝ ＣＦ ／ ｃｊ ：
ｌで表される。
ＬＳ１回路内で発生した電源ノイズ電流は、このＬＳＩ
チップ上のコンデンサを介したループを通ることになる
。
チップ上のコンデンサを介したループを通ることになる
。
以上のように本実施例によれば、ＬＳＩチップ上に電源
用パッド４ａ、グランド用パッド２ａを利用してフィル
タ構成要素の一つであるコンデンサを配置したことによ
り、電源ノイズ電流が通る経路を小さくし、他への誘電
ノイズ電圧を極めて小さくすることができる。
用パッド４ａ、グランド用パッド２ａを利用してフィル
タ構成要素の一つであるコンデンサを配置したことによ
り、電源ノイズ電流が通る経路を小さくし、他への誘電
ノイズ電圧を極めて小さくすることができる。
なお本実施例では、ＬＳＩ基板をシリコンとしたが、ガ
リウムヒ素等の半導体基板でもよい。
リウムヒ素等の半導体基板でもよい。
また、電源用パッド４ａ、グランド用パッド２ａのレイ
アウトをループ上としたが、面積さえ確保できればルー
プを描かなくてもよい。
アウトをループ上としたが、面積さえ確保できればルー
プを描かなくてもよい。
発明の効果
以上の実施例から明らかなように本発明によれば、半導
体基板上の電源用パッドおよびグランド用パッドが、コ
ンデンサの一対の電極の一部分で構成されているので、
フィルタ回路を構成するコンデンサを最適位置に配置す
ることができ、さらに内部電源ノイズ電流が巡る経路を
ＬＳＩチップ内におさえたことにより、他への誘導ノイ
ズ電圧を極めて小さくしたＬＳＩチップおよびＬＳＩ電
源ノイズ低減方法を提供できるものである。
体基板上の電源用パッドおよびグランド用パッドが、コ
ンデンサの一対の電極の一部分で構成されているので、
フィルタ回路を構成するコンデンサを最適位置に配置す
ることができ、さらに内部電源ノイズ電流が巡る経路を
ＬＳＩチップ内におさえたことにより、他への誘導ノイ
ズ電圧を極めて小さくしたＬＳＩチップおよびＬＳＩ電
源ノイズ低減方法を提供できるものである。
第１図（ａ）は本発明の一実施例のＬＳＩチップの平面
図、第１図（ｂ）は第１図（ａ）におけるＡ−Ａ’線断
面図、第２図は従来の電源ノイズ低減方法を実施する部
品の平面図、第３図は第２図の内部拡大平面図、第４図
はＬＳＩ内部信号波形を示す図、第５図はフィルタ回路
の回路図である。 １・・・・・・シリコン基板（半導体基板）、２．４・
・・・・・コンデンサの一対の電極、２ａ、４ａ・・・
・・・グランド用パッド、３・・・・・・誘電体絶縁膜
。 代理人の氏名 弁理士 粟野重孝 ほか１名第４図
図、第１図（ｂ）は第１図（ａ）におけるＡ−Ａ’線断
面図、第２図は従来の電源ノイズ低減方法を実施する部
品の平面図、第３図は第２図の内部拡大平面図、第４図
はＬＳＩ内部信号波形を示す図、第５図はフィルタ回路
の回路図である。 １・・・・・・シリコン基板（半導体基板）、２．４・
・・・・・コンデンサの一対の電極、２ａ、４ａ・・・
・・・グランド用パッド、３・・・・・・誘電体絶縁膜
。 代理人の氏名 弁理士 粟野重孝 ほか１名第４図
Claims (2)
- （１）半導体基板上に一方の電極を直接設け、その電極
上にノイズ低減用フィルタ回路の一構成部品として機能
するコンデンサの誘電体絶縁膜を介在させて他方の電極
を設け、前記一対の電極の一部分を電源用パッドとグラ
ンド用パッドとしたＬＳＩチップ。 - （２）請求項１記載のＬＳＩチップを、電源電位に重畳
される高周波ノイズを低減させる部品として使用するＬ
ＳＩ電源ノイズ低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167198A JPH0456266A (ja) | 1990-06-25 | 1990-06-25 | Ｌｓｉチップおよびｌｓｉ電源ノイズ低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167198A JPH0456266A (ja) | 1990-06-25 | 1990-06-25 | Ｌｓｉチップおよびｌｓｉ電源ノイズ低減方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456266A true JPH0456266A (ja) | 1992-02-24 |
Family
ID=15845245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167198A Pending JPH0456266A (ja) | 1990-06-25 | 1990-06-25 | Ｌｓｉチップおよびｌｓｉ電源ノイズ低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456266A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224348A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 半導体集積回路装置 |
| JPS63120446A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 半導体集積回路装置における電源，接地配線構造 |
-
1990
- 1990-06-25 JP JP2167198A patent/JPH0456266A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224348A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 半導体集積回路装置 |
| JPS63120446A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 半導体集積回路装置における電源，接地配線構造 |
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