JP5199307B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置技術に関し、特に、ＲＦ（Radio Frequency）パワーモジュールに適用して有効な技術に関するものである。
本発明者が検討したＲＦパワーモジュールは、例えば携帯電話機等のような通信機器に用いられる信号増幅用の電子部品であり、信号増幅用のトランジスタを有する複数の半導体チップやチップ部品等をモジュール基板上に実装することで組み立てられている。各半導体チップとモジュール基板とは、ボンディングワイヤを通じて電気的に接続されている。また、チップ部品もその端子をはんだ付けによりモジュール基板のパッドに接続することでモジュール基板と電気的に接続されている。
なお、例えば特開２０００−３３２５５１号公報には、デュアルバンドシステム用の高周波電力増幅器のバイアス回路およびバイアススイッチ回路をＨＢＴ（Heterojunction Bipolar Transistor）で形成する構成が開示されている（特許文献１参照）。
また、例えば特開２００１−１４１７５６号公報には、デュアルバンドシステム用の高周波部品において、２つの出力間の干渉を防ぐため、出力用のマイクロストリップライン間に複数のＧＮＤ線路を設ける構成が開示されている（特許文献２参照）。
また、例えば特開２００１−３４５４００号公報には、デュアルバンドのパワーモジュールで２つの出力間の干渉を防ぐために、半導体チップと配線基板との双方の出力パッド間にそれぞれグランド用のパッドを設け、ワイヤボンディングする技術が開示されている（特許文献３参照）。
特開２０００−３３２５５１号公報 特開２００１−１４１７５６号公報 特開２００１−３４５４００号公報
ところが、上記ＲＦパワーモジュールにおいては、小型化が急速に進められており、信頼性や性能等のような特性の低下を招くことなく、如何にして小型化するかが重要な課題となっている。
本発明の目的は、半導体装置を小型にすることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、高周波電力増幅回路の複数段の増幅回路の全段を、横型の電界効果トランジスタで形成し、シリコン系の半導体基板を有する同一の半導体チップに設けたものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、高周波電力増幅回路の複数段の増幅回路の全段を、横型の電界効果トランジスタで形成し、シリコン系の半導体基板を有する同一の半導体チップに設けたことにより、半導体装置を小型にすることができる。
本発明の一実施の形態である半導体装置の回路ブロック図である。 図１の半導体装置の要部回路図である。 図１の半導体装置の回路配置例を示す半導体チップの全体平面図である。 距離と漏洩電力との関係を示すグラフ図である。 図１の半導体装置の半導体チップの要部平面図である。 図５の半導体チップの要部断面図である。 図５の半導体チップの増幅段の等価回路の回路図である。 図５の半導体チップをモジュール基板に搭載したＲＦパワーモジュールの一例の全体平面図である。 図８のＲＦパワーモジュールの断面図である。 図８のＲＦパワーモジュールの等価回路の回路図である。 図８のＲＦパワーモジュールを用いたデジタル携帯電話機システムの一例の説明図である。 図１１のデジタル携帯電話機システムのＲＦパワーモジュールの実装例の要部側面図である。 本発明の他の実施の形態である半導体装置の回路配置例を示す半導体チップの全体平面図である。 図１３の半導体チップをモジュール基板に搭載したＲＦパワーモジュールの一例の全体平面図である。 本発明のさらに他の実施の形態である半導体装置の回路配置例を示す半導体チップの全体平面図である。 図１５の半導体チップをモジュール基板に搭載したＲＦパワーモジュールの一例の全体平面図である。 本発明のさらに別の実施の形態である半導体装置の回路配置例を示す半導体チップの全体平面図である。
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
１．ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
２．ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態では、電界効果トランジスタであるＭＯＳ・ＦＥＴ(Metal Oxide Semiconductor・Field Effect Transistor)をＭＯＳと略し、ｎチャネル型のＭＯＳをｎＭＯＳと略す。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態１では、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話に使用されるＲＦ（Radio Frequency）パワーモジュールに本実施の形態１の半導体装置を適用した場合について説明する。
図１は、本実施の形態１のＲＦパワーモジュールを構成する増幅回路用のＩＣ（Integrated circuit）チップ（半導体チップ）１Ｃの回路ブロック図を示している。この図１には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯を使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールに使用される増幅回路用のＩＣチップ（半導体チップ）１Ｃの回路ブロックが例示されている。
このＩＣチップ１Ｃは、ＧＳＭ９００用の電力増幅回路２Ａと、ＤＣＳ１８００用の電力増幅回路２Ｂと、それら電力増幅回路２Ａ，２Ｂの増幅動作の制御や補正等を行う周辺回路３とを有している。各電力増幅回路２Ａ，２Ｂは、それぞれ３つの増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３と、３つの整合回路２ＡＭ１〜２ＡＭ３，２ＢＭ１〜２ＢＭ３とを有している。すなわち、ＩＣチップ１Ｃの入力端子４ａ，４ｂは、入力用の整合回路２ＡＭ１，２ＢＭ１を介して１段目の増幅段２Ａ１，２Ｂ１の入力に電気的に接続され、１段目の増幅段２Ａ１，２Ｂ１の出力は段間用の整合回路２ＡＭ２，２ＢＭ２を介して２段目の増幅段２Ａ２，２Ｂ２の入力に電気的に接続され、２段目の増幅段２Ａ２，２Ｂ２の出力は段間用の整合回路２ＡＭ３，２ＢＭ３を介して最終段の増幅段２Ａ３，２Ｂ３の入力に電気的に接続され、最終段の増幅段２Ａ３，２Ｂ３の出力は出力端子５ａ，５ｂと電気的に接続されている。このように本実施の形態１では、１つのＩＣチップ１Ｃの中に、電力増幅回路２Ａ，２Ｂの全ての増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３が設けられている。一般的には３つの増幅段がそれぞれ別々のＩＣチップに設けられているか、または、１段目および２段目の増幅段が１つのＩＣチップに設けられ、最終段の増幅段はパワーが大きく動作時の発熱が高いことや他の増幅段への信号干渉が大きい等の理由から１段目および２段目の増幅段が設けられたＩＣチップとは別のＩＣチップに設けられている。このため、ＲＦパワーモジュールの小型化が阻害されている。これに対して、本実施の形態１では、１つのＩＣチップ１Ｃ内に、電力増幅回路２Ａ，２Ｂの全ての増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３を設けたことにより、各増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３間の隣接間隔を大幅に短くすることができるので、そのＩＣチップ１Ｃを内蔵するＲＦパワーモジュールの大幅な小型化を実現することが可能となっている。
上記周辺回路３は、制御回路３Ａと、上記増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３にバイアス電圧を印加するバイアス回路３Ｂ等を有している。制御回路３Ａは、上記電力増幅回路２Ａ，２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路３Ａ１およびバイアス電圧生成回路３Ａ２を有している。電源制御回路３Ａ１は、上記増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３の各々の出力用のパワーＭＯＳのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路３Ａ２は、上記バイアス回路３Ｂを制御するための第１制御電圧を生成する回路である。本実施の形態１では、電源制御回路３Ａ１が、ＩＣチップ１Ｃ外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路３Ａ２が電源制御回路３Ａ１で生成された上記第１電源電圧に基づいて上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路２Ａ，２Ｂの出力レベルを指定する信号で、携帯電話と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。本実施の形態１では、このような周辺回路３を構成する素子も１つのＩＣチップ１Ｃ内に設けられている。これにより、インターフェイス部（ＩＣチップ１Ｃとモジュール基板（配線基板）との間のインターフェイス部およびＩＣチップ１Ｃとモジュール基板との各々に必要であったインターフェイス部）を大幅に削減でき、ＩＣチップ１Ｃやモジュール基板の面積を縮小できるので、ＲＦパワーモジュールの大幅な小型化を実現することが可能となっている。
次に、図２は、上記電力増幅回路２Ａおよび上記バイアス回路３Ｂの回路構成の一例を示している。なお、上記電力増幅回路２Ａ，２Ｂおよびその各々のバイアス回路３Ｂの回路構成は同じなので、ここでは上記電力増幅回路２Ａおよび電力増幅回路２Ａ用の回路構成の一例を代表して示す。
本実施の形態１の電力増幅回路２Ａは、上記３段の増幅段２Ａ１〜２Ａ３として３つのｎＭＯＳＱｎ（Ｑｎ１，Ｑｎ２，Ｑｎ３）を順次従属接続した回路構成を有している。この電力増幅回路２Ａの出力レベルは、上記バイアス回路３Ｂおよび電源制御回路３Ａ１から供給される上記第１電源電圧Ｖｄｄ１によって制御される。ここでは、その第１電源電圧Ｖｄｄ１が３つのｎＭＯＳＱｎ１，Ｑｎ２，Ｑｎ３の各々のドレイン電極に供給されるようになっている。
整合回路２ＡＭ１〜２ＡＭ３は、インダクタ（受動素子）と、コンデンサ（受動素子）とを有している。インダクタは、配線で形成されており、１段目の増幅段２Ａ１（ｎＭＯＳＱｎ１）の入力およびそれぞれの段間でのインピーダンス整合をとる機能を有している。また、上記コンデンサは、上記インダクタと各段のｎＭＯＳＱｎの入力との間に接続されており、上記インピーダンス整合の機能と、その他に第１電源電圧Ｖｄｄ１とゲートバイアス電圧との直流電圧を遮断する機能とを有している。
上記バイアス回路３Ｂは、複数の分圧回路を有している。各分圧回路は、一対の抵抗Ｒ１，Ｒ２で構成されている。各一対の抵抗Ｒ１，Ｒ２は、バイアス回路３Ｂの入力端子４ｃと、基準電位（例えば接地電位で０Ｖ）との間に直列に接続されている。各一対の抵抗Ｒ１，Ｒ２間を繋ぐ配線部分と、各段のｎＭＯＳＱｎ１〜Ｑｎ３の入力（ゲート電極）とが電気的に接続されている。このバイアス回路３Ｂの入力端子４ｃに上記第１制御電圧または出力レベル制御電圧が入力されると、その電圧が上記一対の抵抗Ｒ１，Ｒ２で分圧されて所望のゲートバイアス電圧が生成され、そのゲートバイアス電圧が、各々のｎＭＯＳＱｎ１〜Ｑｎ３のゲート電極に入力されるようになっている。
次に、図３は、図１の増幅回路用のＩＣチップ１Ｃの回路配置の一例を示し、図４は距離と漏洩電力との関係を示すグラフ図を示している。
本実施の形態１では、図３に示すように、ＩＣチップ１Ｃの主面（デバイス形成面）の周辺に電力増幅回路２Ａ，２Ｂが配置され、その各々の電力増幅回路２Ａ，２Ｂの間に周辺回路３が配置されている。特に、上記のように電力増幅回路２Ａ，２Ｂの最終段の増幅段２Ａ３，２Ｂ３は、パワーが大きく動作時の発熱が高いことや他の増幅段への信号干渉が大きい（特にここでは取り扱う高周波信号がそれぞれ９００ＭＨｚと１８００ＭＨｚというように各々の高調波の位相が逆なので信号間の干渉の問題が大きい）ので、相互間の距離が長くなるように、ＩＣチップ１Ｃの相対する辺の近傍に配置されている。図４に示すように、２点間の信号伝搬量は概ね距離の２乗に反比例するので、上記のように電力増幅回路２Ａ，２Ｂを離して配置することにより、例えば動作している電力増幅回路から動作していない電力増幅回路へのクロストーク（輻射あるいは干渉）を抑制することができ、また、動作していない電力増幅回路からの不要な出力発生を抑制することができる等、系統の異なる電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃに設けても、電力増幅回路２Ａ，２Ｂ間のクロスバンドアイソレーション特性を向上させることができる。したがって、ＲＦパワーモジュールの動作の信頼性や安定性を向上させることが可能となる。
図３中の符号のＰｉｎは入力用のボンディングパッド、Ｐｏｕｔは出力用のボンディングパッドを示している。各増幅段２Ａ１〜２Ａ３や増幅段２Ｂ１〜２Ｂ３のボンディングパッドＰｉｎは、ＩＣチップ１Ｃの中央側に配置され、各増幅段２Ａ１〜２Ａ３や増幅段２Ｂ１〜２Ｂ３のボンディングパッドＰｏｕｔはＩＣチップ１Ｃの辺側に配置されている。また、符号のＭは入力用、出力用および増幅段間用の配線を示している。増幅段間用の配線Ｍは屈曲した状態でボンディングパッドＰｉｎ，Ｐｏｕｔ間を接続している。また、符号のＭｃは増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３と周辺回路３を接続する配線を示している。
次に、図５は、上記ＩＣチップ１Ｃの要部平面図を示し、図６は、図５のＩＣチップ１Ｃの左右方向に沿って切断した箇所の要部断面図を示している。なお、図５は平面図であるが、図面を見易くするために同層のものに同じハッチングを付している。
ＩＣチップ１Ｃを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなり、その抵抗率が、例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板とされている。基板１Ｓ上には、例えばｐ−型のシリコン単結晶からなるエピタキシャル層１ＥＰが形成されている。エピタキシャル層１ＥＰの抵抗率は、上記基板１Ｓの抵抗率よりも高い。このエピタキシャル層１ＥＰの主面には、上記増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３用のｎＭＯＳＱｎと、上記整合回路２ＡＭ１〜２ＡＭ３，２ＢＭ１〜２ＢＭ３用のインダクタＬ１、高Ｑ（Quality factor）値のコンデンサＣ１およびストリップ線路が形成されている。ここでは、２段の増幅段のｎＭＯＳＱｎ１，Ｑｎ２が示されているが、実際には上記のように２系統の１〜３段の全ての増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３が同一の基板１Ｓに形成されている。また、ここで示したｎＭＯＳＱｎは単位ＭＯＳを示しており、実際には、この単位ＭＯＳが複数個並列に接続されることで１つの増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３が形成されている。
まず、ｎＭＯＳＱｎは、例えばＬＤＭＯＳ（Laterally Diffused MOS）等のような横型のＭＯＳで形成されている。ｎＭＯＳＱｎの形成領域のエピタキシャル層１ＥＰには、ｐ型のウエルＰＷＬが形成されている。このｐ型のウエルＰＷＬは、例えばホウ素（Ｂ）などの不純物をエピタキシャル層１ＥＰにイオン注入することなどにより形成されている。エピタキシャル層１ＥＰの上記ｐ型のウエルＰＷＬ上には、ｎＭＯＳＱｎのゲート絶縁膜７が形成されている。このゲート絶縁膜７は、例えば酸化シリコン（ＳｉＯ２等）からなり、例えば熱酸化法などによって形成されている。このゲート絶縁膜７上には、ｎＭＯＳＱｎのゲート電極（入力）８が形成されている。このゲート電極８は、例えば多結晶シリコンとその上に形成された金属シリサイド層（例えばチタンシリサイド層またはコバルトシリサイド層）との積層導体膜で構成されている。ｎＭＯＳＱｎのチャネルは、ゲート電極８下のｐ型のウエルＰＷＬの上部に形成される。
このゲート電極８の一方の端部近傍のｐ型のウエルＰＷＬの領域内には、ｎ＋型の半導体領域９が形成されている。このｎ＋型の半導体領域９は、ｎＭＯＳＱｎのソースとして機能する領域であり、例えばリン（Ｐ）などの不純物をｐ型のウエルＰＷＬにイオン注入することで形成されている。また、ゲート電極８の他方の端部近傍のエピタキシャル層１ＥＰには、ｎ−型の半導体領域１０ａが形成されている。そして、ゲート電極８の他方の端部からｎ−型の半導体領域１０ａの分だけ離れた箇所には、ｎ＋型の半導体領域１０ｂがｎ−型の半導体領域１０ａと電気的に接続された状態で形成されている（ＬＤＤ（Lightly Doped Drain）構造）。このｎ−型の半導体領域１０ａおよびｎ＋型の半導体領域１０ｂは、ｎＭＯＳＱｎのドレイン（出力）として機能する領域であり、例えばリン（Ｐ）などの不純物をｐ型のウエルＰＷＬにイオン注入することで形成されている。
また、本実施の形態１では、各々のｎＭＯＳＱｎの形成領域のエピタキシャル層１ＥＰにｐ＋＋型の半導体領域１１ａが上記ｎ＋型の半導体領域９，１０ｂと接するように形成されている。このｐ＋＋型の半導体領域１１ａは、例えばホウ素（Ｂ）が導入されてなり、平面で見ると、ｎＭＯＳＱｎを取り囲むように形成され、断面で見ると、エピタキシャル層１ＥＰの主面から基板１Ｓに達するように形成されている。そして、本実施の形態１では、各ｎＭＯＳＱｎのソース用のｎ＋型の半導体領域９が、プラグＰＬ１を通じてｐ＋＋型の半導体領域１１ａと電気的に接続され、そのｐ＋＋型の半導体領域１１を通じて低抵抗なｐ＋型の基板１Ｓと電気的に接続されている。後述のように、基板１Ｓは、基板１Ｓの裏面全面にメタルで形成された電極１２を介して、ＩＣチップ１Ｃが実装されるモジュール基板の配線と電気的に接続され、その配線を通じて基準電位（例えば接地電位ＧＮＤで０Ｖ程度：固定電位）に電気的に接続される。すなわち、基板１Ｓは、ＩＣチップ１Ｃに形成された複数のｎＭＯＳＱｎの共通の接地部分とされている。
図７は、この様子の等価回路を示している。この図７には、同一の電力増幅回路２Ａ（または電力増幅回路２Ｂ）の２つの増幅段２Ａ１，２Ａ２（または増幅段２Ｂ１，２Ｂ２）のｎＭＯＳＱｎ１，Ｑ２が例示されている。符号のＧ１，Ｇ２はＭＯＳＱｎ１，Ｑｎ２のゲート電極８を示している。２つのｎＭＯＳＱｎ１，Ｑｎ２のソースＳ１，Ｓ２（上記ｎ＋型の半導体領域９）は、ｐ＋＋型の半導体領域１１ａとｐ＋型の基板１Ｓを介して接地電位ＧＮＤと電気的に接続されるため、ｐ＋＋型の半導体領域１１ａの抵抗成分Ｒ１１，Ｒ２１と、ｐ＋型の基板１Ｓの抵抗成分Ｒ１２，Ｒ２２，Ｒ３とを持つことになる。通常のＣＭＯＳ・ＬＳＩ（Complementary MOS・Large Scale Integrated circuit）用の基板では、その抵抗率が数１０Ωｃｍと高いため、本実施の形態１のような構成とすると、上記の抵抗成分Ｒ１１，Ｒ２１，Ｒ１２，Ｒ２２，Ｒ３が高くなり、ｎＭＯＳＱｎ１のソースＳ１からｎＭＯＳＱｎ２のソースＳ２に対して信号利得を持つために、ｎＭＯＳＱｎ１，Ｑｎ２間の干渉が発生し、発振や利得低下が生じる結果、入出力アイソレーションが劣化する。これに対して、本実施の形態１では、基板１Ｓの抵抗が低いため、上記抵抗成分Ｒ１２，Ｒ２２，Ｒ３を限りなくゼロ（０）に近づけることができる。言い換えれば、２つのｎＭＯＳＱｎ１，Ｑ２のソースＳ１，Ｓ２が共に安定な接地に直結されたのと等価になる。このため、基板１Ｓで接続されている素子間での干渉が生じないようにできる。例えば最終段の増幅段２Ａ３，２Ｂ３のｎＭＯＳＱｎ３から１段目および２段目の増幅段２Ａ１，２Ａ２，２Ｂ１，２Ｂ２や周辺回路３へのクロストークを低減することができる。すなわち、各々の増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３でのｎＭＯＳＱｎ１〜Ｑｎ３間のアイソレーション特性を向上させることができるので、発振を抑制でき、各々のｎＭＯＳＱｎ１〜Ｑｎ３の増幅特性の安定性を向上させることができる。これは、増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３間のみならず、他の回路素子同士についても同様のアイソレーション特性を得ることができ、その回路素子間のクロストークを低減することができる。
次に、上記図５および図６のｎＭＯＳＱｎ１，Ｑｎ２、インダクタＬ１およびコンデンサＣ１の接続関係と特徴等を説明する。
前段のｎＭＯＳＱｎ１のソース用のｎ＋型の半導体領域９と接続されたプラグＰＬ１は、第１層配線Ｍ１１と電気的に接続されている。このｎＭＯＳＱｎ１のゲート電極８は、プラグＰＬ２および第１層配線Ｍ１２（Ｍ）を介して第２層配線Ｍ２１（Ｍ）と電気的に接続されている。第２層配線Ｍ２１はｎＭＩＳＱｎ１の入力用の配線である。また、このｎＭＯＳＱｎ１のドレイン用のｎ＋型の半導体領域１１は、プラグＰＬ３を通じて第１層配線Ｍ１３（Ｍ）と電気的に接続されている。この第１層配線Ｍ１３は、インダクタＬ１の一端と電気的に接続されている。
このインダクタＬ１は、例えばスパイラル状の第２層配線Ｍ２２で形成されている。このインダクタＬ１の外周は、シールド用の第１層配線Ｍ１４、第２層配線Ｍ２３、プラグＰＬ４およびｐ＋＋型の半導体領域１１ｂにより取り囲まれている。シールド用の第１層配線Ｍ１４、第２層配線Ｍ２３、プラグＰＬ４およびｐ＋＋型の半導体領域１１ｂは、互いに電気的に接続されており（インダクタＬ１とは絶縁されている）、ｐ＋＋型の半導体領域１１ｂを通じて低抵抗な基板１Ｓと電気的に接続されて接地電位ＧＮＤに設定されている。これにより、インダクタＬ１で発生した磁界が外部に漏れるのを抑制または防止できる。また、インダクタＬ１とその外部のｎＭＯＳＱｎ等とのカップリングを抑制または防止できるので、外部からのクロストークの影響を抑制または防止できる。このインダクタＬ１の他端は、第２層配線Ｍ２４（Ｍ）を通じてコンデンサＣ１の上部電極Ｃ１ａと電気的に接続されている。
コンデンサＣ１の上部電極Ｃ１ａの下層の配線層には、絶縁膜を挟んで上部電極Ｃ１ａと対向するように下部電極Ｃ１ｂが設けられている。この下部電極Ｃ１ｂは、プラグＰＬ５を通じてｐ＋＋型の半導体領域１１ｃと電気的に接続され、さらにｐ＋＋型の半導体領域１１ｃを通じて低抵抗なｐ＋型の基板１Ｓと電気的に接続されている。このコンデンサＣ１の外周も、シールド用の第１層配線Ｍ１５、第２層配線Ｍ２５、プラグＰＬ６およびｐ＋＋型の半導体領域１１ｄにより取り囲まれている。シールド用の第１層配線Ｍ１５、第２層配線Ｍ２５、プラグＰＬ６およびｐ＋＋型の半導体領域１１ｄは、互いに電気的に接続されており（コンデンサＣ１とは絶縁されている）、ｐ＋＋型の半導体領域１１ｄを通じて低抵抗な基板１Ｓと電気的に接続されて接地電位ＧＮＤに設定されている。これにより、コンデンサＣ１とその外部のｎＭＯＳＱｎ等とのカップリングを抑制または防止できるので、外部からのクロストークの影響を抑制または防止できる。したがって、基板１Ｓ上のコンデンサＣ１のＱ値を高く設定することができる。このコンデンサＣ１の上部電極Ｃ１ａは、第２層配線Ｍ２６（Ｍ）を通じてｎＭＯＳＱｎ２のゲート電極８と電気的に接続されている。なお、プラグＰＬ１〜ＰＬ６は、例えばタングステン等のようなメタルで形成されている。また、第１層配線Ｍ１１〜Ｍ１５および第２層配線Ｍ２１〜Ｍ２６は、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）を主配線材料とするメタルで形成されている。また、上記ｐ＋＋型の半導体領域１１ｂ〜１１ｄは、上記ｐ＋＋型の半導体領域１１ａの形成工程時に同時に形成されている。
次に、図８は上記ＩＣチップ１Ｃをモジュール基板ＭＣＢに搭載したＲＦパワーモジュールＰＭの一例の全体平面図を示し、図９は図８のパワーモジュールＰＭの左右方向に沿って切断した面の断面図を示している。また、図１０は、図８および図９のパワーモジュールの回路図を示している。なお、図８では、モジュール基板ＭＣＢのチップ搭載面が見えるように封止部材を取り除いて示す。
ＩＣチップ１Ｃは、基板１Ｓの裏面をモジュール基板ＭＣＢの主面に向けた状態で、モジュール基板ＭＣＢの主面に形成されたキャビティＣＢＴと称する窪み内に収められた状態でモジュール基板ＭＣＢの主面上に搭載されている。ＩＣチップ１Ｃは、モジュール基板ＭＣＢの主面の中央よりも若干入力（図８の左側）寄りに配置されており、モジュール基板ＭＣＢの主面の出力側の領域の方が入力側の領域よりも広くなっている。これにより，ＲＦパワーモジュールＰＭのモジュール基板ＭＣＢに配置された出力用の整合回路を低損失に設計することができるので、ＲＦパワーモジュールＰＡの出力損失を低減でき、高い出力を引き出すことが可能となっている。
ＩＣチップ１ＣのボンディングパッドＰｉｎ，Ｐｏｕｔは、ボンディングワイヤＢＷを通じてモジュール基板ＭＣＢの主面の伝送線路１５ａ（１５ａ１〜１５ａ５），１５ｂ（１５ｂ１〜１５ｂ５），１５ｃと電気的に接続されている。１段目の増幅段２Ａ１，２Ｂ１のゲート電極（入力）にボンディングワイヤＢＷを通じて接続された伝送線路１５ａ１，１５ｂ１は、それぞれコンデンサＣｍ１，Ｃｍ２を介して入力端子１７ａ，１７ｂと電気的に接続されている。１段目の増幅段２Ａ１，２Ｂ１のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ２，１５ｂ２は、それぞれ高電位側の電源端子１８ａ１，１８ｂ１と電気的に接続されてとともに、それぞれ電源端子１８ａ１，１８ｂ１の近傍に配置されたコンデンサＣｍ３，Ｃｍ４を介して接地電位ＧＮＤと電気的に接続されている。２段目の増幅段２Ａ２，２Ｂ２のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ３，１５ｂ３は、それぞれ高電位側の電源端子１８ａ２，１８ｂ２と電気的に接続されてとともに、それぞれ電源端子１８ａ２，１８ｂ２の近傍に配置されたコンデンサＣｍ５，Ｃｍ６を介して接地電位ＧＮＤと電気的に接続されている。最終段目の増幅段２Ａ３，２Ｂ３のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ４，１５ｂ４は、それぞれ高電位側の電源端子１８ａ３，１８ｂ３と電気的に接続されてとともに、それぞれ電源端子１８ａ３，１８ｂ３の近傍に配置されたコンデンサＣｍ７，Ｃｍ８を介して接地電位ＧＮＤと電気的に接続されている。さらに、最終段目の増幅段２Ａ３，２Ｂ３のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路１５ａ５，１５ｂ５は、それぞれコンデンサＣｍ９，Ｃｍ１０を介して出力端子１９ａ，１９ｂと電気的に接続されているとともに、それぞれの線路途中に配置されたコンデンサＣｍ１１，Ｃｍ１２を介して接地電位ＧＮＤと電気的に接続されている。周辺回路３の制御用のボンディングパッドＰｉｎにボンディングワイヤを通じて電気的に接続された伝送線路１５ｃは、制御端子２０と電気的に接続されている。なお、上記ボンディングワイヤＢＷは、例えば金（Ａｕ）等の細線からなり、インダクタとしての機能を有している。また、伝送線路１５ａ，１５ｂもインピーダンス整合用のインダクタとしての機能を有している。上記コンデンサＣｍ１〜Ｃｍ１２は、インピーダンス整合用のコンデンサとしての機能を有しており、チップ部品で構成されている。
一方、ＩＣチップ１Ｃの裏面の上記電極１２は、モジュール基板ＭＣＢのキャビティＣＢＴ底面のチップ搭載用の電極２１と接合されている。この電極２１は、複数のサーマルビア２２内の導体を通じてモジュール基板ＭＣＢの裏面の電極２３Ｇと電気的かつ熱的に接合されている。この電極２３Ｇには基準電位（例えば接地電位ＧＮＤで０Ｖ程度）が供給される。すなわち、モジュール基板ＭＣＢの裏面の電極２３Ｇに供給された基準電位は、サーマルビア２２および電極２１を通じて低抵抗な基板１Ｓに供給されるようになっている。また、逆にＩＣチップ１Ｃの動作時に発生した熱は、基板１Ｓの裏面から電極２１およびサーマルビア２２を通じてモジュール基板ＭＣＢの裏面の電極２３Ｇに伝わり放散されるようになっている。モジュール基板ＭＣＢの裏面の外周近傍の電極２３Ｓは、信号用の電極を示している。なお、モジュール基板ＭＣＢは、複数枚の絶縁体板を積層して一体化した多層配線構造を有している。この絶縁体板は、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ２Ｏ３、比誘電率＝９〜９．７）等のようなセラミックからなるが、これに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂等を用いても良い。
次に、図１１は、本実施の形態１のＲＦパワーモジュールＰＭを用いたデジタル携帯電話機システムＤＰＳの一例を示している。図１１の符号ＡＮＴは信号電波の送受信用のアンテナ、符号２５はフロントエンド・モジュール、符号２６は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりする前記ベースバンド回路、符号２７は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路２６は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール２５は、インピーダンス整合回路ＭＮ１，ＭＮ２、ロウパスフィルタＬＰＦ１，ＬＰＦ２、スイッチ回路２８ａ，２８ｂ、コンデンサＣ５，Ｃ６および分波器２９を有している。インピーダンス整合回路ＭＮ１，ＭＮ２は、ＲＦパワーモジュールＰＭの送信出力端子に接続されてインピーダンスの整合を行う回路、ロウパスフィルタＬＰＦ１，ＬＰＦ２は高調波を減衰させる回路、スイッチ回路２８ａ，２８ｂは送受信切り換え用のスイッチ回路、コンデンサＣ５，Ｃ６は受信信号から直流成分をカットする素子、分波器２９は、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路２８ａ，２８ｂの切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路２６から供給される。
また、図１２は、上記図１１のデジタル携帯電話機システムＤＰＳでのＲＦパワーモジュールＰＭの実装例を示している。マザーボード３０は、例えば多層配線構造を有するプリント配線基板等からなり、その主面上には、ＲＦパワーモジュールＰＭと、その他に複数のチップ部品３１が搭載されている。ＲＦパワーモジュールＰＭは、上記モジュール基板ＭＣＢの裏面の電極２３Ｇ，２３Ｓ等をマザーボード３０の主面に向けた状態でマザーボード３０上に搭載されている。こＲＦのパワーモジュールＰＭの電極２３Ｇ，２３Ｓ等は、半田等のような接合材３２を介してそれぞれマザーボード３０の配線パターンと接続されている。なお、ＲＦパワーモジュールＰＭのモジュール基板ＭＣＢの主面は、例えばシリコーンゴム等からなる封止部材３３により覆われており、これによりモジュール基板ＭＣＢの主面のＩＣチップ１Ｃ等が封止されている。
（実施の形態２）
本実施の形態２では、ＩＣチップの同一系統の隣接する増幅段の出力用のボンディングパッド間に接地用のボンディングパッドを配置した場合の一例を説明する。
図１３は、本実施の形態２のＩＣチップ１Ｃの全体平面図の一例を示している。本実施の形態２では、ＩＣチップ１Ｃ内の電力増幅回路２Ａ，２Ｂの各々において、隣接する複数の増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３の出力用のボンディングパッドＰｏｕｔ間に、接地用のボンディングパッドＰｇが配置されている。接地用のボンディングパッドＰｇは、ＩＣチップ１Ｃに基準電位（例えば接地電位ＧＮＤで０Ｖ）を供給するパッドである。これにより、信号増幅後の次段増幅素子から前段増幅素子への輻射による信号帰還を低減できるので、発振の抑制や増幅特性の安定化を図ることができる。
また、図１４は、図１３のＩＣチップ１Ｃをモジュール基板ＭＣＢに搭載してＲＦパワーモジュールＰＭを構成した一例の全体平面図を示している。この図１４でも、モジュール基板ＭＣＢのチップ搭載面が見えるように封止部材を取り除いて示す。上記接地用のボンディングパッドＰｇは、ボンディングワイヤＢＷを介してモジュール基板ＭＣＢの接地端子３５と電気的に接続されている。接地端子３５には、基準電位（例えば接地電位ＧＮＤで０Ｖ）が供給される。このような構成とすることにより、ＲＦパワーモジュールＰＭの動作時に空間に輻射された電力を、ボンディングパッドＰｇに電気的に接続され接地状態とされるボンディングワイヤＢＷにより吸収され大幅に減衰させることができるので、発振の抑制や増幅特性の安定化を図ることができる。これ以外は前記実施の形態１と同じなので説明を省略する。
（実施の形態３）
本実施の形態３では、ＩＣチップの同一系統の隣接する増幅段の入力用および出力用のボンディングパッドの配置の変形例について説明する。
図１５は、本実施の形態３のＩＣチップ１Ｃの全体平面図の一例を示している。本実施の形態３では、ＩＣチップ１Ｃ内の電力増幅回路２Ａ，２Ｂの各々において、隣接する複数の増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３の入力用および出力用のボンディングパッドＰｉｎ，Ｐｏｕｔが１８０度反転するように配置されている。図１５の例では、２段目の増幅段２Ａ２，２Ｂ２の出力用のボンディングパッドＰｏｕｔがＩＣチップ１Ｃの中央よりに配置され、入力用のボンディングパッドＰｉｎがＩＣチップ１Ｃの辺の近傍に配置されている。このような構成では、互いに隣接する増幅段２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３の入力用のボンディングパッドＰｉｎと、出力用のボンディングパッドＰｏｕｔとを結ぶ段間の配線Ｍが屈曲せずにほぼ直線的に延在されている。このような構成とすることにより、段間の配線Ｍを短くすることができ、また、前記実施の形態１，２の場合よりも段間の配線Ｍおよび段間の整合回路２ＡＭ２，２ＡＭ３，２ＢＭ２，２ＢＭ３を次段の増幅段の出力用のボンディングパッドＰｏｕｔから遠ざけることができるので、次段の増幅段から段間の配線Ｍや段間の整合回路２ＡＭ２，２ＡＭ３，２ＢＭ２，２ＢＭ３へのクロストークを低減できる。このため、発振の抑制や増幅特性の安定化を図ることができる。
また、図１６は、図１５のＩＣチップ１Ｃをモジュール基板ＭＣＢに搭載してパワーモジュールＰＭを構成した一例の全体平面図を示している。この図１６でも、モジュール基板ＭＣＢのチップ搭載面が見えるように封止部材を取り除いて示す。上記のように本実施の形態３では、２段目の増幅段２Ａ２，２Ｂ２の出力用のボンディングパッドＰｏｕｔがＩＣチップ１Ｃの中央より配置されているので、その２段目の増幅段２Ａ２，２Ｂ２の出力用のボンディングパッドＰｏｕｔと、モジュール基板ＭＣＢの電源供給用の伝送線路１５ａ３，１５ｂ３とを結ぶ電源供給用のボンディングワイヤＢＷの長さが、他のボンディングワイヤＢＷよりも長くなっている。このため、２段目の増幅段２Ａ２，２Ｂ２への電源ラインのインダクタンス成分をボンディングワイヤＢＷにより増やすことができるので、その分、モジュール基板ＭＣＢ上の電源用の伝送線路１５ａ３，１５ｂ３の長さを前記実施の形態１，２の場合よりも短くすることができる。したがって、ＲＦパワーモジュールＰＭの全体寸法の小型化を推進することが可能となる。これ以外は前記実施の形態１と同じなので説明を省略する。
（実施の形態４）
本実施の形態４では、ＩＣチップの異なる系統の電力増幅回路の配置を逆向きにした例について説明する。
図１７は、本実施の形態４のＩＣチップ１Ｃの全体平面図の一例を示している。本実施の形態４では、ＩＣチップ１Ｃ内の異なる系統の電力増幅回路２Ａ，２Ｂの入出力方向の向きが逆向きになるように配置されている。特に、異なる系統の電力増幅回路２Ａ，２Ｂの最終段の増幅段２Ａ３，２Ｂ３が、互いに点対称になるように、ＩＣチップ１Ｃの対角に位置する端部近傍に配置されている。これにより、異なる系統の電力増幅回路２Ａ，２Ｂの特に最終段の増幅段２Ａ３，２Ｂ３の間の距離を長くすることができるので、前記実施の形態１と同様に、例えば動作している電力増幅回路から動作していない電力増幅回路へのクロストーク（輻射あるいは干渉）を抑制することができ、また、動作していない電力増幅回路からの不要な出力発生を抑制することができる等、系統の異なる電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃに設けても、電力増幅回路２Ａ，２Ｂ間のクロスバンドアイソレーション特性を向上させることができる。これ以外は前記実施の形態１と同じなので説明を省略する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態１〜４では、ＧＳＭ９００とＧＳＭ１８００の２つの周波数帯の電波を取り扱うことが可能なデュアルバンド方式に適用した場合について説明したが、これに限定されるものではなく、例えばＧＳＭ９００、ＧＳＭ１８００およびＧＳＭ１９００との３つの周波数帯の電波を取り扱うことが可能なトリプルバンド方式に適用しても良い。また、８００ＭＨｚ帯、８５０ＭＨｚ帯でも対応できる。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデジタル携帯電話機システムに適用した場合について説明したが、それに限定されるものではなく、例えば通信機能を有するＰＤＡ（Personal Digital Assistants）等のような移動体情報処理装置や通信機能を有するパーソナルコンピュータ等のような情報処理装置にも適用できる。
本発明の半導体装置は、複数系統の電力増幅回路を有する半導体装置に適用できる。
１Ｃ ＩＣチップ（半導体チップ）
１Ｓ 半導体基板
１ＥＰ エピタキシャル層
２Ａ，２Ｂ 電力増幅回路
２Ａ１〜２Ａ３，２Ｂ１〜２Ｂ３ 増幅段
２ＡＭ１〜２ＡＭ３，２ＢＭ１〜２ＢＭ３ 整合回路
３ 周辺回路
３Ａ 制御回路
３Ａ１ 電源制御回路
３Ａ２ バイアス電圧生成回路
３Ｂ バイアス回路
４ａ，４ｂ 入力端子
５ａ，５ｂ 出力端子
７ ゲート絶縁膜
８ ゲート電極
９ ｎ＋型の半導体領域
１０ａ ｎ−型の半導体領域
１０ｂ ｎ＋型の半導体領域
１１ａ〜１１ｄ ｐ＋＋型の半導体領域
１２ 電極
１５ａ，１５ａ１〜１５ａ５ 伝送線路
１５ｂ，１５ｂ１〜１５ｂ５ 伝送線路
１５ｃ 伝送線路
１７ａ、１７ｂ 入力端子
１８ａ１〜１８ａ３ 電源端子
１８ｂ１〜１８ｂ３ 電源端子
１９ａ，１９ｂ 出力端子
２０ 制御端子
２１ 電極
２２ サーマルビア
２３Ｇ 電極
２３Ｓ 電極
２５ フロントエンド・モジュール
２６ ベースバンド回路
２７ 変復調用回路
２８ａ，２８ｂ スイッチ回路
２９ 分波器
３０ マザーボード
３１ チップ部品
３２ 接合材
３３ 封止部材
３５ 接地端子
Ｑｎ，Ｑｎ１〜Ｑｎ３ ｎチャネル型のＭＯＳ・ＦＥＴ
Ｐｉｎ，Ｐｏｕｔ ボンディングパッド
Ｐｇ ボンディングパッド
Ｒ１，Ｒ２ 抵抗
Ｌ１ インダクタ（受動素子）
Ｃ１ コンデンサ（受動素子）
Ｃｍ１〜Ｃｍ１２ コンデンサ
Ｃ５，Ｃ６ コンデンサ
Ｃ１ａ 上部電極
Ｃ１ｂ 下部電極
ＰＬ１〜ＰＬ６ プラグ
Ｍ，Ｍｃ 配線
Ｍ１１〜Ｍ１５ 第１層配線
Ｍ２１〜Ｍ２６ 第２層配線
ＰＭ ＲＦパワーモジュール
ＭＣＢ モジュール基板（配線基板）
ＣＢＴ キャビティ
ＢＷ ボンディングワイヤ
ＤＰＳ デジタル携帯電話機システム
ＡＮＴ アンテナ
ＦＬＴ１，ＦＬＴ２ フィルタ
ＬＰＦ１，ＬＰＦ２ ロウパスフィルタ
ＭＮ１，ＭＮ２ インピーダンス整合回路

Claims (12)

  1. 複数の増幅回路を直列に多段接続して構成される電力増幅回路を有する半導体装置であって、
    前記複数の増幅回路は１段目、２段目および最終段を含み、前記複数の増幅回路のそれぞれはシリコンからなる同一の半導体基板上に形成され、
    前記複数の増幅回路はそれぞれ、ソース領域、ゲート電極およびドレイン領域を有する電界効果トランジスタから構成され、
    複数の前記電界効果トランジスタのそれぞれの前記ソース領域は前記半導体基板を介して電気的に接続され、
    前記半導体基板の裏面には裏面電極が形成され、
    前記裏面電極は固定電位に接続され、
    複数の前記電界効果トランジスタのそれぞれの前記ソース領域は前記固定電位に接続され、
    前記シリコンからなる前記半導体基板の抵抗率が１０ｍΩ・ｃｍより小さいことを特徴とする半導体装置。
  2. 前記それぞれのソース領域は、前記複数の増幅回路を構成するそれぞれの前記電界効果トランジスタを平面視において取り囲むように形成される請求項１記載の半導体装置。
  3. 前記電界効果トランジスタを平面視において取り囲むように形成されたそれぞれのソース領域は、前記半導体基板を介して、電気的に接続される請求項２記載の半導体装置。
  4. 前記それぞれのソース領域は、前記それぞれのゲート電極およびドレイン領域を平面視において囲むように形成される請求項１記載の半導体装置。
  5. 前記半導体基板には、前記増幅回路に用いるバイアス回路および制御回路が設けられている請求項２または４記載の半導体装置。
  6. 前記半導体基板には整合回路用の受動素子を設ける請求項５記載の半導体装置。
  7. 前記半導体基板は配線基板に実装され、前記配線基板には前記増幅回路の入力および出力用の整合回路が設けられている請求項６記載の半導体装置。
  8. 前記整合回路用の受動素子の周囲にシールド層を設け、そのシールド層が半導体領域を通じて前記半導体基板に電気的に接続され、前記半導体基板の前記裏面電極を通じて前記固定電位に電気的に接続されている請求項６記載の半導体装置。
  9. 前記半導体装置は、前記複数の増幅回路を直列に多段接続して構成される複数の前記電力増幅回路を有し、複数の周波数帯の高周波信号に対応可能なマルチバンド方式を採用している請求項６乃至８の何れか１項記載の半導体装置。
  10. 前記電力増幅回路は、８００ＭＨｚ帯、９００ＭＨｚ帯、１８００ＭＨｚ帯または１９００ＭＨｚ帯で動作する請求項９記載の半導体装置。
  11. 前記半導体基板は配線基板に実装され、前記電界効果トランジスタのソースは、前記配線基板の固定電位に電気的に接続されている請求項１０記載の半導体装置。
  12. 前記複数の電力増幅回路は、第１の電力増幅回路と、第２の電力増幅回路とを含み、
    前記第１の電力増幅回路は、前記半導体装置の第１辺に沿って配置され、前記第２の電力増幅回路は、前記第１辺に対向する第２辺に沿って配置され、
    さらに、前記増幅回路に用いるための前記バイアス回路および前記制御回路は、前記第１の電力増幅回路と前記第２の電力増幅回路との間に配置される請求項５乃至１１の何れか１項記載の半導体装置。
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