JP2001237648A - 高周波電力増幅器 - Google Patents
高周波電力増幅器Info
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- JP2001237648A JP2001237648A JP2000045563A JP2000045563A JP2001237648A JP 2001237648 A JP2001237648 A JP 2001237648A JP 2000045563 A JP2000045563 A JP 2000045563A JP 2000045563 A JP2000045563 A JP 2000045563A JP 2001237648 A JP2001237648 A JP 2001237648A
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Abstract
(57)【要約】
【課題】 高調波成分による電力効率の低下が起きにく
い高周波電力増幅器を提供する。 【解決手段】 本発明の高周波電力増幅器は、入力整合
回路１と、電力増幅を行うＦＥＴ(Ｑ１)を内蔵する第１
の半導体チップ２と、段間整合回路３と、電力増幅を行
うＦＥＴ(Ｑ２)を内蔵する第２の半導体チップ４と、基
本波整合回路５とを、モジュール基板６上に形成したも
のであり、第２の半導体チップ４内に２倍波整合回路８
が設けられる。ＦＥＴ(Ｑ２)のドレイン端子と、その後
段の２倍波整合回路８との間の寄生容量や寄生インダク
タンスを小さくすることができ、電力効率を向上させる
ことができる。また、本発明は、基本的な回路構成自体
は従来の電力増幅器と同じであるため、設計変更が容易
であり、コストをかけることなく電力効率の向上が図れ
る。
い高周波電力増幅器を提供する。 【解決手段】 本発明の高周波電力増幅器は、入力整合
回路１と、電力増幅を行うＦＥＴ(Ｑ１)を内蔵する第１
の半導体チップ２と、段間整合回路３と、電力増幅を行
うＦＥＴ(Ｑ２)を内蔵する第２の半導体チップ４と、基
本波整合回路５とを、モジュール基板６上に形成したも
のであり、第２の半導体チップ４内に２倍波整合回路８
が設けられる。ＦＥＴ(Ｑ２)のドレイン端子と、その後
段の２倍波整合回路８との間の寄生容量や寄生インダク
タンスを小さくすることができ、電力効率を向上させる
ことができる。また、本発明は、基本的な回路構成自体
は従来の電力増幅器と同じであるため、設計変更が容易
であり、コストをかけることなく電力効率の向上が図れ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯電話などに利
用される高周波電力増幅器に関し、特に、電力効率を向
上させる技術に関する。
用される高周波電力増幅器に関し、特に、電力効率を向
上させる技術に関する。
【０００２】
【従来の技術】高周波電力増幅器では、重要な電気的特
性である電力効率（あるいは、電力負荷効率）を向上さ
せるために、基本波の整数倍の周波数を有する高調波を
除去するのが一般的である。
性である電力効率（あるいは、電力負荷効率）を向上さ
せるために、基本波の整数倍の周波数を有する高調波を
除去するのが一般的である。
【０００３】一方、電力増幅器を利用する通信システム
では、利用周波数が逼迫しており、携帯電話が900MHz〜
1.5GHz、ＰＨＳ(Personal Handy Phone)が 1.9GHz、無
線ＬＡＮ(Local Area Network)が2.4GHz、ＥＴＣ等が5.
8GHzと、利用周波数が次第に高くなる傾向にある。
では、利用周波数が逼迫しており、携帯電話が900MHz〜
1.5GHz、ＰＨＳ(Personal Handy Phone)が 1.9GHz、無
線ＬＡＮ(Local Area Network)が2.4GHz、ＥＴＣ等が5.
8GHzと、利用周波数が次第に高くなる傾向にある。
【０００４】利用周波数が高くなると、その高調波の周
波数も高くなるため、高調波を除去するのが技術的に困
難になる。
波数も高くなるため、高調波を除去するのが技術的に困
難になる。
【０００５】また、周波数が高くなると、配線容量{−
１／(２πＦＣ)}やインダクタンス(２πｆＬ)等の影響
をより受けやすくなるため、整合回路を複数設けて、入
力段に近い側で、より高次の整合処理を行うのが望まし
い。具体的には、入力段に近い側から順に、基本波ｆ０
のｎ倍波の整合処理、(n-1)倍波の整合処理、(n-2)倍波
の整合処理、…、基本波ｆ０の整合処理を行うのが望ま
しい。
１／(２πＦＣ)}やインダクタンス(２πｆＬ)等の影響
をより受けやすくなるため、整合回路を複数設けて、入
力段に近い側で、より高次の整合処理を行うのが望まし
い。具体的には、入力段に近い側から順に、基本波ｆ０
のｎ倍波の整合処理、(n-1)倍波の整合処理、(n-2)倍波
の整合処理、…、基本波ｆ０の整合処理を行うのが望ま
しい。
【０００６】図３は従来の高周波電力増幅器の概略構成
を示すブロック図である。図３の高周波電力増幅器は、
入力整合回路１と、電力増幅回路を内蔵する第１の半導
体チップ２と、段間整合回路３と、電力増幅回路を内蔵
する第２の半導体チップ４と、２倍波整合回路８と、基
本波整合回路５とを、セラミックなどを材料とするモジ
ュール基板６上に実装したものである。モジュール基板
６上に実装された各回路や各チップは、ボンディングワ
イヤ７を介して信号の送受を行う。
を示すブロック図である。図３の高周波電力増幅器は、
入力整合回路１と、電力増幅回路を内蔵する第１の半導
体チップ２と、段間整合回路３と、電力増幅回路を内蔵
する第２の半導体チップ４と、２倍波整合回路８と、基
本波整合回路５とを、セラミックなどを材料とするモジ
ュール基板６上に実装したものである。モジュール基板
６上に実装された各回路や各チップは、ボンディングワ
イヤ７を介して信号の送受を行う。
【０００７】図３の高周波電力増幅器の出力電力と電力
負荷効率を高くするには、モジュール基板６上の第１お
よび第２の電力増幅器を構成するＦＥＴのゲート幅を大
きくする必要がある。
負荷効率を高くするには、モジュール基板６上の第１お
よび第２の電力増幅器を構成するＦＥＴのゲート幅を大
きくする必要がある。
【０００８】一般に、ＦＥＴやトランジスタのゲート幅
（エミッタ面積）を大きくすると、電力負荷効率が最大
になるインピーダンスが非常に低くなる。例えば、DCS1
800と呼ばれる移動体通信システムの端末器で出力32dBm
Wを得るためのＦＥＴのゲート幅は４Ω程度である。
（エミッタ面積）を大きくすると、電力負荷効率が最大
になるインピーダンスが非常に低くなる。例えば、DCS1
800と呼ばれる移動体通信システムの端末器で出力32dBm
Wを得るためのＦＥＴのゲート幅は４Ω程度である。
【０００９】このように、インピーダンスが低い回路で
は、同じ純抵抗成分をその回路に含んだときの損失がイ
ンピーダンスが高いときに比べて大きくなる。
は、同じ純抵抗成分をその回路に含んだときの損失がイ
ンピーダンスが高いときに比べて大きくなる。
【００１０】一方、GaAs等を材料とする半導体チップ上
に、従来の多層配線技術を用いてキャパシタ素子や抵抗
等の受動素子を形成することも可能であるが、一般に、
半導体基板上の配線は厚く形成するのが難しく、めっき
技術を用いた配線でも数μｍ程度の厚さしか得られず、
純抵抗成分を低減するのは技術的に困難である。
に、従来の多層配線技術を用いてキャパシタ素子や抵抗
等の受動素子を形成することも可能であるが、一般に、
半導体基板上の配線は厚く形成するのが難しく、めっき
技術を用いた配線でも数μｍ程度の厚さしか得られず、
純抵抗成分を低減するのは技術的に困難である。
【００１１】また、配線幅を広げて抵抗を下げることも
可能であるが、一般に、単位面積当たりのコストはモジ
ュール基板６に比べて半導体チップの方が高価であり、
半導体チップのサイズを大きくするとコストアップにつ
ながってしまう。
可能であるが、一般に、単位面積当たりのコストはモジ
ュール基板６に比べて半導体チップの方が高価であり、
半導体チップのサイズを大きくするとコストアップにつ
ながってしまう。
【００１２】このような問題を解決するため、従来の高
周波電力増幅器モジュールでは、最終段の整合回路を、
基板上の太いパターンで形成したり、チップ部品で構成
していた。
周波電力増幅器モジュールでは、最終段の整合回路を、
基板上の太いパターンで形成したり、チップ部品で構成
していた。
【００１３】また、従来の高周波電力増幅器では、電力
効率をよくするために、基本波に対する整合回路に加え
て、２倍波や３倍波に対する整合回路もモジュール基板
６上に形成し、２倍波をＡＣ的に短絡し、３倍波を開放
にして、従来より知られているＦ級動作を行わせてすべ
ての高調波を除去する処理を行うこともあった。
効率をよくするために、基本波に対する整合回路に加え
て、２倍波や３倍波に対する整合回路もモジュール基板
６上に形成し、２倍波をＡＣ的に短絡し、３倍波を開放
にして、従来より知られているＦ級動作を行わせてすべ
ての高調波を除去する処理を行うこともあった。
【００１４】
【発明が解決しようとする課題】図３に示す従来の高周
波電力増幅器は、図４の等価回路で示すように、ボンデ
ィングワイヤ７の寄生容量や寄生インダクタンスの影響
を受けるため、これらの寄生成分を考慮に入れて回路設
計を行う必要がある。
波電力増幅器は、図４の等価回路で示すように、ボンデ
ィングワイヤ７の寄生容量や寄生インダクタンスの影響
を受けるため、これらの寄生成分を考慮に入れて回路設
計を行う必要がある。
【００１５】特に、ボンディングワイヤ７や、ボンディ
ングワイヤ７を接続するためのパッドは、周波数が高い
ほど寄生容量やインダクタンス成分が大きくなる。すな
わち、外部の整合回路と最終段のＦＥＴとの間に、不所
望の寄生容量や寄生インダクタンスが介在してしまい、
この寄生成分は基本波よりも２倍波や３倍波に対して大
きく見えてしまう。
ングワイヤ７を接続するためのパッドは、周波数が高い
ほど寄生容量やインダクタンス成分が大きくなる。すな
わち、外部の整合回路と最終段のＦＥＴとの間に、不所
望の寄生容量や寄生インダクタンスが介在してしまい、
この寄生成分は基本波よりも２倍波や３倍波に対して大
きく見えてしまう。
【００１６】このため、外部回路を設けて、この外部回
路で基本波に対する整合を取る（基本波ｆ０で所望のイ
ンピーダンスに合わせる）ことができても、２倍波や３
倍波に対しては、ボンディングワイヤ７等の寄生成分の
影響を強く受けて、思うように整合が取れないという問
題がある。
路で基本波に対する整合を取る（基本波ｆ０で所望のイ
ンピーダンスに合わせる）ことができても、２倍波や３
倍波に対しては、ボンディングワイヤ７等の寄生成分の
影響を強く受けて、思うように整合が取れないという問
題がある。
【００１７】また、実際の回路では、ボンディングワイ
ヤ７の形状や長さのばらつきによりインピーダンスが変
化し、しかも、インピーダンスの変化量は周波数が高く
なるほど大きくなる。このため、高性能の回路シミュレ
ータを用いても、インピーダンスの変化を正しく評価す
るのは難しく、設計通りの高周波電力増幅器を形成する
ことは困難であった。
ヤ７の形状や長さのばらつきによりインピーダンスが変
化し、しかも、インピーダンスの変化量は周波数が高く
なるほど大きくなる。このため、高性能の回路シミュレ
ータを用いても、インピーダンスの変化を正しく評価す
るのは難しく、設計通りの高周波電力増幅器を形成する
ことは困難であった。
【００１８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、高調波成分による電力効率の
低下が起きにくい高周波電力増幅器を提供することにあ
る。
ものであり、その目的は、高調波成分による電力効率の
低下が起きにくい高周波電力増幅器を提供することにあ
る。
【００１９】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、縦続接続された複数の電力
増幅を行う半導体チップが実装されたモジュール基板を
備えた高周波電力増幅器において、最終段の前記半導体
チップの後段に配置され、かつ、前記モジュール基板上
に実装され、かつ、前記最終段の半導体チップ内の前記
電力増幅回路から出力される信号の基本波成分に対する
整合処理を行う基本波整合回路を備え、前記最終段の前
記半導体チップは、該半導体チップ内の前記電力増幅回
路から出力される信号の高調波成分に対する整合処理を
行う高調波整合回路を有する。
ために、請求項１の発明は、縦続接続された複数の電力
増幅を行う半導体チップが実装されたモジュール基板を
備えた高周波電力増幅器において、最終段の前記半導体
チップの後段に配置され、かつ、前記モジュール基板上
に実装され、かつ、前記最終段の半導体チップ内の前記
電力増幅回路から出力される信号の基本波成分に対する
整合処理を行う基本波整合回路を備え、前記最終段の前
記半導体チップは、該半導体チップ内の前記電力増幅回
路から出力される信号の高調波成分に対する整合処理を
行う高調波整合回路を有する。
【００２０】請求項１の発明では、モジュール基板上の
最終段の半導体チップの内部に高調波整合回路を設ける
ため、この半導体チップ内の電力増幅回路と高調波整合
回路とをボンディングワイヤで接続する必要がなくな
り、寄生容量や寄生インダクタンスを小さくすることが
でき、電力効率の向上が図れる。
最終段の半導体チップの内部に高調波整合回路を設ける
ため、この半導体チップ内の電力増幅回路と高調波整合
回路とをボンディングワイヤで接続する必要がなくな
り、寄生容量や寄生インダクタンスを小さくすることが
でき、電力効率の向上が図れる。
【００２１】請求項２の発明では、高調波成分の中で２
倍波成分の影響が最も大きいため、２倍波成分に対する
整合処理を行って２倍波成分を除去する。
倍波成分の影響が最も大きいため、２倍波成分に対する
整合処理を行って２倍波成分を除去する。
【００２２】請求項３の発明では、入力整合回路と段間
整合回路を設けるため、高調波成分を効率よく除去する
ことができる。
整合回路を設けるため、高調波成分を効率よく除去する
ことができる。
【００２３】請求項４の発明では、電力増幅を行う各チ
ップのパッケージ内には基本波整合回路を設けないよう
にしたため、チップサイズを削減できる。
ップのパッケージ内には基本波整合回路を設けないよう
にしたため、チップサイズを削減できる。
【００２４】請求項５の発明では、Ｆ級動作を行うよう
に高調波整合回路を構成するため、すべての高調波を除
去することができる。
に高調波整合回路を構成するため、すべての高調波を除
去することができる。
【００２５】
【発明の実施の形態】以下、本発明に係る高周波電力増
幅器について、図面を参照しながら具体的に説明する。
幅器について、図面を参照しながら具体的に説明する。
【００２６】図１は本発明に係る高周波電力増幅器の一
実施形態の概略構成を示すブロック図である。図１では
図３と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。
実施形態の概略構成を示すブロック図である。図１では
図３と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。
【００２７】図１の高周波電力増幅器は、入力整合回路
１と、電力増幅を行うＦＥＴ(Ｑ１)を内蔵する第１の半
導体チップ２と、段間整合回路３と、電力増幅を行うＦ
ＥＴ(Ｑ２)を内蔵する第２の半導体チップ４と、基本波
整合回路５とを、モジュール基板６上に形成したもので
ある。モジュール基板６に実装される各チップと各回路
は、ボンディングワイヤ７により信号の送受を行う。
１と、電力増幅を行うＦＥＴ(Ｑ１)を内蔵する第１の半
導体チップ２と、段間整合回路３と、電力増幅を行うＦ
ＥＴ(Ｑ２)を内蔵する第２の半導体チップ４と、基本波
整合回路５とを、モジュール基板６上に形成したもので
ある。モジュール基板６に実装される各チップと各回路
は、ボンディングワイヤ７により信号の送受を行う。
【００２８】図１の高周波電力増幅器は、図３に示す従
来の高周波電力増幅器と比べて、第２の半導体チップ４
内に２倍波整合回路８を設ける点に特徴がある。
来の高周波電力増幅器と比べて、第２の半導体チップ４
内に２倍波整合回路８を設ける点に特徴がある。
【００２９】なお、図１では、モジュール基板６上に２
個の半導体チップ２，４を実装する例を示しているが、
３個以上の半導体チップを実装してもよい。３個以上の
半導体チップを実装する場合には、最終段の半導体チッ
プ内に２倍波整合回路８が設けられる。
個の半導体チップ２，４を実装する例を示しているが、
３個以上の半導体チップを実装してもよい。３個以上の
半導体チップを実装する場合には、最終段の半導体チッ
プ内に２倍波整合回路８が設けられる。
【００３０】最終段の半導体チップ（図の第２の半導体
チップ４）内の２倍波整合回路８と基本波整合回路５と
を接続するボンディングワイヤ７は、寄生容量と寄生イ
ンダクタンスとを有するため、図２に示すような等価回
路で表すことができる。
チップ４）内の２倍波整合回路８と基本波整合回路５と
を接続するボンディングワイヤ７は、寄生容量と寄生イ
ンダクタンスとを有するため、図２に示すような等価回
路で表すことができる。
【００３１】図１の２倍波整合回路８は、第２の半導体
チップ４内のＦＥＴ(Ｑ２)のドレイン端から外側を見た
ときの２倍波のインピーダンスが短絡になるような回路
である。２倍波整合回路８の回路構成自体は公知である
ため、詳細な説明を省略するが、簡単に構成を説明する
と、基本波に対して高インピーダンスで、２倍波に対し
て短絡になるような共振回路であり、第２の半導体チッ
プ４内のＦＥＴ(Ｑ２)のドレイン−ソース間に接続され
る。この共振回路は、例えば、キャパシタ素子とインダ
クタ素子とを用いて構成される。
チップ４内のＦＥＴ(Ｑ２)のドレイン端から外側を見た
ときの２倍波のインピーダンスが短絡になるような回路
である。２倍波整合回路８の回路構成自体は公知である
ため、詳細な説明を省略するが、簡単に構成を説明する
と、基本波に対して高インピーダンスで、２倍波に対し
て短絡になるような共振回路であり、第２の半導体チッ
プ４内のＦＥＴ(Ｑ２)のドレイン−ソース間に接続され
る。この共振回路は、例えば、キャパシタ素子とインダ
クタ素子とを用いて構成される。
【００３２】このように、本実施形態では、最終段の半
導体チップ（図１の第２の半導体チップ４）内に２倍波
整合回路８を設けるため、この半導体チップ４内の電力
増幅用のＦＥＴ(Ｑ２)のドレイン端子と、その後段の２
倍波整合回路８との間の寄生容量や寄生インダクタンス
を小さくすることができ、電力効率を向上させることが
できる。
導体チップ（図１の第２の半導体チップ４）内に２倍波
整合回路８を設けるため、この半導体チップ４内の電力
増幅用のＦＥＴ(Ｑ２)のドレイン端子と、その後段の２
倍波整合回路８との間の寄生容量や寄生インダクタンス
を小さくすることができ、電力効率を向上させることが
できる。
【００３３】また、本実施形態は、基本的な回路構成自
体は従来の電力増幅器と同じであるため、設計変更が容
易であり、コストをかけることなく電力効率の向上が図
れる。
体は従来の電力増幅器と同じであるため、設計変更が容
易であり、コストをかけることなく電力効率の向上が図
れる。
【００３４】また、第２の半導体チップ４内の２倍波整
合回路８は、上述したように、キャパシタ素子やインダ
クタ素子により形成され、最近の微細加工技術を利用す
れば、きわめて寸法精度の高いキャパシタ素子やインダ
クタ素子をチップ内に形成できるため、電気的特性のば
らつきを少なくすることができる。
合回路８は、上述したように、キャパシタ素子やインダ
クタ素子により形成され、最近の微細加工技術を利用す
れば、きわめて寸法精度の高いキャパシタ素子やインダ
クタ素子をチップ内に形成できるため、電気的特性のば
らつきを少なくすることができる。
【００３５】また、図１のように、第２の半導体チップ
４内に２倍波整合回路８を設ければ、モジュール基板６
上に別個に２倍波整合回路８を設ける必要がなくなり、
モジュール基板６上に実装される整合回路は基本波整合
回路５だけになる。このため、モジュール基板６の実装
面積を削減でき、基板サイズを小型化できる。
４内に２倍波整合回路８を設ければ、モジュール基板６
上に別個に２倍波整合回路８を設ける必要がなくなり、
モジュール基板６上に実装される整合回路は基本波整合
回路５だけになる。このため、モジュール基板６の実装
面積を削減でき、基板サイズを小型化できる。
【００３６】本出願人が実験により図１と図３の高周波
電力増幅器の電力効率を比較したところ、図１の増幅器
は図３の増幅器に比べて５〜８％程度、電力効率を改善
することができた。
電力増幅器の電力効率を比較したところ、図１の増幅器
は図３の増幅器に比べて５〜８％程度、電力効率を改善
することができた。
【００３７】なお、上述した実施形態では、第２の半導
体チップ４内に２倍波整合回路８を設ける例を説明した
が、２倍波以外の高調波整合回路（例えば、３倍波整合
回路）を設けてもよい。その場合、２倍波整合回路８と
ともに設けてもよいが、２倍波整合回路８の代わりに設
けてもよい。
体チップ４内に２倍波整合回路８を設ける例を説明した
が、２倍波以外の高調波整合回路（例えば、３倍波整合
回路）を設けてもよい。その場合、２倍波整合回路８と
ともに設けてもよいが、２倍波整合回路８の代わりに設
けてもよい。
【００３８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、モジュール基板上に実装される最終段の電力増幅
用半導体チップの内部に高調波整合回路を設けるため、
この半導体チップ内の電力増幅回路と高調波整合回路と
の間の寄生容量や寄生インダクタンスを小さくすること
ができ、電力効率の向上が図れる。
れば、モジュール基板上に実装される最終段の電力増幅
用半導体チップの内部に高調波整合回路を設けるため、
この半導体チップ内の電力増幅回路と高調波整合回路と
の間の寄生容量や寄生インダクタンスを小さくすること
ができ、電力効率の向上が図れる。
【００３９】また、基本的な回路構成自体は従来の電力
増幅器と同じであるため、設計変更が容易であり、コス
トをかけることなく電力効率の向上が図れる。
増幅器と同じであるため、設計変更が容易であり、コス
トをかけることなく電力効率の向上が図れる。
【図１】本発明に係る高周波電力増幅器の一実施形態の
概略構成を示すブロック図。
概略構成を示すブロック図。
【図２】図１の等価回路図。
【図３】従来の高周波電力増幅器の概略構成を示すブロ
ック図。
ック図。
【図４】図３の等価回路図。
１ 入力整合回路 ２ 第１の半導体チップ ３ 段間整合回路 ４ 第２の半導体チップ ５ 基本波整合回路 ６ モジュール基板 ７ ボンディングワイヤ ８ ２倍波整合回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J091 AA01 AA41 CA18 CA36 CA92 FA16 HA09 HA29 HA33 KA13 KA29 MA21 SA13 TA01 UW08 5J092 AA01 AA41 CA18 CA36 CA92 FA16 HA09 HA29 HA33 KA13 KA29 MA21 SA13 TA01 VL08
Claims (5)
- 【請求項１】縦続接続された複数の電力増幅を行う半導
体チップが実装されたモジュール基板を備えた高周波電
力増幅器において、 最終段の前記半導体チップの後段に配置され、かつ、前
記モジュール基板上に実装され、かつ、前記最終段の半
導体チップ内の前記電力増幅回路から出力される信号の
基本波成分に対する整合処理を行う基本波整合回路を備
え、 前記最終段の前記半導体チップは、該半導体チップ内の
前記電力増幅回路から出力される信号の高調波成分に対
する整合処理を行う高調波整合回路を有することを特徴
とする高周波電力増幅器。 - 【請求項２】前記高調波整合回路は、前記最終段の半導
体チップ内の前記電力増幅回路から出力される信号の基
本波の２倍波成分に対する整合処理を行うことを特徴と
する請求項１に記載の高周波電力増幅器。 - 【請求項３】前記モジュール基板上には、 前記縦続接続された複数の半導体チップの段間にそれぞ
れ接続される段間整合回路と、 初段の前記半導体チップの前段に接続される入力整合回
路と、が実装され、 前記モジュール基板上に実装される各チップおよび各回
路間の接続をボンディングワイヤにより行うことを特徴
とする請求項１または２に記載の高周波電力増幅器。 - 【請求項４】前記縦続接続された複数の半導体チップの
それぞれは、プラスチックまたはセラミックを用いた材
料からなるパッケージで覆われ、 前記高調波整合回路は、最終段の前記半導体チップに対
応する前記パッケージの内部に設けられ、 前記基本波整合回路は、前記複数の半導体チップのそれ
ぞれに対応する前記パッケージとは別個に、前記モジュ
ール基板上に実装されることを特徴とする請求項１〜３
のいずれかに記載の高周波電力増幅器。 - 【請求項５】前記高調波整合回路は、Ｆ級動作を行うこ
とを特徴とする請求項１〜４のいずれかに記載の高周波
電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045563A JP2001237648A (ja) | 2000-02-23 | 2000-02-23 | 高周波電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045563A JP2001237648A (ja) | 2000-02-23 | 2000-02-23 | 高周波電力増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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