JP2013543661A - 回路の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 101
- 238000000151 deposition Methods 0.000 claims abstract description 74
- 238000000034 method Methods 0.000 claims abstract description 63
- 239000004020 conductor Substances 0.000 claims abstract description 21
- 238000000576 coating method Methods 0.000 claims description 67
- 239000011248 coating agent Substances 0.000 claims description 64
- 238000001465 metallisation Methods 0.000 claims description 63
- 230000008021 deposition Effects 0.000 claims description 36
- 229920005989 resin Polymers 0.000 claims description 36
- 239000011347 resin Substances 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 26
- 239000002861 polymer material Substances 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 198
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 238000000206 photolithography Methods 0.000 description 8
- 239000012790 adhesive layer Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005868 electrolysis reaction Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 150000003071 polychlorinated biphenyls Chemical group 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000002207 thermal evaporation Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000004840 adhesive resin Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000003999 initiator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
Description
−基板の上部表面の上部に、下部表面上に延在する少なくとも1つの誘電体層を形成するステップであって、前記誘電体層は上部表面および上部表面と下部表面との間に延在する側面(flank)を有する、ステップと、
−1つの導電性材料で(in one piece in an electrically conducting material)電気構造体を形成するステップであって、誘電体層の上部表面上に延在する構造部材と、構造部材から側面に沿って下部表面まで延在する相互接続部材と、を含む、ステップと、
を含むタイプの、集積回路の製造方法に関する。
a)基板の上部表面上に、接着層を堆積し、電解成長ベース(electrolytic growth base)を形成する、ステップ;
b)この接着層上に、電気構造体の第1部分の形成が望まれる領域のみにフォトリソグラフィによって開口が作られた厚い樹脂層を堆積するステップ(この構造体の第1部分は、半導体基板の表面に集積された部品と、厚い絶縁材料の表面に形成される部品との間に電気的相互接続を作る相互接続部材を形成する);
c)樹脂に作られた開口に、導電材料の電解堆積(electrolytic deposition)によって、接着層から相互接続部材を成長させるステップ;
d)樹脂層を除去するステップ;
e)電気構造体の第1部分によって覆われていない領域における接着層をエッチングするステップ;
f)電気構造体の第1部分の周りに、スピンコーティングによって誘電体層を堆積させるステップ;
g)誘電体層の上部表面を研磨するステップ;
ここで、誘電体層内の電気構造体の第1部分の存在がそのスピンコーティングの間にこの層の厚さ不規則性を生じさせるため、誘電体層の上部表面を研磨するステップは必要であり、
このステップの終わりに、誘電体層が基板上に形成され、相互接続部材がこの誘電体層を介して形成され、
h)誘電体層上に延在し相互接続レベルを形成する構造部材が次いで形成され、この目的のために、新規の金属接着層、そしてこの接着層上の構造樹脂層が、相互接続レベルの電解堆積が進められる前に、誘電体層上に連続的に堆積され;
i)樹脂が溶解され;
j)接着層がエッチングされる。
−その(the)または各誘電体層は、ポリマー材料である;
−誘電体層の側面は、基板の上部表面に対してアンダーカットされるか、または基板の上部表面に垂直である;
−電気構造体を形成するステップは、以下のステップを連続的に含む:
−下部の底部層上、かつその(the)または各誘電体層の上部表面上に、第1メタライゼーションコーティングを堆積させるステップ;
−その(the)または各誘電体層の側面に、第2メタライゼーションコーティングを堆積させるステップ;および
−第1メタライゼーションコーティングおよび第2メタライゼーションコーティング上に同時に、電解成長によって電気構造体を堆積させるステップ;
−第2メタライゼーションコーティングの堆積は、誘電体層の側面の化学的処理によって実施される;
−電気構造体を形成するステップは、第1および第2メタライゼーションコーティングの堆積後に、電解堆積ステップの間に電気構造体で覆われることが意図される第1メタライゼーションコーティングの領域を露出された状態にする樹脂層の堆積と、電解堆積後の樹脂層の除去と、を含む;
−少なくとも1つの誘電体層が、側面によって区切られた相互接続貫通開口(interconnection through−aperture)を備える;
−段階的な誘電体構造を規定する幾つかの重畳誘電体層は、下部表面上に形成され、各誘電体層は上部表面を有し、側面は、その上部表面と、下部誘電体層の上部表面または下部表面と、の間に延在し、側面の少なくとも1つは10μmを超える高さを有し、電気構造体は、各誘電体層の上部表面上に延在する構造部材と、各誘電体層の側面に沿って、この誘電体層の上部表面上に延在する構造部材から、下部の誘電体層の上部表面まで、または下部表面まで延在する相互接続部材と、を同時に堆積することによって形成される;
−各誘電体層の側面は、10μmより大きい高さを有する;
−各誘電体層は、ポリマー材料である;
−電気構造体は、電解堆積によって形成される。
図1から7は、本発明の第1実施形態によるモノリシック集積回路を製造する方法の連続的なステップを示す。
−第1メタライゼーションコーティング90の堆積段階(図2)
−第2メタライゼーションコーティング95の堆積段階であって、第1および第2メタライゼーションコーティング90、95はともに、導電性連続的電解成長96に対する連続的導電性ベースを形成する、段階(図3)
−樹脂層100の堆積段階(図4)
−電気構造体70の電解成長による堆積段階(図5)
−樹脂層100の除去段階(図6)
−電気構造体70で覆われていない領域における第1メタライゼーションコーティング90のエッチング段階(図7)。
−化学処理の以下のステップの間に場合によっては不利となり得る残留物から側面40をきれいにするためのそれらの洗浄から成る、側面40の準備段階;
−こうして準備された側面40への、メタライゼーションコーティング95を形成する金属(パラジウム)のイオンの接着を促進し、第2メタライゼーションコーティング95を形成するためにこれらの金属イオンの触媒を可能にし、故に側面40を導電性にする開始剤の堆積段階
を含む。
図9は、第2実施形態による方法によって得られるモノリシック集積回路の断面図を示す。得られる集積回路は、第1実施形態による方法で得られるものと、誘電体層15が任意の相互接続開口30を有しないという点で異なる。この実施形態では、誘電体層15が側面40を有するリブを規定する。それは、その側面40の下部で垂直である領域10の2つの領域を露出した状態にする間、アクティブまたは導電性領域10上に延在する。各側面40は、10μmを超える、特に50μmを超える高さを有する。例示の実施例では、この高さは80μmに略等しい。
−基板5の上部表面における第1部分102および第1誘電体層15の上部表面25における第2部分105を形成するために、基板5の露出された上部表面および誘電体層15上に第1メタライゼーションコーティング90を堆積する段階;
−連続的電解成長ベース96を形成するために、誘電体層15の側面40上に第2メタライゼーションコーティング95を堆積する段階;
−電気構造体70で覆われることを意図しない第1メタライゼーションコーティング90の第1部分102の領域に、樹脂層100を堆積する段階;
−電気構造体70を電解堆積する段階;
−樹脂層100を除去する段階;および
−電気構造体70で覆われない領域において、第1メタライゼーションコーティング90をエッチングする段階;
を含む。
図10から19は、第3実施形態による方法によって得られるモノリシック集積回路125を示す。この方法は、幾つかのレベルを有する電気構造体が形成される点で、第1実施形態による方法とは異なる。これを行うために、この実施形態において第1誘電体層として記載される誘電体層15の上に置かれた第2誘電体層45が形成される(図11)。
−相互接続開口30を介する基板5の上部表面12上の第1部分102、第1誘電体層15の露出された上部表面25上の第2部分105、および第2誘電体層45の上部表面55上の第3部分110を形成するために、基板5、第1誘電体層15および第2誘電体層45の露出された上部表面に第1メタライゼーションコーティング90を堆積する段階(図12);
−連続的電解成長ベース96を形成するために、第1誘電体層15の側面40および第2誘電体層45の側面60上に、第2メタライゼーションコーティング95を堆積する段階(図13);
−電気構造体70に覆われることを意図しない第1メタライゼーションコーティング90の第2部分105の領域上に、樹脂層100を堆積する段階(図14);
−電気構造体70を電解堆積する段階(図15);
−樹脂層100を除去する段階(図16);および
−電気構造体70で覆われない領域において、第1メタライゼーションコーティング90をエッチングする段階(図17);
を含む。
−第2誘電体層45の両側において、第1誘電体層15上に延在する2つの第1構造部材75;
−第1相互接続部材80と記載され、それぞれ相互接続開口30の1つを介して第1の各構造部材75から基板5の上部表面12まで延在する、2つの相互接続部材80;
−第2誘電体層45上に延在する第2構造部材85;および
−それぞれ第2誘電体層45の側面60に沿って第2構造部材85から、この場合は第1誘電体層の上部表面25である下部の誘電体層の上部表面まで延在する、2つの第2相互接続部材87。
代替実施形態によると、2つ以上の誘電体層が重ねられる。この場合、製造方法は、第2誘電体層45の形成段階の後および第1メタライゼーションコーティング90の堆積段階の前に、それぞれが下部の誘電体層上に形成される追加の誘電体層を形成する中間ステップを含む。それぞれの追加の誘電体層は、上部表面と、底部表面と、その上部表面と下部の誘電体層の上部表面との間に延在する側面と、を含む。一実施形態によると、各誘電体層は、10μmを超える高さを有する側面を有する。
本発明による方法は、低減された技術的ステップの数を有し、誘電性絶縁材料の厚層で作られ、非常に良好な電気的特性を有するパッシブ構造を集積するモノリシック回路、特に、低損失および良好な品質係数を有するインダクタを得る可能性を提供する。これらの良好な電気的特性は特に、基板の遮電壁を製造する金属平面上で実施可能な厚い電気的絶縁層の使用により生じる。
−互いに実質的に平行である第1表面および第2表面と、第1表面と第2表面との間に延在する側面と、を含むアセンブリを提供する段階;
−第2表面上に延在する構造部材と、構造部材から側面に沿って第1表面まで延在する相互接続部材と、を含む、1つの導電性材料で作られた電気構造体を形成する段階;
を含むタイプの回路の製造方法に関し、
ここで、側面は10μmを超える高さを有し、電気構造体は導電性材料を堆積することによって形成され、一方で、誘電体層の第2表面上の構造部材と側面上の相互接続部材とが同時に堆積される。
10 アクティブまたは導電領域
15、45 誘電体層
30 相互接続開口
40 側面
70 電気構造体
75、85、152、154、156、170、172 構造部材
80、87、174 相互接続部材
90 第1メタライゼーションコーティング
95 第2メタライゼーションコーティング
100 樹脂層
102 第1部分
105 第2部分
110 第3部分
160 チップ
165 接続パッド
Claims (20)
- −互いに実質的に平行である第1表面(12)および第2表面(25)と、前記第1表面(12)と前記第2表面(25)との間に延在する側面(40)と、を含むアセンブリを提供するステップと、
−前記第2表面(25)上に延在する構造部材(75)と、前記構造部材(75)から前記側面(40)に沿って前記第1表面(12)まで延在する相互接続部材(80)と、を含む、1つの導電性材料で作られた電気構造体(70)を形成するステップと、
を含むタイプの、回路の製造方法であって、
前記側面(40)は10μmを超える高さを有し、前記電気構造体(70)は、導電性材料を堆積することによって、前記第2表面(25)上の前記構造部材(75)と前記側面(40)上の前記相互接続部材(80)とを同時に堆積することによって形成される、回路の製造方法。 - 前記側面(40)は、前記第1表面(12)に対してアンダーカットされるか、または前記第1表面(12)と垂直である、請求項1に記載の方法。
- 前記電気構造体(70)を形成するステップは連続的に、
−前記第1表面(12)および前記第2表面(25)上に第1メタライゼーションコーティング(90)を堆積するステップと、
−前記側面(40)上に第2メタライゼーションコーティング(95)を堆積するステップと、
−前記第1メタライゼーションコーティング(90)および前記第2メタライゼーションコーティング(95)上に同時に、電解成長によって電気構造体(70)を堆積するステップと、
を含む、請求項1または2に記載の方法。 - 前記第2メタライゼーションコーティング(95)を堆積するステップは、前記側面(40)の化学的処理によって達成される、請求項3に記載の方法。
- 前記電気構造体(70)を形成するステップは、前記第1および第2メタライゼーションコーティング(90、95)を堆積するステップの後に、前記電解堆積ステップの間に前記電気構造体(70)で覆われることを意図する前記第1メタライゼーションコーティング(90)の領域を露出した状態で残す樹脂層(100)を堆積するステップと、前記電解堆積の後に前記樹脂層(100)を除去するステップと、を含む、請求項3または4に記載の方法。
- 集積回路を製造するための方法であり、前記アセンブリを提供するステップは、基板(5)の上部表面の上部に、前記アセンブリの前記第1表面を形成する下部表面(12)上に延在する少なくとも1つの誘電体層(15)を形成するステップを含み、前記誘電体層(15)は、前記アセンブリの前記第2表面を形成する上部表面(25)と、前記誘電体層(15)の上部表面(25)と前記下部表面(12)との間に延在する側面(40)と、を有する、請求項1から5の何れか1項に記載の方法。
- 前記または各誘電体層(15)は、ポリマー材料である、請求項6に記載の方法。
- 前記側面(40)は、前記下部表面(12)に対してアンダーカットされるか、または前記下部表面(12)と垂直である、請求項6または7に記載の方法。
- 少なくとも1つの誘電体層(15)は、前記側面(40)によって区切られた相互接続貫通開口(30)が備わっている、請求項6から8の何れか1項に記載の方法。
- 前記アセンブリはさらに、前記第1表面(12)および前記第2表面(25)と実質的に平行である少なくとも1つの追加表面(55)と、前記第1表面(12)と前記第2表面(25)との間に延在する側面(40)と、前記第2表面(25)と前記追加表面(55)との間に延在する側面(60)と、を含み、少なくとも1つの前記側面(40、60)は10μmを超える高さを有し、
前記電気構造体(70)は、前記第2表面(25)上に延在する構造部材(75)と、前記追加表面(55)上に延在する構造部材(85)と、前記側面(40、60)に沿って前記追加表面(55)および/または前記第2表面(25)上に延在する前記構造部材(75、85)からそれぞれ前記第2表面(25)または前記第1表面(12)まで延在する相互接続部材(80、86)と、を同時に堆積することによって形成される、請求項1から9の何れか1項に記載の方法。 - 各側面(40、60)は、10μmを超える高さを有する、請求項10に記載の方法。
- 前記第1メタライゼーションコーティングを堆積するステップは、前記追加表面(55)上に第1メタライゼーションコーティング(90)を堆積するステップを含み、前記第2メタライゼーションコーティングを堆積するステップは、前記側面(60)上に第2メタライゼーションコーティング(95)を堆積するステップを含む、請求項10または11に記載の方法。
- 段のある誘電体構造を規定する幾つかの重複誘電体層(15、45)が、下部表面(12)上に形成され、
各誘電体層(15、45)は、上部表面(25、55)と、その上部表面(25、55)と下部誘電体層(15)の上部表面(25)または下部表面(12)との間に延在する側面(40、60)と、を有し、前記側面(40、60)の少なくとも1つは、10μmを超える高さを有し、
前記電気構造体(70)は、各誘電体層(15、45)の上部表面(25、55)上に延在する構造部材(75、85)と、各誘電体層(15、45)の側面(40、60)に沿って、この誘電体層(15、45)の上部表面(25、55)上に延在する前記構造部材(75、85)から、下部誘電体層(15)の上部表面(25)または下部表面(12)まで延在する相互接続部材(80、86)と、を同時に堆積することによって形成される、請求項1から12の何れか1項に記載の方法。 - 各誘電体層(15、45)の前記側面(40、60)は、10μmを超える高さを有する、請求項13に記載の方法。
- 各誘電体層(15、45)は、ポリマー材料である、請求項13または14に記載の方法。
- 前記電気構造体(70)は、電解堆積によって形成される、請求項1から15の何れか1項に記載の方法。
- 互いに実質的に平行である第1表面(12)および第2表面(25)と、前記第1表面(12)と前記第2表面(25)との間に延在する側面(40)と、を有するアセンブリを含む回路であって、電気構造体(70)が1つの導電性材料で作られ、前記第2表面(25)上に延在する構造部材(75)と、前記構造部材(75)から前記側面(40)に沿って前記第1表面(12)まで延在する相互接続部材(80)と、を含み、前記側面(40)は10μmを超える高さを有し、前記電気構造体(70)は、前記第2表面(25)および前記側面(40)上の前記相互接続部材(80)上に堆積される、回路。
- 上部表面を有する基板(5)を含み、少なくとも1つの誘電体層(15)が前記基板の上部表面の上部に形成され、下部表面(12)上に延在し、前記誘電体層(15)は、上部表面(25)と、前記上部表面(25)と前記下部表面(12)との間に延在する側面(40)と、有し、電気構造体(70)が1つの導電性材料で作られ、前記誘電体層(15)の前記上部表面(25)上に延在する構造部材(75)と、前記構造部材(75)から前記側面(40)に沿って前記下部表面(12)まで延在する相互接続部材(80)と、を含み、前記側面(40)は10μmを超える高さを有し、前記電気構造体(70)は、前記上部表面(25)および前記誘電体層(15)の前記側面(40)上に堆積される、請求項17に記載の回路。
- 基板(5)を含み、前記第1および第2表面(12、25)は前記基板(5)によって区切られる、請求項17に記載の回路。
- 基板(5)と、前記基板(5)に付加されたチップ(160)と、を含み、前記第1表面(12)は前記基板(5)によって区切られ、前記第2表面(25)は前記チップ(160)によって区切られる、請求項17に記載の回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1058076A FR2965659B1 (fr) | 2010-10-05 | 2010-10-05 | Procédé de fabrication d'un circuit intégré |
FR1058076 | 2010-10-05 | ||
PCT/FR2011/052325 WO2012045981A1 (fr) | 2010-10-05 | 2011-10-05 | Procédé de fabrication d'un circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013543661A true JP2013543661A (ja) | 2013-12-05 |
JP5982381B2 JP5982381B2 (ja) | 2016-08-31 |
Family
ID=44063306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013532251A Expired - Fee Related JP5982381B2 (ja) | 2010-10-05 | 2011-10-05 | 回路の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20130192065A1 (ja) |
EP (1) | EP2625711B1 (ja) |
JP (1) | JP5982381B2 (ja) |
FR (1) | FR2965659B1 (ja) |
PT (1) | PT2625711E (ja) |
WO (1) | WO2012045981A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3041147B1 (fr) | 2015-09-14 | 2018-02-02 | 3Dis Tech | Procede d'integration d'au moins une interconnexion 3d pour la fabrication de circuit integre |
FR3057993B1 (fr) | 2016-10-25 | 2019-04-19 | 3Dis Technologies | Systeme electronique comportant une puce electronique formant boitier et procede de fabrication |
FR3070091B1 (fr) | 2017-08-08 | 2020-02-07 | 3Dis Technologies | Systeme electronique comprenant une couche de redistribution inferieure et procede de fabrication d'un tel systeme electronique |
FR3070090B1 (fr) | 2017-08-08 | 2020-02-07 | 3Dis Technologies | Systeme electronique et procede de fabrication d'un systeme electronique par utilisation d'un element sacrificiel |
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-
2010
- 2010-10-05 FR FR1058076A patent/FR2965659B1/fr active Active
-
2011
- 2011-10-05 WO PCT/FR2011/052325 patent/WO2012045981A1/fr active Application Filing
- 2011-10-05 EP EP11779802.5A patent/EP2625711B1/fr active Active
- 2011-10-05 JP JP2013532251A patent/JP5982381B2/ja not_active Expired - Fee Related
- 2011-10-05 PT PT117798025T patent/PT2625711E/pt unknown
- 2011-10-05 US US13/877,482 patent/US20130192065A1/en not_active Abandoned
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JP2011192836A (ja) * | 2010-03-15 | 2011-09-29 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
PT2625711E (pt) | 2015-07-31 |
EP2625711B1 (fr) | 2015-03-25 |
FR2965659A1 (fr) | 2012-04-06 |
JP5982381B2 (ja) | 2016-08-31 |
EP2625711A1 (fr) | 2013-08-14 |
WO2012045981A1 (fr) | 2012-04-12 |
US20130192065A1 (en) | 2013-08-01 |
FR2965659B1 (fr) | 2013-11-29 |
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