KR20180136994A - 3d 집적 장치에서 상호 접속을 위한 배리어층 - Google Patents

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KR20180136994A
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레이던 컴퍼니
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    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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Abstract

전자 장치 집적 방법 및 집적 전자 장치. 집적 방법은 기판의 위에 놓이는 전기 전도성 트레이스를 형성하는 단계; 상기 전기 전도성 트레이스의 위에 놓이는 배리어층을 형성하는 단계; 상기 배리어층 상에 하나 이상의 전기 전도성 상호 접속을 형성하는 단계; 상기 전기 전도성 트레이스의 위에 놓이고, 및/또는 하나 이상의 상호 접속을 적어도 부분적으로 둘러싸는 결합층을 형성하는 단계에 의해 제1 전자 장치를 제조하는 단계를 포함할 수 있다. 배리어층은 트레이스와 상호 접속 구조체 사이에서 금속간 화합물의 형성을 억제하도록 구성되지만, 트레이스와 상호 접속 사이의 전기적 연락을 여전히 가능하게 한다. 집적 방법은 상기 제1 전자 장치를 제2 전자 장치에 직접 결합시키는 단계, 상기 제2 전자 장치에 제3 전자 장치를 직접 결합시키는 단계 등을 더 포함할 수 있다. 수직으로 집적된 전자 장치의 고온 처리 및 기능 시험이 각각의 적층 순서 후에 수행될 수 있다.

Description

3D 집적 장치에서 상호 접속을 위한 배리어층
본 발명은 일반적으로 3차원 집적 전자 장치에 관한 것이고, 더욱 특히 3차원 전자 구조체를 형성하기 위해 함께 전기적으로 접속되고 수직으로 결합되는 반도체 장치와 같은 전자 장치에 관한 것이다.
반도체 집적 회로 (IC) 또는 다른 반도체 장치와 같은 전자 장치는 일반적으로 실리콘 웨이퍼와 같은 기판 내에 및 위에 제조되어, IC의 크기 및 복잡성이 증가함에 따라 증가해야 하는 IC 영역을 생성한다. 최근 IC 제조에서 하나의 경향은 수직으로 적층하고, 수직으로 상호 접속함으로써 IC의 수 및/또는 상이한 유형을 증가시키는 것이다. 수직으로 적층된 IC는 상이한 크기일 수 있고, 상이한 크기의 웨이퍼로부터 얻어지며, 상이한 기능을 가질 수 있고, 상이한 재료로 제조될 수 있다.
IC를 수직으로 적층하는 접근법을 실현하는 하나의 방법은, 수직의 상호 접속 구조체가 개별적으로 적층된 IC들 사이에서 함께 결합되는 직접 결합 공정(direct bond process)을 이용하는 것이다. 이 접근법은 웨이퍼 박막화, 화학 기계적 연마, 포토리소그래피 마스킹, 에칭 및 증착을 통해, 및 전기 상호 접속 및 전기적 트레이스 증착을 포함하는 종래의 웨이퍼 제조 기술을 이용함으로써 달성될 수 있다. 적층된 IC들 사이의 수직의 전기 상호 접속은 직접 결합 적층의 결과로서 또는 직접 결합된 적층 이후의 일련의 웨이퍼 제조 기술의 결과로서 형성될 수 있다.
일반적인 직접 결합 공정은 결합층 및 결합층을 통해 연장되는 수직의 상호 접속을 갖는 반도체 IC 기판과 같은 전자 장치 기판을 제공한다. 수직의 상호 접속은 기판 상에 배치된 전기 트레이스에 연결되어, 기판 상의 회로 또는 장치에 전기 경로를 제공한다. 직접 결합 공정 동안, 하나의 전자 장치의 결합층은 다른 전자 장치의 결합층과 접촉하여, 온도 처리를 하거나 하지 않고 화학 결합이 발생할 수 있다. 또한, 제1 전자 장치의 수직의 상호 접속의 노출된 부분은 제2 전자 장치의 수직의 상호 접속과 접촉되어, 수직으로 적층된 전자 장치 어셈블리 내의 전자 장치들 사이의 전기적 결합을 가능하게 한다. 일반적으로, 원하는 수의 개별 전자 장치가 수직으로 적층된 후에, 적층된 전자 장치 어셈블리는 비교적으로 고온 처리되어, 각 전자 장치로부터의 수직의 상호 접속이 함께 충분히 확산 결합되도록 한다.
각각의 전자 장치 사이의 수직의 상호 접속은 동일한 물질(예컨대, 니켈)로 제조되고, 이러한 상호 접속은 상이한 금속(예컨대, 알루미늄)으로 제조되는 금속 트레이스와 결합된다. 이는 고온 처리 동안과 같이 상호 접속과 트레이스 물질이 함께 확산될 때, 금속간 화합물의 형성을 야기한다. 생성된 금속간 화합물(예컨대, 니켈 알루미나이드(nickel aluminide))은 상호 접속 또는 트레이스 물질과 비교하여 상대적으로 잘 부러지고, 낮은 밀도의 화합물이고, 금속간 화합물의 낮은 밀도는 상호 접속과 트레이스 사이의 결합 영역에서 체적 팽창을 일으킬 수 있다. 일부 종래의 생각은 체적 팽창이 2개의 인접한 전자 장치의 상호 접속을 압축 상태가 되게 하고, 각 장치의 상호 접속 구조체들 사이의 접촉 및 확산을 향상시킬 수 있다고 믿기 때문에 이러한 금속간 형성이 유리하다는 것이었다.
이와 반대로, 본 발명의 측면은 3차원 전자 장치의 직접 결합 집적 동안 금속간 화합물 형성을 억제하기 위해 상호 접속과 트레이스 물질 사이의 상호 확산을 억제하기 위한 전기적 트레이스와 전기적 상호 접속 사이에 배치되는 배리어층을 제공한다.
더욱 특히, 니켈 알루미나이드와 같은 불량한 상호 확산 특성을 갖는 금속간 화합물의 형성이 직접 결합 공정 동안 복수의 고온 처리를 수행한 후 신뢰할 만하게 기능적인 수직으로 집적된 전자 장치를 제공하기 위한 능력을 지연시킨다는 것이 본 발명의 측면으로 인정되어 왔다. 이는 고온 처리의 수가 증가됨에 따라, 더 낮은 밀도의 금속간 영역의 형성이 증가하고, 금속간 영역의 성장에 의해 야기되는 결합부에서 더 높은 체적 영역의 팽창이 결국에 트레이스와 상호 접속 사이의 전기적 경로를 방해하는 분리 또는 보이드를 야기할 수 있기 때문이다. 또한, 이러한 금속간 화합물의 형성은 일반적으로 통제되지 않는 공정이고, 장치의 장기간 기능성을 예측하는 능력을 손상시킨다.
일반적으로 수직으로 적층된 전자 장치 어셈블리에 대한 직접 결합 접근법의 경제적 성공은 수직 적층 및 상호 접속 공정과 관련된 수율 및 비용에 따라 달라지는 것으로 이해된다. 일반적으로, 적층된 전자 장치 어셈블리가 완전히 기능적인 것을 보증하기 위해, 바람직한 수의 적층된 전자 장치가 최종 고온 처리를 통해 영구적으로 결합된 후에 시험이 수행된다. 그러나, 이러한 접근법은 적층된 어셈블리에서 다수의 우수한 전자 장치 중 하나의 결함이 있는 전자 장치가 전체 수직으로 집적된 전자 장치를 폐기되도록 할 수 있기 때문에 종종 불필요한 공정 낭비를 야기할 수 있다.
예시적인 배리어층을 제공하고, 상호 접속과 트레이스 사이의 금속간 화합물의 형성을 억제함으로써, 예컨대 각각의 개별적인 전자 장치를 적층한 후에 복수의 고온 처리가 달성될 수 있어, 종래의 방법과 비교하여 이 공정에서 훨씬 먼저 적층된 전자 장치 어셈블리에서 고장을 검출하고, 능력을 기능적으로 시험할 수 있다. 공정에서 먼저 결함을 검출함으로써, 폐품을 감소시킬 수 있고, 이러한 집적 전자 장치를 수직으로 적층 및 상호 접속하기 위한 수율 및 비용이 종래의 방법에 비해 개선될 수 있다.
본 발명의 측면에 따라서, 전자 장치의 형성 방법은, (i) 기판 상에 전기 전도성 트레이스를 형성하는 단계, (ii) 상기 전기 전도성 트레이스 상에 배리어층을 형성하는 단계, (iii) 상기 배리어층 상에 하나 이상의 전기 전도성 상호 접속을 형성하는 단계를 포함한다.
상기 전기 전도성 트레이스 및 상기 하나 이상의 전기 전도성 상호 접속은 불량한 상호 확산 특성을 갖는 금속간 화합물을 형성할 수 있는 상이한 금속들 또는 금속 합금들로 제조될 수 있다. 상기 배리어층은 상기 트레이스와 상호 접속 구조체 사이의 전기적 연락을 가능하게 하면서, 이러한 금속간 화합물의 형성을 억제하도록 구성될 수 있다.
본 발명의 다른 측면에 따라서, 전자 장치의 집적 방법은, (i) 제1 기판을 갖는 제1 전자 장치를 제조하는 단계로, 이 단계는, (a) 제1 기판의 적어도 일부 위에 놓이는 제1 전기 전도성 트레이스를 형성하는 단계; (b) 상기 제1 전기 전도성 트레이스의 적어도 일부 위에 놓이는 제1 배리어층을 형성하는 단계; (c) 상기 제1 배리어층과 접촉하여 하나 이상의 제1 전기 전도성 상호 접속을 형성하는 단계; (d) 상기 제1 전기 전도성 트레이스의 적어도 일부 위에 놓이고, 상기 하나 이상의 제1 전기 전도성 상호 접속을 적어도 부분적으로 둘러싸는 제1 결합층을 형성하는 단계;를 포함할 수 있다. 상기 집적 방법은, (ii) 제2 기판, 하나 이상의 제2 전기 전도성 상호 접속, 및 제2 결합층을 갖는 제2 전자 장치를 제조하는 단계; (iii) 상기 하나 이상의 제1 전기 전도성 상호 접속과 상기 하나 이상의 제2 전기 전도성 상호 접속을 접촉시키는 단계; 및 (iv) 상기 제1 결합층과 상기 제2 결합층을 접촉시키는 단계;를 포함할 수 있다.
본 발명의 양태는 이하 추가 특성 중 하나 이상을 따로 또는 조합하여 포함할 수 있다.
예컨대, 상기 집적 방법은, (i) 상기 제1 결합층을 상기 제2 결합층에 결합시키는 단계; 및 (ii) 온도 처리를 통해 상기 하나 이상의 제1 전기 전도성 상호 접속을 상기 하나 이상의 제2 전기 전도성 상호 접속에 결합하여, 상기 하나 이상의 제1 전기 전도성 상호 접속과 상기 하나 이상의 제2 전기 전도성 상호 접속 사이에 확산을 발생시키는 단계;를 더 포함할 수 있다.
상기 집적 방법은, (i) 상기 제2 기판의 적어도 일부 상에 제2 전기 전도성 트레이스를 형성하는 단계; (ii) 상기 제2 전기 전도성 트레이스의 적어도 일부 상에 제2 배리어층을 형성하는 단계; (iii) 상기 제2 배리어층과 접촉하여 상기 하나 이상의 제2 전기 전도성 상호 접속을 형성하는 단계; 및 (iv) 상기 하나 이상의 제2 전기 전도성 상호 접속을 적어도 부분적으로 둘러싸고, 상기 제2 전기 전도성 트레이스의 적어도 일부 상에 제2 결합층을 형성하는 단계;를 더 포함할 수 있다.
상기 집적 방법은, (i) 상기 제2 전자 장치의 반대쪽을 제조하는 단계로, 이 단계는, (a) 상기 제2 전기 전도성 트레이스의 반대쪽에 상기 제2 기판의 적어도 일부 위에 놓이는 제3 전기 전도성 트레이스를 형성하는 단계; (b) 상기 제3 전기 전도성 트레이스의 적어도 일부 위에 놓이는 제3 배리어층을 형성하는 단계; (c) 상기 제3 배리어층과 접촉하여 하나 이상의 제3 전기 전도성 상호 접속을 형성하는 단계; (d) 상기 제3 전기 전도성 트레이스의 적어도 일부 위에 놓이고, 상기 하나 이상의 제3 전기 전도성 상호 접속을 적어도 부분적으로 둘러싸는 제3 결합층을 형성하는 단계;를 더 포함할 수 있다. 상기 집적 방법은, (ii) 제3 기판, 하나 이상의 제4 전기 전도성 상호 접속, 및 제4 결합층을 갖는 제3 전자 장치를 제조하는 단계; (iii) 직접 접촉을 통해 제4 결합층에 제3 결합층을 결합하는 단계; 및 (iv) 온도 처리를 통해 상기 하나 이상의 제3 전기 전도성 상호 접속을 상기 하나 이상의 제4 전기 전도성 상호 접속에 결합하여, 상기 하나 이상의 제3 전기 전도성 상호 접속과 상기 하나 이상의 제4 전기 전도성 상호 접속 사이에 확산을 발생시키는 단계;를 더 포함할 수 있다.
상기 하나 이상의 제2 전기 전도성 상호 접속에 상기 하나 이상의 제1 전기 전도성 상호 접속의 온도 처리를 통한 결합은 제1 집적 적층 순서를 완성시킬 수 있다. 상기 하나 이상의 제4 전기 전도성 상호 접속에 상기 하나 이상의 제3 전기 전도성 상호 접속의 온도 처리를 통한 결합은 제2 적층 순서를 완성시킬 수 있다. 상기 집적 방법은 수직으로 집적된 적층된 전자 장치 어셈블리를 정의하기 위해 적층 순서를 N번 반복하는 단계를 더 포함할 수 있다.
상기 수직으로 집적된 적층된 전자 장치 어셈블리는 온도 처리를 통한 각각의 결합 후에 시험될 수 있다.
상기 집적 방법은, (i) 상기 제1 결합층 및 상기 제2 결합층의 일부를 제거하여, 상기 하나 이상의 제1 전기 전도성 상호 접속 및 상기 하나 이상의 제2 전기 전도성 상호 접속의 각각의 바깥쪽으로 처리면(addressable faces)을 노출시키는 단계; 및 (ii) 상기 하나 이상의 제1 전기 전도성 상호 접속의 면과 상기 하나 이상의 제2 전기 전도성 상호 접속의 각각의 면을 접촉시키는 단계;를 더 포함할 수 있다.
상기 집적 방법은, (i) 상기 제1 배리어층의 적어도 일부 위에 놓이는 제1 포토레지스트층을 형성하는 단계; 및 (ii) 상기 제1 포토레지스트층을 패터닝하여, 상기 제1 포토레지스트층 내에 하나 이상의 채널을 형성하는 단계;를 더 포함할 수 있다. 상기 하나 이상의 제1 전기 전도성 상호 접속은 상기 제1 포토레지스트층 내의 하나 이상의 채널에 형성될 수 있다.
상기 집적 방법은, 상기 제1 포토레지스트층을 패터닝한 후에, 상기 하나 이상의 제1 전기 전도성 상호 접속을 형성한 후에, 상기 제1 포토레지스트층의 적어도 일부를 제거하여, 상기 하나 이상의 제1 전기 전도성 상호 접속을 남기는 단계를 더 포함할 수 있다.
상기 집적 방법은, 상기 제1 배리어층의 적어도 일부 위에 놓이는 제1 시드층을 형성하는 단계로, 상기 제1 배리어층은 그 위에 상기 제1 시드층을 형성하는 것이 허용되도록 구성되는 것인, 단계;를 더 포함할 수 있다. 상기 제1 시드층은 제1 배리어층과 하나 이상의 제1 전기 전도성 상호 접속 사이에 배치될 수 있다. 상기 제1 시드층은 하나 이상의 상기 제1 전기 전도성 상호 접속을 형성하는 것이 허용되도록 구성되어, 상기 하나 이상의 제1 전기 전도성 상호 접속과 접촉하는 상기 제1 시드층의 적어도 일부가 상기 하나 이상의 제1 전기 전도성 상호 접속 중 집적 부분이 되는 것일 수 있다.
상기 집적 방법은, 상기 하나 이상의 제1 전기 전도성 상호 접속을 형성한 후에, 상기 제1 결합층을 형성하기 전에, 상기 제1 전기 전도성 트레이스를 패터닝하는 단계;를 더 포함할 수 있다. 상기 패터닝은 상기 제1 전기 전도성 트레이스의 적어도 일부 및 상기 제1 배리어층의 적어도 일부를 제거하는 것일 수 있다.
상기 집적 방법은, 상기 제1 기판의 적어도 일부 위에 놓이는 제1 점착층을 형성하는 단계;를 더 포함할 수 있다. 상기 제1 점착층은 상기 제1 기판과 상기 제1 전기 전도성 트레이스 사이에 배치될 수 있다.
상기 집적 방법은, 상기 제2 기판을 통과하여 하나 이상의 전기 전도성 바이어스(electrically conductive vias)를 형성하여, 상기 제2 전기 전도성 트레이스와 상기 제3 전기 전도성 트레이스를 전기적으로 연결하는 단계를 포함할 수 있다.
상기 제1 전기 전도성 트레이스는 제1 금속 물질로 제조되고, 상기 하나 이상의 제1 전기 전도성 상호 접속은 상기 제1 금속 물질과 상이한 제2 금속 물질로 제조될 수 있다.
상기 제1 배리어층은 상기 제1 전기 전도성 트레이스와 상기 하나 이상의 제1 전기 전도성 상호 접속 사이에 배치되고, 상기 제1 배리어층은 상기 제1 전기 전도성 트레이스와 상기 하나 이상의 제1 전기 전도성 상호 접속의 상호 확산을 억제하도록 구성될 수 있다.
상기 제1 전기 전도성 트레이스는 알루미늄 또는 알루미늄 합금과 같은 전이 금속 또는 전이후 금속(post-transition metal)으로 제조될 수 있다.
상기 제1 전기 전도성 상호 접속은 구리 또는 구리 합금과 같은 전이 금속 또는 전이후 금속으로 제조될 수 있다.
상기 제1 결합층은 실리콘 산화물과 같은 비금속 산화물로 제조될 수 있다.
상기 제1 전기 전도성 트레이스는 물리 증기 증착, 화학 증기 증착, 증기상 증착, 또는 스퍼터링에 의해 형성될 수 있다.
상기 배리어층은 물리 증기 증착, 화학 증기 증착, 증기상 증착, 또는 스퍼터링에 의해 형성될 수 있다.
상기 하나 이상의 제1 전기 전도성 상호 접속은 물리 증기 증착, 화학 증기 증착, 스퍼터링, 또는 전기 도금에 의해 형성될 수 있다.
상기 제1 결합층은 화학 증기 증착, 스퍼터링, 스핀-온 글래스 공정(spin-on glass process), 또는 플라즈마 촉진 CVD(plasma enhanced CVD)에 의해 형성될 수 있다.
본 발명의 다른 측면에 따라서, 집적 3D 전자 장치로서, 상기 장치는, 제1 기판, 상기 제1 기판의 적어도 일부 상에 배치되는 제1 복수의 전기 전도성 트레이스; 상기 제1 복수의 전기 전도성 트레이스와 접촉하여 배치되는 제1 복수의 전기 전도성 상호 접속; 각각의 상기 제1 복수의 전기 전도성 트레이스와 상기 제1 복수의 전기 전도성 상호 접속 사이에 배치되는 제1 복수의 배리어층; 및 상기 제1 기판의 위에 적어도 부분적으로 놓이고, 상기 제1 복수의 상호 접속을 적어도 부분적으로 둘러싸는 제1 결합층;을 갖는 제1 전자 장치를 포함한다. 상기 제1 복수의 배리어층은 각각의 상기 제1 복수의 전기 전도성 트레이스와 상기 복수의 전기 전도성 상호 접속 사이의 상호 확산을 억제하도록 구성된다.
본 발명의 양태는 이하 추가 특성 중 하나 이상을 따로 또는 조합하여 포함할 수 있다.
예컨대, 집적 3D 전자 장치는, 제2 기판, 상기 제2 기판의 적어도 일부 상에 배치되는 제2 복수의 전기 전도성 트레이스; 상기 제2 복수의 전기 전도성 트레이스와 접촉하여 배치되는 제2 복수의 전기 전도성 상호 접속; 각각의 상기 제2 복수의 전기 전도성 트레이스와 상기 제2 복수의 전기 전도성 상호 접속 사이에 배치되는 제2 복수의 배리어층; 및 상기 제2 기판의 위에 적어도 부분적으로 놓이는 제2 결합층;을 갖는 제2 전자 장치를 더 포함할 수 있다. 상기 제2 복수의 배리어층은 각각의 상기 제2 복수의 전기 전도성 트레이스와 상기 복수의 전기 전도성 상호 접속 사이의 상호 확산을 억제하도록 구성된다.
상기 제1 결합층은 상기 제2 결합층에 결합될 수 있고, 상기 제1 복수의 상호 접속 중 적어도 하나는 상기 제2 복수의 상호 접속 중 적어도 하나에 확산 결합될 수 있다.
상기 제1 복수의 배리어층은 그 위에 각각의 제1 시드층을 형성하는 것이 허용되도록 구성될 수 있다. 상기 제1 시드층은 각각의 제1 복수의 전기 전도성 상호 접속의 전착(electrodeposition)을 증진시키기 위해 제1 복수의 전기 전도성 상호 접속과 양립되어, 상기 제1 시드층은 상기 제1 복수의 전기 전도성 상호 접속의 각각의 집적 부분을 형성할 수 있다.
상기 제1 복수의 전기 전도성 트레이스와 상기 제2 복수의 전기 전도성 트레이스 중 적어도 하나는 알루미늄 또는 알루미늄 합금으로 제조될 수 있다.
상기 제1 복수의 전기 전도성 상호 접속 및 상기 제2 복수의 전기 전도성 상호 접속 중 적어도 하나는 니켈 또는 니켈 합금으로 제조될 수 있다.
상기 제1 복수의 배리어층 및 상기 제2 복수의 배리어층 중 적어도 하나는 티타늄 나이트라이드(titanium nitride), 티타늄 텅스텐(titanium tungsten), 탄탈럼(tantalum), 및 탄탈럼 나이트라이드(tantalum nitride)로 이루어진 군에서 선택될 수 있다.
상기 제1 결합층 및 상기 제2 결합층 중 적어도 하나는 비금속 산화물, 예컨대 실리콘 산화물과 같은 산화물로 제조될 수 있다.
이하 설명 및 첨부 도면은 본 발명의 특정 예시적인 양태를 설명한다. 그러나, 이들 양태는 본 발명의 원리가 적용될 수 있는 다양한 방법 중 일부를 나타낸다. 본 발명의 측면에 따른 다른 목적, 이점 및 새로운 특징은 도면과 함께 고려될 때 이하 상세한 설명으로부터 명백해질 것이다.
첨부 도면은 필수적으로 그 크기가 아니며, 본 발명의 다양한 측면을 도시한다.
도 1a-1j는 본 발명의 따른 예시적인 전자 장치를 형성하는 예시적인 제조 단계를 보여주는 개략 단면도이다.
도 2a-2b는 다른 예시적인 전자 장치와 함께 도 1j의 전자 장치를 적층하는 예시적인 제조 단계를 보여주는 개략 단면도이다.
도 3은 추가적인 적층 순서로 제조되는 바이어스 및 추가층을 포함하는 도 2b의 적층된 전자 장치 어셈블리의 개략 단면도이다.
도 4는 다른 예시적인 전자 장치로 적층되는 도 3의 적층된 전자 장치 어셈블리를 포함하는 예시적인 수직으로 집적된 전자 장치의 개략 단면도이다.
도 5는 예시적인 전자 장치를 제조, 적층, 및 시험하는 예시적인 공정의 흐름도이다.
도 6은 예시적인 수직으로 집적된 3D 전자 장치의 개략 단면도이다.
예시적인 전자 장치 집적 방법 및 예시적인 집적 전자 장치가 개시된다. 집적 방법은, 기판의 위에 놓이는 전기 전도성 트레이스를 형성하고; 상기 전기 전도성 트레이스의 위에 놓이는 배리어층을 형성하고; 상기 배리어층 상에 하나 이상의 전기 전도성 상호 접속을 형성하고; 상기 전기 전도성 트레이스의 위에 놓이고, 상기 하나 이상의 전기 전도성 상호 접속을 적어도 부분적으로 둘러싸는 결합층을 형성함으로써, 반도체 IC와 같은 제1 전자 장치의 제조 단계를 포함할 수 있다. 배리어층은 트레이스와 상호 접속 구조체 사이의 전기적 연락을 가능하게 하면서, 트레이스와 상호 접속 구조체 사이에 금속간 화합물의 형성을 억제하도록 구성된다. 집적 방법은, 제1 전자 장치를 제2 전자 장치에 직접 결합하는 단계, 제3 전자 장치를 제2 전자 장치에 직접 결합하는 단계 등을 더 포함할 수 있다. 수직으로 집적된 전자 장치의 고온 처리 및 기능 시험은 각각의 적층 순서 후에 수행될 수 있다.
본 발명의 원리는 응용 주문형 집적 회로(application specific integrated circuits, ASICs), 메모리 칩, 단일 초고주파 집적 회로(monolithic microwave integrated circuits, MMICs), 등을 포함하는 수직으로 집적된 반도체 집적 회로(IC) 장치와 같은 전자 장치에의 특정 적용을 가지며, 주로 이 맥락에서 이하에 기재될 것이다. 그러나, 본 발명의 원리는, 전기적 상호 접속과 전기적 트레이스 사이에서 금속간 화합물 형성의 해로운 효과를 억제하기 위해, 직접 결합된 전자 장치의 적층된 층들을 전기적으로 연결 및 수직으로 집적하기 위한 전기적 상호 접속과 전기적 트레이스 사이에 배치되는 배리어층을 제공하는 것이 바람직한 다른 전자 장치에 적용 가능할 수 있다고 이해해야 한다. 이러한 다른 전자 장치의 비제한적인 예는 패시브 무선 주파수(passive radio frequency, RF) 회로(예컨대 필터 또는 안테나 어레이)와 같은 비반도체 장치, 또는 다이오드, 광전지, 트랜지스터, 센서 등과 같은 다른 반도체 장치를 포함한다. 또한, 예시적인 전자 장치를 형성하는 예시적인 방법은 액티브 및 패시브 전자 장치를 수직으로 집적하기 위해 적용될 수 있다.
상기 및 이어지는 논의에서, 용어 "위쪽의(upper)", "아래쪽의(lower)", "상부(top)", "하부(bottom)," "왼쪽(left)," "오른쪽(right)," "수평의(horizontal)," "수직의(vertical)," 등은 예컨대 도 1j에 도시되는 바와 같이 수평 위치에서 보았을 때 예시적인 집적 전자 장치를 말한다. 이는 이들 장치가 제조될 때, 또는 다른 전자 장치에서 실시될 때, 또는 패키징될 때 등 다양한 다른 위치로 배향될 수 있는 것을 인식하여 이루어진다.
도 1a-1j로 돌아와서, 예시적인 전자 장치의 예시적인 방법이 도시된다. 도시된 양태에서, 전자 장치는 반도체 장치(2)이다. 처음으로, 도 1a를 참조하면, 기판(10)이 제공되고, 전기 전도성 트레이스(12)가 기판(10)의 위쪽의 평면의 적어도 일부 위에 놓이도록 형성된다. 일반적으로, 기판(10)은 실리콘 또는 III-V 물질로 제조된다. 트레이스(12)는 일반적으로 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금, 또는 금과 같은 전기 전도성 금속 또는 합금으로 제조된다. 트레이스(12), 또는 트레이스 층은 물리 증기 증착, 화학 증기 증착, 플라즈마 촉진 화학 증기 증착, 증기상 증착, 전기 도금, 스퍼터링 등을 포함할 수 있는 증착 공정에 의해 공지된 적합한 방법으로 기판(10) 상에 형성될 수 있다.
임의로, 점착층(14)은 도 1a의 도시된 양태에 도시되는 바와 같이 트레이스(12)를 형성하기 전에 기판(10)의 위쪽의 평면의 적어도 일부를 따라 형성될 수 있다. 점착층(14)은 적합한 두께로 구성될 수 있고, 기판(10)에 트레이스(12)의 개선된 점착이 가능하도록 적합한 물질로 제조될 수 있다. 또한, 트레이스(12)는 알루미늄과 같은 도전성 금속으로 제조되고, 점착층(14)은 트레이스(12)의 아래에 있는 기판(10)으로의 확산을 억제하도록 구성되어, 기판(10)을 통해 레벨간(inter-level) 또는 레벨 내(intra-level) 단락을 억제하거나 접합 누설을 억제할 수 있다. 점착층(14)은 티타늄, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 티타늄 텅스텐 등으로 제조될 수 있다. 점착층(14)은 약 0.005 내지 0.02 미크론의 두께를 가질 수 있다. 도시되는 바와 같이, 점착층(14)은 기판(10) 상에 직접 증착될 수 있고, 트레이스(12)와 직접 접촉될 수 있다. 이 방법에서, 본 명세서에서 사용되는 용어 "~상에 배치되는(disposed on)" 또는 "~상에(on)(또는 위에 놓인(overlying))"은 하나의 요소와 다른 요소의 직접 또는 간접 접촉을 말하지만, 용어 "~상에 직접(directly on)"은 하나의 요소와 다른 요소를 직접 접촉하지만, 두 요소들 사이의 간접 접촉이 아닌 것을 말하는 것으로 이해된다.
도 1b로 돌아와서, 배리어층(16)은 하나 이상의 전기 전도성 상호 접속(24)(도 1f에 도시되는)을 증착하기 전에 트레이스(12)의 위쪽의 평면의 적어도 일부를 따라 형성된다. 이하에 더욱 상세하게 설명되는 바와 같이, 상호 접속(24)은 일반적으로 트레이스(12)를 형성하는 금속과 상이한 전기 전도성 금속으로 제조된다. 예컨대, 상호 접속(24)은 니켈, 또는 니켈 합금, 또는 구리/구리 합금 등과 같은 전이 금속으로 제조될 수 있다. 상이한 상호 접속 및 트레이스 금속이 서로와 직접 접촉하여 상호 확산을 시키는 경우, 금속간 화합물은 상호 접속(24)과 트레이스(12) 사이의 계면 결합 영역에서 형성될 수 있다. 생성된 금속간 화합물은 상호 접속 및 트레이스 물질과 비교하여 상대적으로 잘 부러지고 및/또는 낮은 밀도의 화합물일 수 있고, 낮은 밀도의 금속간 화합물은 상호 접속(24)과 트레이스(12) 사이의 결합 영역에서 체적 팽창을 야기할 수 있다. 예컨대, 상호 접속(24)은 니켈(밀도 8.9 g/cc)로 제조되고, 트레이스(12)는 알루미늄(밀도 2.7 g/cc)으로 제조되고, 생성된 금속간 화합물은 밀도가 약 7.1 g/cc인 니켈 알루미나이드일 수 있다. 니켈 알루미나이드 금속간 화합물은 NiAl, NiAl3, 또는 Ni3Al로 이루어질 수 있고, 잘 부러지고 및/또는 낮은 밀도의 금속간 화합물을 야기하는 불량한 상호 확산 특성을 보일 수 있다. 상술한 바와 같이, 이러한 낮은 밀도의 금속간 화합물의 형성은 결합 부위에서 더 높은 체적 금속간 영역의 팽창을 향상시킬 수 있어, 트레이스(12)와 상호 접속(24) 사이의 전기적 경로를 방해하는 분리 또는 보이드를 결국 야기할 수 있다. 또한, 이러한 약한 및/또는 낮은 밀도의 금속간 화합물은 일반적으로 비제어되는 공정으로 형성되고, 이는 장치의 장기 신뢰성을 예측하기 위한 능력을 손상시킨다.
도시되는 바와 같이, 예시적인 배리어층(16)은 트레이스(12)와 상호 접속(24) 사이에 배치되고, 또한 그 사이에 금속간 화합물의 형성을 억제하기 위해 트레이스와 상호 접속 물질 사이의 상호 확산을 제한하도록 구성된다. 또한, 배리어층(16)은 트레이스(12)와 상호 접속(24) 사이의 전기적 연락을 증진시키기에 충분한 전기 전도성(예컨대 약 10 × 106 S/m 이상)을 갖도록 구성된다. 배리어층(16)은 티타늄, 탄탈럼, 텅스텐, 바나듐, 또는 다른 내화 금속 화합물로 제조될 수 있다. 바람직하게는, 배리어층(16)은 티타늄 나이트라이드(예컨대, TiN), 티타늄 텅스텐(예컨대, TiW), 또는 탄탈럼 나이트라이드(예컨대, TaN) 화합물로 제조된다. 배리어층(16)은 바람직하게는 금속간 화합물의 형성을 억제하기에 충분한 두께이지만, 바람직하게는 트레이스(12)와 상호 접속(24) 사이의 전기적 신호의 방해를 억제하기에 충분히 얇다. 이러한 점에서, 배리어층(16)은 트레이스(12)의 두께 이하 및/또는 상호 접속(24)의 두께 이하인 최대 두께를 가질 수 있다. 예컨대, 배리어층(16)은 두께가 약 0.005 내지 0.05 미크론일 수 있다. 배리어층(16)은 물리 증기 증착, 화학 증기 증착, 플라즈마 촉진 화학 증기 증착, 증기상 증착, 전기 도금, 스퍼터링 등을 포함하는 증착 공정에 의해 공지된 적합한 방법으로 트레이스(12) 상에 형성될 수 있다. 배리어층(16)은 트레이스(12)의 전체 층을 커버하는 것으로 도시되지만, 배리어층(16)은 하나 이상의 상호 접속(24)과 접촉하도록 트레이스(12)의 영역에 선택적으로 적용될 수 있는 것으로 이해된다.
도 1c에 도시되는 바와 같이, 시드층(18)은 하나 이상의 상호 접속(24)(도 1f에서 도시되는)을 증착하기 전에 배리어층(16)의 위쪽 평면의 적어도 일부를 따라 임의로 형성될 수 있다. 시드층(18)은 상호 접속(24)과 양립 가능한 물질로 제조되고, 시드층(18)은 아래에 논의되는 바와 같이 배리어층(16) 상에 상호 접속(24)의 증착이 가능하도록 이후 단계에서 사용된다. 바람직하게는, 시드층(18)은 상호 접속(24)(예컨대, 니켈)과 동일한 물질로 제조되어, 시드층(18)은 수직의 상호 접속 구조체의 연속적 및 집적 부분으로 간주될 수 있다. 시드층(18)은 두께가 약 0.005 내지 0.05 미크론일 수 있고, 상기 기재되는 증착 공정을 포함하는 증착 공정에 의해 공지된 적합한 방법으로 배리어층(16) 상에 형성될 수 있다. 시드층(18)이 이용되는 경우, 배리어층(16)은 그 위의 시드층(18)의 형성을 허용하도록 구성될 수 있다. 예컨대, 배리어층(16)은 적합한 두께, 적합한 표면 처리, 적합한 조성, 및/또는 그 위의 시드층(18)을 형성하기 위한 최적의 결정학적 배향을 가질 수 있다. 이러한 방법에서, 배리어층(16)은 시드층(18)을 형성 및 점착시키기 위한 점착층 또는 그 위의 임의의 다른 바람직한 층들로 작용하기 위한 적합한 특성을 가져야 한다.
도 1d를 참조하면, 포토레지스트층(20)이 배리어층(16)의 위쪽 평면의 적어도 일부를 따라 증착되거나, 시드층(18)(도시되는)의 위쪽 평면의 적어도 일부를 따라 임의로 증착된다. 포토레지스트층(20)은 약 0.5 내지 2.5 마이크로미터 두께인 상대적으로 균일한 층을 생성하기 위해, 예컨대 스핀 코팅에 의해 공지된 종래의 방법에 따라 증착될 수 있다.
도 1e를 참조하면, 하나 이상의 채널(22), 또는 비아 홀은 종래의 포토리소그래피 패터닝 및/또는 에칭 기술을 이용하여 포토레지스트층(20)에 형성된다. 예컨대, 채널(22)을 형성하기 위한 바람직한 패턴을 갖는 포토마스크는 포토레지스트층(20) 상에 위치할 수 있고, UV 광은 채널(22)에 대응하는 포토레지스트층(20)의 부분을 노출하기 위해 마스크 홀을 통해 조사될 수 있다. 그 후, 포토레지스트층(20)은 UV 광에 노출되는 포토레지스트층(20)의 일부를 제거하기 위해 종래의 방법으로 현상(develope)되어, 채널(22)이 형성될 수 있다. 채널(22)은 기판(10)에 의해 정의되는 2차원 평면 위에 소정의 패턴으로 균일하게 분배되거나 또는 분산될 수 있다. 설명되는 양태에서 도시되는 바와 같이, 채널(22)은 전체 포토레지스트층(20)을 통해 연장되어, 그 아래에 있는 시드층(18)의 위쪽 표면 부분을 노출시킨다.
도 1f를 참조하여, 전기 전도성 상호 접속(24)은 그 후 채널에 형성된다. 상호 접속(24)은 채널(22)을 충전하기 위해 비전해 도금 공정(예컨대, 비전해 니켈 도금)에 의해 형성될 수 있다. 이 방법으로, 상호 접속(24)용 금속(예컨대, 니켈)은 동일하거나 양립 가능한 물질(예컨대, 니켈)로 제조되는 시드층(18)의 노출 부분 상에 전기 도금을 통해 증착되어, 시드층(18)이 수직의 상호 접속 구조체의 집적 부분이 된다. 이 방법에서, 본 명세서에서 사용되는 용어 "전기 전도성 상호 접속(electrically conductive interconnect)", 또는 "상호 접속(interconnect)", 또는 "상호 접속 구조체(interconnect structure)"는 상호 접속(24) 및 상호 접속(24) 아래에 있는 집적 시드층(18)의 적어도 일부를 포함하는 것으로 이해된다. 상술한 바와 같이, 상호 접속(24)(예컨대, 니켈)은 일반적으로 아래에 있는 트레이스(12) 물질(예컨대, 알루미늄)과 상이한 물질로 제조되므로, 상호 접속 구조체(상호 접속(24) 및 시드층(18))는 상호 접속과 트레이스 사이에 상호 확산 및 낮은 밀도의 금속간 화합물(예컨대, 니켈 알루미나이드)을 억제하기 위해 배리어층(16) 상에 배치된다.
도 1g를 참조하면, 포토레지스트층(20)의 적어도 일부는 그 후 제거되고, 하나 이상의 상호 접속(24)은 기판(10)의 위쪽면으로부터, 또는 더욱 구체적으로 시드층(18)으로부터 연장되는 자립형(free-standing) 구조로 남아 있다. 포토레지스트층(20)의 박리(stripping) 후, 전기 전도성 트레이스(12)는 표준 포토리소그래피 및 에칭 기술을 이용하여 패터닝될 수 있다(도 1h에 도시되는 바와 같이). 예컨대, 트레이스(12)는 시드층(18), 배리어층(16), 트레이스층(12) 및 점착층(14)을 포함하는 다양한 층을 통해 연장되는 하나 이상의 채널(26)을 형성함으로써 별개의 단편으로 패터닝될 수 있다. 트레이스층(12)은 기판(10) 상에 또는 내에 형성되는 장치 또는 회로 구조체(도시되지 않음)를 접촉 및 전기적으로 상호 접속하는 별개의 전기적 경로를 제공하기 위한 방법으로 단편화될 수 있다. 또한, 기판(10)은 트레이스 또는 트레이스들(12)이 연결되는 집적 회로를 함유할 수 있다. 임의로, 채널(26)은 기판(10)을 하나 이상의 다이로 단편화 하기 위해 기판(10)을 통해 연장되어, 그 후 이하에 논의되는 바와 같이 다른 반도체 장치에 직접 결합될 수 있다.
도 1i에 도시되는 바와 같이, 결합층(28)은 하나 이상의 상호 접속(24)을 적어도 부분적으로 둘러싸고, 트레이스(12)를 커버하기 위해 예시적인 장치의 위쪽 표면의 적어도 일부를 따라 증착된다. 결합층(28)은 등각의 유전체 필름일 수 있고, 바람직하게는 낮은 유전 상수, 예컨대 1-3의 범위를 갖는다. 결합층(28)은 바람직하게는 적어도 상호 접속(24)만큼 두껍지만, 성능을 최적화 하기 위해 가능한 한 얇다. 결합층(28)은 실리콘 산화물, 예컨대 실리콘 이산화물과 같은 산화물로 제조되는 비금속성 물질일 수 있다. 결합층(28)은 물리 증기 증착, 화학 증기 증착, 플라즈마 촉진 화학 증기 증착, 스퍼터링, 또는 스핀-온 글래스 공정을 포함하는 증착 공정에 의해 형성될 수 있다.
도 1j로 돌아가서, 화학적 기계 연마(CMP)와 같은 연마 공정은 결합층(28)의 위쪽면의 적어도 일부를 평탄화 하기 위해 사용될 수 있다. 또한, 연마 공정은 하나 이상의 상호 접속(24)의 바깥쪽으로 처리면(addressable faces)(25)을 노출시킬 수 있다. 설명되는 양태에서 도시되는 바와 같이, 결합층(28) 및 상호 접속(24)은 서로 동일 평면 상인 각각의 위쪽면을 갖도록 연마되었다. 또한, 기판(10)의 위쪽면에 대한 상호 접속(24)의 높이는 연마 공정으로 제어될 수 있다. CMP 공정은 일반적으로 연마 슬러리의 유형, 슬러리 첨가 속도, 연마 패드, 연마 패드 속도 (polishing pad oration rate), 및 연마 압력을 포함하고 이에 제한되지 않는 다수의 공정 변수들을 갖는다. 상호 접속(24)의 금속의 특정 유형 및/또는 결합층(28)의 비금속의 유형은 CMP 공정에 더욱 영향을 미칠 수 있다. 이러한 변수들은 기판(10)의 위쪽면에 대한 상호 접속(24) 및 결합층(28)의 높이를 제어하도록 최적화될 수 있고, 또한 상호 접속(24)의 처리면(25) 및/또는 결합층(28)의 위쪽면의 최적 표면 조도를 제공하도록 최적화될 수 있다.
예시적인 다른 공정에서, 결합층(28)은 상호 접속(24)을 형성하기 전에 형성되어, 채널(예컨대, 22)은 결합층(28)에 형성될 수 있고, 상호 접속(24)은 결합층(28)의 채널에 형성될 수 있다. 이 방법에서, 앞서 말한 기판(10)을 제공하고, 임의로 상기 기판(10)의 적어도 일부 위에 놓이는 점착층(14)을 형성하고, 상기 점착층(14)의 적어도 일부 위에 놓이는 전기 전도성 트레이스(12)를 형성하고, 임의로 상기 트레이스(12)의 적어도 일부 위에 놓이는 시드층(18)을 형성하는 단계는 도 1a-1c에 대해 기재되고 도시되는 것과 동일한 방법으로 순차적으로 완성될 수 있다. 다른 방법에서, 다음 단계는 도 1h에 대해 도시되고 기재되는 것과 유사한 표준 포토리소그래피 및 에칭 기술을 이용하여 전기 전도성 트레이스(12)가 패터닝될 수 있다. 이 점에서, 다른 공정에서, 상호 접속(24)은 형성되지 않는다. 트레이스층(12)의 패터닝 후, 결합층(28)은 도 1i에 대해 도시되고 기재되는 것과 유사한 패터닝된 트레이스(12)를 커버하기 위해 예시적인 장치의 위쪽면의 적어도 일부를 따라 형성된다. 결합층(28)의 형성 후에, 채널 또는 비아 홀(채널(22)과 유사한)은 표준 포토리소그래피 및/또는 에칭 기술을 이용하여 결합층으로 형성될 수 있다(예컨대, 채널의 선택적 에칭 및 포토레지스트층의 형성과 함께). 결합층(28)에서의 채널은 시드층(18)을 노출시키기 위해 결합층(28)을 통해 연장될 수 있다. 다음으로, 전기 전도성 상호 접속(24)은 결합층(28)의 채널에 형성될 수 있고, 이는 도 1f에 대해 도시되고 기재되는 것과 사실상 동일한 방법으로 완성될 수 있다. 상호 접속 구조체(24)가 증착된 후, 장치의 위쪽 평면의 적어도 일부는 도 1j에 도시되는 것과 같이 장치를 생성하기 위해 상기 기재되는 것과 유사하게 임의의 잔여 포토레지스트를 제거하고 결합층(28)을 연마함으로써 제조될 수 있다. 이러한 예시적인 다른 공정은 포토레지스트층에 증착되는 것과 반대로, 전기 전도성 상호 접속을 형성하는 물질이 결합층(예컨대, 산화층, 예컨대 실리콘 산화물)에 증착하기 위해 더욱 양립 가능한 경우에 특히 유리할 수 있다. 예컨대, 니켈-기반 물질은 상기 기재되는 바와 같이 포토레지스트층에서의 증착에 적합할 수 있지만, 구리-기반 물질은 상기 언급되는 예시적인 다른 공정에 따른 산화물층에의 증착에 더욱 적합할 수 있다.
결합층(28) 및/또는 상호 접속(24)의 위쪽면이 제조된 후(예컨대, 도 1j에 도시되는 바와 같이), 예시적인 전자 장치(예컨대 반도체 장치(2))는 다른 전자 장치와 직접 결합되고, 수직으로 적층될 준비가 되었다. 다른 전자 장치는 예시적인 반도체 장치(2)와 사실상 동일할 수 있거나 다른 전자 장치는 상이할 수 있다. 예컨대, 다른 전자 장치는 상이한 크기의 다른 반도체 장치일 수 있고, 다른 기능을 가질 수 있고, 또는 상이한 물질로 제조될 수 있고, 이들 모두는 당업자에게 이해되는 바와 같이 디자인 고려 사항에 따라 선택될 수 있다. 예시적인 전자 장치(예컨대, 반도체 장치(2))는 비반도체 장치, 또는 다른 액티브 또는 패시브 전자 장치와 직접 결합되고, 수직으로 적층될 수 있다고 이해된다.
도 2a로 돌아와서, 예시적인 제2 반도체 장치(4)는 예시적인 제1 반도체 장치(2)와 직접 결합되고 접촉할 준비가 된 것으로 도시된다. 도시되는 양태에서, 제2 반도체 장치(4)는 상기 반도체 장치(2)와 사실상 동일하고, 결과적으로 동일한 참조 번호가 동일하거나 유사한 구조를 나타내기 위해 이용된다. 또한, 예시적인 이의 제조방법을 포함하는 예시적인 반도체 장치(2)의 앞선 설명은 제2 반도체 장치(4)에 동일하게 적용 가능하다.
도 2b를 참조하면, 실온에서 2개의 반도체 장치(2,4)의 최초 접촉 동안, 각각의 상호 접속(24)은 얼라이닝 되고, 장치(2,4)의 반대면 각각의 적어도 일부는 탄력적인 변형에 의해 서로 따를 수 있다. 그 후, 직접 결합은 각각의 장치(2,4)의 반대 접촉면들 사이에서 일어날 수 있다. 이러한 방법에서, 각각의 반대쪽 결합층(28)의 적어도 일부는 함께 결합할 수 있고, 하나 이상의 반대쪽 상호 접속(24)은 인접하는 반도체 장치(2,4) 사이의 전기적 상호 접속을 형성하기 위해 접촉 또는 함께 결합되어, 수직으로 집적된 적층된 반도체 어셈블리(5)를 형성할 수 있다.
더욱 구체적으로, 반대쪽 결합층(28)이 실온에서 접촉하기 때문에, 접촉 비금속(예컨대, 실리콘 산화물) 영역은 접촉점 또는 점들에서 결합을 형성하기 시작한다. 접촉 화학 결합 영역이 증가함에 따라, 반도체 장치(2,4) 사이의 끌어 당기는 결합력이 증가한다. 각각의 결합층(28)의 반대쪽 면들 사이에 발전되는 화학 결합은, 예컨대 반도체 장치 물질의 파괴 강도에 접근하는 높은 결합 강도를 형성하기 위해 표면 요소에 걸쳐 반응하는 공유 결합일 수 있다. 결합층들(28) 사이의 화학적 결합의 형성은 온도 처리, 예컨대 약 150 ℃ 내지 약 300 ℃의 저온 처리에 의해 가속화될 수 있다.
예컨대 약 350 ℃ 또는 400 ℃와 같은 300 ℃ 이상의 고온 처리는, 예컨대 비금속 산화물층의 저온 화학 결합 후 직접 결합 공정 동안 수행될 수 있다. 고온 처리는 상호 접속들(24) 사이의 상호 확산을 증진하여, 상호 접속들 사이의 그레인(grain) 성장을 야기하고, 바람직한 낮은 저항의 전기적 연결을 야기할 수 있다. 또한, 금속 상호 접속(24)의 전성(malleability) 및 연성(ductility)에 기인하여, 고온 처리 동안 장치-장치 결합에 의해 생성되는 압력은 금속 상호 접속(24)이 이들의 각각의 면들(25)에서 친밀한 접촉을 제공하도록 압축력을 생성할 수 있다. 이러한 방법에서, 반대쪽 상호 접속들(24) 사이의 짝지어진 계면에서 금속 원자의 상호 확산 또는 자가-확산에 기인하여, 강력한 금속 결합은 친밀하게 접촉된 상호 접속들(24) 사이에 형성될 수 있다. 이러한 확산 공정은 열역학적으로 구동되고, 더 높은 온도에서 증가된다. 따라서, 고온 처리의 온도 증가는 상호 접속 구조체들(24) 사이에서 금속 결합, 금속 접촉, 금속 상호 접속 또는 전도를 향상시킬 수 있다. 이러한 점에서, 고온 처리는 수직으로 집적된 적층된 반도체 어셈블리(5)를 형성하기 위해 제1의 2개의 반도체 장치(2,4)의 집적 적층 순서의 완성을 특징으로 할 수 있다. 고온 처리는 열, 적외선, 및 유도를 포함하지만 이에 한정되지 않고 다양한 가열 방법으로 수행될 수 있는 것으로 이해된다. 열적 가열의 예는 오븐, 벨트 로(belt furnace), 및 핫 플레이트를 포함한다. 적외선 가열의 예는 빠른 열적 어닐링이다.
반대쪽 상호 접속들(24) 사이의 내부 압축은 상호 접속 구조체들(24)의 열적 팽창에 기인하여 고온 처리의 결과로 생성될 수 있다. 예컨대, 높은 열팽창 계수(CTE) 값을 갖는 금속, 예컨대, 구리, 니켈, 및 금은 제공된 온도에서 더욱 팽창을 야기할 수 있다. 또한, 더 높은 전단 탄성 계수를 갖는 금속, 예컨대 텅스텐 및 니켈은 제공된 팽창을 위해 더욱 스트레스를 생성할 것이다. 따라서, CTE 및 전단 탄성 계수가 높은 제품을 갖는 금속, 예컨대 구리, 텅스텐, 및 니켈은 증가된 온도로 내부 압력의 증가를 생성하는데 가장 효과적일 것이다. 또한, 낮은 수율 스트레스를 갖는, 예컨대 구리, 니켈, 및 금, 바람직하게는 매우 높은 순도의, 예컨대 99.9% 이상의 금속은 더 낮은 스트레스에서 더욱 쉽게 변형되고, 따라서 개선된 금속 결합, 금속 접촉, 금속 상호 접속, 및 더 낮은 스트레스에서 접촉 구조체들 사이의 전도도를 야기할 수 있다. 따라서, 수율 스트레스에 의해 정상화되는(normalized) 전단 탄성 계수 및 CTE의 높은 제품 또는 전단 탄성 계수 및 CTE의 높은 제품을 갖는 금속,예컨대 니켈로 구성된 상호 접속 구조체(24)는 개선된 금속 결합, 금속 접촉, 금속 상호 접속, 및 고온 처리로 내부 압축 생성의 결과로 상호 접속 구조체들 사이의 전도성을 보이는 상호 접속 구조체(24)를 제공하는 것이 바람직할 수 있다.
도 3으로 돌아가서, 예시적인 공정은, 기판(10)의 상부측 상에 전기 전도성 트레이스(12)를 형성함으로써, 상기 트레이스(12) 상에 배리어층(16)을 형성함으로써, 상기 배리어층(16) 상에 하나 이상의 전기 전도성 상호 접속(24)을 형성함으로써, 반도체 장치(4)(도시되는 바와 같이, 위쪽)의 반대쪽 상에서 다시 반복될 수 있고, 이는 상기 기재된 것과 동일한 방법으로 형성될 수 있다. 또한, 점착층(14) 및 시드층(18)은 상기 기재된 방법으로 제2 반도체 장치(4)의 반대쪽 상에 임의로 형성될 수 있다.
설명되는 양태에 도시되는 바와 같이, 제2 반도체 장치(4)는 기판(10)을 통해 연장되는 하나 이상의 전기 전도성 바이어스(30)를 형성하기 위해 예시적인 공정 동안 동일한 점에서 더 처리될 수 있다. 전기 전도성 바이어스(30)는 기판(10)의 반대쪽 상에서 상호 접속(24) 및/또는 트레이스(12)를 전기적으로 연결하도록 구성될 수 있고, 또는 기판에 배치되는 트레이스, 회로, 장치 또는 다른 특징들을 연결할 수 있다(도시되지 않음). 바이어스(30)는, 예컨대 전기 도금 또는 다른 증착 방법에 의해, 구리와 같은 전도성 금속으로 이후 충전되는 비아 홀을 형성하기 위해, 예컨대 포토리소그래피 및/또는 에칭에 의해 공지된 방법에 따라 기판에서 형성될 수 있다. 예시적인 양태에서, 바이어스(30)는 수직으로 집적된 적층된 반도체 어셈블리(5)를 형성하기 위해 제1의 2개의 반도체 장치(2,4)의 집적 적층 순서의 완성 후에 형성될 수 있다.
도 4로 돌아가서, 예시적인 제2 반도체 장치(4)의 상부와 접촉 및 직접 결합하는 제3 예시적인 반도체 장치(6)가 도시된다. 도시되는 양태에서, 제3 반도체 장치(6)는 상기 언급된 제1 및 제2 반도체 장치(2 및 4)와 사실상 동일하고, 결과적으로 동일한 참조 번호는 동일하거나 유사한 구조를 나타내기 위해 사용된다. 또한, 예시적인 이의 제조방법을 포함하는 예시적인 반도체 장치(2)의 앞선 설명은 제3 반도체 장치(6)에 동일하게 적용 가능하다. 마찬가지로, 실온에서 제2 및 제3 반도체 장치(4,6)의 최초 접촉 동안, 각각의 반대쪽 상호 접속(24)은 얼라이닝 되고, 장치(4,6)의 반대면은 그 후 수직으로 집적된 3개의 적층 반도체 어셈블리(7)를 형성하기 위해 직접 결합 및 전기적으로 상호 접속할 수 있다.
유리하게, 다른 고온 처리(예컨대, 상기 기재되는 바와 같이 2시간 동안 350 ℃)는 제2 반도체 장치(4)에 제3 반도체 장치(6)의 적층 순서 후 수행되어, 수직으로 적층된 3개의 적층 반도체 어셈블리(7)의 완성을 특징으로 할 수 있다. 또한, 임의의 수의 적층 순서가 상기 기재되는 예시적인 공정에 따라 수행될 수 있고, 각각의 적층 순서 후, 금속 결합, 금속 접촉, 금속 상호 접속 또는 상호 접속 구조체들(24) 사이의 전도성을 향상시키기 위해 고온 처리가 수행될 수 있다고 이해된다.
각각의 적층된 층에서 상호 접속(24)과 트레이스(12) 사이에 배치되는 배리어층(16)은 상호 접속(24)과 트레이스(12) 사이에 금속간 성장과 관련된 해로운 효과 없이 적층된 반도체 어셈블리의 복수의 고온 처리를 수행할 능력을 증진시킨다. 구체적으로, 상술한 바와 같이, 예시적인 배리어층(16)은 집적된 3차원 반도체 장치의 직접 결합 집적 동안, 더욱 구체적으로 고온 처리 동안 금속간 화합물 형성을 억제하기 위해 상호 접속과 트레이스 물질 사이의 상호 확산을 억제하도록 구성된다. 따라서, 후속 고온 처리의 수가 증가함에 따라 예시적인 배리어층(16)의 이러한 기능은 금속간 영역의 형성의 증가를 억제한다. 반대로, 배리어층(16)이 종래의 접근법과 같이 상호 접속(24)과 트레이스(12) 사이에 제공되지 않으면, 각각의 후속 고온 처리 후 증가되는 금속간의 형성은 상호 접속(24)과 트레이스(12) 사이의 결합 영역에서 증가된 체적 팽창을 야기할 수 있다. 금속간 영역의 이러한 증가하는 형성은 결국 트레이스(12)와 상호 접속(24) 사이의 전기적 연결을 방해 또는 종료할 수 있는 보이드 또는 분리의 생성을 야기하여, 집적된 반도체 장치의 고장을 야기할 수 있다.
수직으로 집적된 적층된 반도체 장치(7)를 완전히 기능적으로 시험하기 위한 능력은 일반적으로 금속 상호 접속(24)은 함께 확산 결합되고, 바람직하게는 적층된 층들 사이의 낮은 저항률 전기적 연결을 야기하는 고온 처리 후 제공된다. 따라서, 예시적인 배리어층(16)을 제공하고, 복수의 고온 처리를 가능하게 함으로써, 예컨대 각각의 적층 순서 후에, 적층된 반도체 어셈블리에서 기능적으로 시험하고 고장을 검출하는 능력은 종래의 방법과 비교하여 이 방법에서 더 일찍 달성될 수 있다. 이 방법에서 더 일찍 결점을 검출함으로써, 스크랩(scrap)은 감소될 수 있고, 이러한 집적된 반도체 장치를 수직으로 적층하고 상호 접속하기 위한 비용 및 수율은 종래의 방법에 비해 개선될 수 있다.
도 5는 3차원(3D), 즉 3D 반도체 장치와 같이 적층된, 전자 장치를 집적하는 예시적인 방법에 대한 흐름도를 도시한다. 공정은 단계(110)에서 시작한다. 단계(120)에서, 제1 전자 장치가 제조되고, 이는 일반적으로 상기 기재된 도 1a-1j와 대응한다. 단계(130)에서, 제2 전자 장치가 제조되고, 이는 일반적으로 도 1a-1j에서 도시되는 동일한 공정 단계에 대응할 수 있다. 단계(140)에서, 전자 장치들은 바람직하게는 고온 처리로 함께 직접 결합되고, 이는 일반적으로 상기 기재된 도 2a-2b에 대응한다. 단계(150)에서, 수직으로 전기적으로 집적된 적층된 전자 장치 어셈블리는 시험되고, 이는 상기 논의된 바와 같이 각각의 고온 처리 후 완료될 수 있다. 단계(160)에서, 추가 전자 장치가 제조될 것인지 결정된다. 만약 그렇다면, 추가 N번째 전자 장치(예컨대 제3 반도체 장치(6))가 단계(170)에서 제조되고, 이미 제조된 전자 장치(예컨대 제2 반도체 장치(4))의 반대쪽이 도 3 및 4에 대해 도시 및 기재되는 바와 같이 제조된다. 추가 전자 장치가 필요하지 않으면, 공정은 단계(180)에서 종결될 수 있다.
도 6은 다른 예시적인 집적된 전자 장치(200)의 개략 단면도이다. 전자 장치(200)는 상기 참조되는 집적된 반도체 장치(7)를 제조하기 위한 앞선 예시적인 방법(들)에 따라 제조될 수 있고, 결과적으로 200으로 인덱스되지만 동일한 참조 번호는 아래에 명시된 것을 제외하고 집적된 반도체 장치에서 유사한 구조에 대응하는 구조를 나타내기 위해 이용된다. 또한, 집적된 반도체 장치(7)의 앞선 설명은 집적된 반도체 장치(200)와 동등하게 적용 가능하다.
설명되는 양태에서 도시되는 바와 같이, 집적된 전자 장치(200)는 각각의 전자 장치(A-G)의 7개의 적층된 층을 포함하고, 이는 반도체 장치, 비반도체 장치, 액티브 전자 장치, 및/또는 패시브 전자 장치 등을 포함할 수 있다. 각각의 층(A-G)은 기판(210), 기판(210)의 적어도 일부를 따라 배치되는 전기 전도성 트레이스(212), 트레이스(212)의 적어도 일부를 따라 배치되는 전기 전도성 상호 접속(224) 및 상호 접속(224)과 트레이스(212) 사이에 배치되는 배리어층(216)을 포함할 수 있다. 도시되는 바와 같이, 각각의 층(A-G)은 복수의 트레이스(212), 복수의 상호 접속(224), 및 각각의 복수의 상호 접속(224)과 트레이스(212) 사이에 배치되는 복수의 배리어층(216)을 포함할 수 있다. 또한, 각각의 층(A-G)은 각각의 기판(210)의 반대쪽 상에 트레이스(212)와 전기적으로 연결되는 전기 전도성 바이어스(230)를 포함할 수 있다. 상술한 바와 같이, 각각의 전자 장치(A-G)는 반대쪽 비금속(예컨대 실리콘 이산화물) 결합층(228)과 접촉함으로써 함께 직접 결합될 수 있고, 반대쪽 금속(예컨대, 니켈) 상호 접속(224)과 접촉 및 결합함으로써 전기적으로 상호 접속될 수 있다.
도시되는 바와 같이, 각각의 전자 장치(A-G)는 상이한 형태를 가질 수 있고, 상이한 기능을 달성할 수 있다. 예컨대, 설명되는 양태에서, 제1 전자 장치층(A)은 그라운드층을 나타낸다. 제2 전자 장치층(B)은 분산 네트워크층을 나타낸다. 제3 전자 장치층(C)은 다른 그라운드 층을 나타낸다. 제4 전자 장치층(D)은 스트립라인 투과 라인 층 및 그라운드 층을 나타낸다. 제5 전자 장치층(E)은 2개의 그라운드를 나타낸다. 제6 전자 장치층(F)은 상호 접속층을 나타낸다. 제7 전자 장치층(G)은 안테나층을 나타낸다.
본 발명은 특정 양태 또는 양태들과 관련하여 도시 및 기재되지만, 본 명세서 및 첨부 도면의 리딩 및 이해 시에 당업자에게 등가의 대안들 및 변형을 일으킬 수 있는 것이 명백하다. 특히 상기 기재된 요소들(성분, 어셈블리, 장치, 조성 등)에 의해 수행되는 다양한 기능과 관련하여, 이러한 요소를 기재하는데 사용되는 용어("의미"에 대한 언급을 포함하여)는 달리 언급되지 않으면, 본 명세서에 도시된 예시적인 양태 또는 본 발명의 양태에서 기능을 수행하는 개시된 구조와 구조적으로 등가는 아니지만, 설명된 요소의 특정 기능을 수행하는 임의의 요소(즉, 기능적으로 동등한 요소)에 대응하는 것이다. 또한, 본 발명의 특정 특징이 오직 하나 이상의 몇 개의 설명된 양태에 대해 상시 기재되지만, 이러한 특징은 임의의 제공되거나 특정 적용에 바람직하거나 유리할 수 있기 때문에 다른 양태의 하나 이상의 다른 특징과 조합될 수 있다.

Claims (20)

  1. 전자 장치의 집적 방법으로:
    상기 방법은,
    제1 기판을 갖는 제1 전자 장치를 제조하는 단계로, 이 단계는, 상기 제1 기판의 적어도 일부 위에 놓이는 제1 전기 전도성 트레이스를 형성하는 단계; 상기 제1 전기 전도성 트레이스의 적어도 일부 위에 놓이는 제1 배리어층을 형성하는 단계; 상기 제1 배리어층과 접촉하여 하나 이상의 제1 전기 전도성 상호 접속을 형성하는 단계; 상기 제1 전기 전도성 트레이스의 적어도 일부 위에 놓이고, 상기 하나 이상의 제1 전기 전도성 상호 접속을 적어도 부분적으로 둘러싸는 제1 결합층을 형성하는 단계;를 포함하는 것인, 단계;
    제2 기판, 하나 이상의 제2 전기 전도성 상호 접속, 및 제2 결합층을 갖는 제2 전자 장치를 제조하는 단계;
    상기 하나 이상의 제1 전기 전도성 상호 접속과 상기 하나 이상의 제2 전기 전도성 상호 접속을 접촉시키는 단계; 및
    상기 제1 결합층과 상기 제2 결합층을 접촉시키는 단계;를 포함하는, 전자 장치의 집적 방법.
  2. 제1항에 있어서,
    상기 제1 결합층을 상기 제2 결합층에 결합시키는 단계; 및
    온도 처리를 통해 상기 하나 이상의 제1 전기 전도성 상호 접속을 상기 하나 이상의 제2 전기 전도성 상호 접속에 결합하여, 상기 하나 이상의 제1 전기 전도성 상호 접속과 상기 하나 이상의 제2 전기 전도성 상호 접속 사이에 확산을 발생시키는 단계;를 더 포함하는, 전자 장치의 집적 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 기판의 적어도 일부 상에 제2 전기 전도성 트레이스를 형성하는 단계;
    상기 제2 전기 전도성 트레이스의 적어도 일부 상에 제2 배리어층을 형성하는 단계;
    상기 제2 배리어층과 접촉하여 상기 하나 이상의 제2 전기 전도성 상호 접속을 형성하는 단계; 및
    상기 하나 이상의 제2 전기 전도성 상호 접속을 적어도 부분적으로 둘러싸고, 상기 제2 전기 전도성 트레이스의 적어도 일부 상에 제2 결합층을 형성하는 단계;를 더 포함하는, 전자 장치의 집적 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 전자 장치의 반대쪽을 제조하는 단계로, 이 단계는, 상기 제2 전기 전도성 트레이스의 반대쪽에 상기 제2 기판의 적어도 일부 위에 놓이는 제3 전기 전도성 트레이스를 형성하는 단계; 상기 제3 전기 전도성 트레이스의 적어도 일부 위에 놓이는 제3 배리어층을 형성하는 단계; 상기 제3 배리어층과 접촉하여 하나 이상의 제3 전기 전도성 상호 접속을 형성하는 단계; 상기 제3 전기 전도성 트레이스의 적어도 일부 위에 놓이고, 상기 하나 이상의 제3 전기 전도성 상호 접속을 적어도 부분적으로 둘러싸는 제3 결합층을 형성하는 단계;를 포함하는 단계;
    제3 기판, 하나 이상의 제4 전기 전도성 상호 접속, 및 제4 결합층을 갖는 제3 전자 장치를 제조하는 단계;
    직접 접촉을 통해 제4 결합층에 제3 결합층을 결합하는 단계; 및
    온도 처리를 통해 상기 하나 이상의 제3 전기 전도성 상호 접속을 상기 하나 이상의 제4 전기 전도성 상호 접속에 결합하여, 상기 하나 이상의 제3 전기 전도성 상호 접속과 상기 하나 이상의 제4 전기 전도성 상호 접속 사이에 확산을 발생시키는 단계;를 포함하는, 전자 장치의 집적 방법.
  5. 제4항에 있어서,
    상기 하나 이상의 제2 전기 전도성 상호 접속에 상기 하나 이상의 제1 전기 전도성 상호 접속의 온도 처리를 통한 결합은 제1 집적 적층 순서를 완성시키고,
    상기 하나 이상의 제4 전기 전도성 상호 접속에 상기 하나 이상의 제3 전기 전도성 상호 접속의 온도 처리를 통한 결합은 제2 적층 순서를 완성시키고,
    상기 방법은 수직으로 집적된 적층된 전자 장치 어셈블리를 정의하기 위해 N 적층 순서를 반복하는 단계를 더 포함하는 것인, 전자 장치의 집적 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 수직으로 집적된 적층된 전자 장치 어셈블리는 온도 처리를 통한 각각의 결합 후에 시험되는 것인, 전자 장치의 집적 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 결합층 및 상기 제2 결합층의 일부를 제거하여, 상기 하나 이상의 제1 전기 전도성 상호 접속 및 상기 하나 이상의 제2 전기 전도성 상호 접속의 각각의 바깥쪽으로 처리면(addressable faces)을 노출시키는 단계; 및
    상기 하나 이상의 제1 전기 전도성 상호 접속의 면과 상기 하나 이상의 제2 전기 전도성 상호 접속의 각각의 면을 접촉시키는 단계;를 더 포함하는, 전자 장치의 집적 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 배리어층의 적어도 일부 위에 놓이는 제1 포토레지스트층을 형성하는 단계; 및
    상기 제1 포토레지스트층을 패터닝하여, 상기 제1 포토레지스트층 내에 하나 이상의 채널을 형성하는 단계;를 더 포함하고,
    상기 하나 이상의 제1 전기 전도성 상호 접속은 상기 제1 포토레지스트층 내의 하나 이상의 채널에 형성되는 것인, 전자 장치의 집적 방법.
  9. 제8항에 있어서,
    상기 제1 포토레지스트층을 패터닝한 후에, 상기 하나 이상의 제1 전기 전도성 상호 접속을 형성한 후에, 상기 제1 포토레지스트층의 적어도 일부를 제거하여, 상기 하나 이상의 제1 전기 전도성 상호 접속을 남기는 것인, 전자 장치의 집적 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 배리어층의 적어도 일부 위에 놓이는 제1 시드층을 형성하는 단계로, 상기 제1 배리어층은 그 위에 상기 제1 시드층을 형성하는 것이 허용되도록 구성되는 것인, 단계;를 더 포함하고,
    상기 제1 시드층은 하나 이상의 상기 제1 전기 전도성 상호 접속을 형성하는 것이 허용되도록 구성되어, 상기 하나 이상의 제1 전기 전도성 상호 접속과 접촉하는 상기 제1 시드층의 적어도 일부가 상기 하나 이상의 제1 전기 전도성 상호 접속 중 집적 부분(integral portion)이 되는 것인, 전자 장치의 집적 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 하나 이상의 제1 전기 전도성 상호 접속을 형성한 후에, 상기 제1 결합층을 형성하기 전에, 상기 제1 전기 전도성 트레이스를 패터닝하는 단계;를 더 포함하고,
    상기 패터닝은 상기 제1 전기 전도성 트레이스의 적어도 일부 및 상기 제1 배리어층의 적어도 일부를 제거하는 것인, 전자 장치의 집적 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 기판의 적어도 일부 위에 놓이는 제1 점착층을 형성하는 단계;를 더 포함하고,
    상기 제1 점착층은 상기 제1 기판과 상기 제1 전기 전도성 트레이스 사이에 배치되는 것인, 전자 장치의 집적 방법.
  13. 제4항에 있어서,
    상기 제2 기판을 통과하여 하나 이상의 전기 전도성 바이어스(electrically conductive vias)를 형성하여, 상기 제2 전기 전도성 트레이스와 상기 제3 전기 전도성 트레이스를 전기적으로 연결하는 단계를 포함하는, 전자 장치의 집적 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 전기 전도성 트레이스는 제1 금속 물질로 제조되고;
    상기 하나 이상의 제1 전기 전도성 상호 접속은 상기 제1 금속 물질과 상이한 제2 금속 물질로 제조되고;
    상기 제1 배리어층은 상기 제1 전기 전도성 트레이스와 상기 하나 이상의 제1 전기 전도성 상호 접속 사이에 배치되고, 상기 제1 배리어층은 상기 제1 전기 전도성 트레이스와 상기 하나 이상의 제1 전기 전도성 상호 접속의 상호 확산을 억제하도록 구성되는 것인, 전자 장치의 집적 방법.
  15. 제14항에 있어서,
    상기 제1 전기 전도성 상호 접속은 전이 금속으로 제조되고;
    상기 제1 결합층은 비금속 산화물로 제조되는 것인, 전자 장치의 집적 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 전기 전도성 트레이스는 물리 증기 증착, 화학 증기 증착, 증기상 증착, 또는 스퍼터링에 의해 형성되고;
    상기 배리어층은 물리 증기 증착, 화학 증기 증착, 증기상 증착, 또는 스퍼터링에 의해 형성되고;
    상기 하나 이상의 제1 전기 전도성 상호 접속은 물리 증기 증착, 화학 증기 증착, 스퍼터링, 또는 전기 도금에 의해 형성되고;
    상기 제1 결합층은 화학 증기 증착, 스퍼터링, 스핀-온 글래스 공정, 또는 플라즈마 촉진 CVD에 의해 형성되는 것인, 전자 장치의 집적 방법.
  17. 집적 3D 전자 장치로서,
    상기 장치는,
    제1 기판,
    상기 제1 기판의 적어도 일부 상에 배치되는 제1 복수의 전기 전도성 트레이스;
    상기 제1 복수의 전기 전도성 트레이스와 접촉하여 배치되는 제1 복수의 전기 전도성 상호 접속;
    각각의 상기 제1 복수의 전기 전도성 트레이스와 상기 제1 복수의 전기 전도성 상호 접속 사이에 배치되는 제1 복수의 배리어층; 및
    상기 제1 기판의 위에 적어도 부분적으로 놓이고, 상기 제1 복수의 상호 접속을 적어도 부분적으로 둘러싸는 제1 결합층;을 갖는 제1 전자 장치를 포함하고,
    상기 제1 복수의 배리어층은 각각의 상기 제1 복수의 전기 전도성 트레이스와 상기 복수의 전기 전도성 상호 접속 사이의 상호 확산을 억제하도록 구성되는 것인, 집적 3D 전자 장치.
  18. 제17항에 있어서,
    제2 기판,
    상기 제2 기판의 적어도 일부 상에 배치되는 제2 복수의 전기 전도성 트레이스;
    상기 제2 복수의 전기 전도성 트레이스와 접촉하여 배치되는 제2 복수의 전기 전도성 상호 접속;
    각각의 상기 제2 복수의 전기 전도성 트레이스와 상기 제2 복수의 전기 전도성 상호 접속 사이에 배치되는 제2 복수의 배리어층; 및
    상기 제2 기판의 위에 적어도 부분적으로 놓이는 제2 결합층;을 갖는 제2 전자 장치를 포함하고,
    상기 제2 복수의 배리어층은 각각의 상기 제2 복수의 전기 전도성 트레이스와 상기 복수의 전기 전도성 상호 접속 사이의 상호 확산을 억제하도록 구성되고,
    상기 제1 결합층은 상기 제2 결합층에 결합되고,
    상기 제1 복수의 상호 접속 중 적어도 하나는 상기 제2 복수의 상호 접속 중 적어도 하나에 확산 결합되는 것인, 집적 3D 전자 장치.
  19. 제17항 또는 제18항에 있어서,
    상기 제1 복수의 배리어층은 그 위에 각각의 제1 시드층을 형성하는 것이 허용되도록 구성되고,
    상기 제1 시드층은 제1 복수의 전기 전도성 상호 접속과 양립되어, 상기 제1 시드층은 상기 제1 복수의 전기 전도성 상호 접속의 각각의 집적 부분을 형성하는 것인, 전자 장치의 집적 방법.
  20. 제18항 또는 제19항에 있어서,
    상기 제1 복수의 전기 전도성 트레이스와 상기 제2 복수의 전기 전도성 트레이스 중 적어도 하나는 알루미늄 또는 알루미늄 합금으로 제조되고;
    상기 제1 복수의 전기 전도성 상호 접속 및 상기 제2 복수의 전기 전도성 상호 접속 중 적어도 하나는 니켈 또는 니켈 합금으로 제조되고;
    상기 제1 복수의 배리어층 및 상기 제2 복수의 배리어층 중 적어도 하나는 티타늄 나이트라이드, 티타늄 텅스텐, 탄탈럼, 및 탄탈럼 나이트라이드로 이루어진 군에서 선택되고;
    상기 제1 결합층 및 상기 제2 결합층 중 적어도 하나는 산화물로 제조되는 것인, 전자 장치의 집적 방법.
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