JP2019515511A - ３ｄ集積デバイスにおける相互接続のためのバリア層 - Google Patents

３ｄ集積デバイスにおける相互接続のためのバリア層 Download PDF

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    • H01L2224/05124—Aluminium [Al] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/06051—Bonding areas having different shapes
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/065—Material
    • H01L2224/06505—Bonding areas having different materials
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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Abstract

電子デバイス集積方法及び集積電子デバイス。集積方法は、基板上に横たわる導電トレースを形成し、導電トレース上に横たわるバリア層を形成し、バリア層上に１つ以上の導電インターコネクトを形成し、そして、トレース上に横たわり且つ／或いは上記１つ以上のインターコネクトを少なくとも部分的に取り囲む接合層を形成することによって、第１の電子デバイスを用意するステップを含み得る。バリア層は、トレースとインターコネクトとの間での電気通信をなおも可能にしながら、トレースとインターコネクト構造との間での金属間化合物の形成を防止するように構成される。集積方法は更に、第１の電子デバイスを第２の電子デバイスにダイレクトボンディングするステップ、第３の電子デバイスを第２の電子デバイスにダイレクトボンディングするステップ、等々を含み得る。この上下集積される電子デバイスの高温処理及び機能試験を各スタックシーケンス後に行い得る。

Description

本発明は、概して３次元集積電子デバイスに関し、より具体的には、３次元エレクトロニクス構造を形成するように共に上下に接合されて電気的に接続される例えば半導体デバイスなどの電子デバイスに関する。
例えば半導体集積回路（ＩＣ）又はその他の半導体デバイスなどの電子デバイスは、典型的に、例えばシリコンウエハなどの基板の中及び上に製造され、ＩＣのサイズ及び複雑さが増すにつれてＩＣ領域が増大しなければならないことをもたらす。最近のＩＣ製造における１つのトレンドは、複数のＩＣを上下（バーティカル）に積み重ねて上下に相互接続することによって、ＩＣの数及び／又は異なるタイプを増加させることである。上下に積み重ねられるＩＣは、異なるサイズのもの、異なるサイズのウエハからのもの、異なる機能を持つもの、異なる材料で製造されたもの、等々とすることができる。
上下積層ＩＣのアプローチを実現するための１つの方法は、個々に積み重ねられるＩＣ間に上下インターコネクト構造が一緒に接合されるダイレクトボンドプロセスによるものである。このアプローチは、ウエハ薄化、化学機械研磨、フォトリソグラフィマスキング、ビアエッチング及び堆積、並びに電気インターコネクト及び電気トレース（配線）堆積を含む従来からのウエハ製造技術を使用することによって遂行され得る。積層ＩＣ間のバーティカル電気インターコネクトは、ダイレクトボンドスタッキングの結果として、又はダイレクトボンドスタッキング後の一連のウエハ製造技術の結果として形成されることができる。
典型的なダイレクトボンドプロセスは、接合層と該接合層を貫いて延在するバーティカルインターコネクトとを有した、例えば半導体ＩＣ基板などの電子デバイス基板を提供する。バーティカルインターコネクトは、基板上に配置された電気トレースに接続され、それらの電気トレースが、基板上の回路又はデバイスへの電気経路を提供する。ダイレクトボンドプロセスにおいては、１つの電子デバイスの接合層が、別の電子デバイスの接合層と接触され、それにより、温度処理を用いて又は用いずして化学結合が起こり得る。さらに、第１の電子デバイスのバーティカルインターコネクトの露出部分が、第２の電子デバイスのバーティカルインターコネクトと接触されて、上下積層電子デバイスアセンブリ内の電子デバイス間の電気結合を可能にする。一般に、所望数の個々の電子デバイスが上下に積み重ねられた後、その積層電子デバイスアセンブリは、各電子デバイスからのバーティカルインターコネクトを共に十分に拡散接合させるために、比較的高温の処理を受ける。
各電子デバイス間のバーティカルインターコネクトは同じ材料（例えば、ニッケル）で製造されることが多いが、そのようなインターコネクトが、異種の金属（例えば、アルミニウム）で製造された金属トレースに結合されることが多い。これは、しばしば、例えば高温処理中などに、インターコネクト材料とトレース材料とが拡散し合うときに金属間化合物の形成を引き起こす。生じる金属間化合物（例えば、ニッケルアルミナイド）は、インターコネクト材料又はトレース材料と比較して相対的に脆くて低密度の化合物であることがあり、低密度の金属間化合物は、インターコネクトとトレースとの間の継ぎ目領域における体積膨張を引き起こし得る。ある従来の見解は、体積膨張が２つの隣接電子デバイスのインターコネクトを圧縮状態にさせ、それは各デバイスのインターコネクト構造間の改善された接触及び拡散を可能にすると考えられるため、このような金属間化合物形成は有利であるというものであった。
それとは対照的に、本発明の一態様は、３次元電子デバイスのダイレクトボンド集積中の金属間化合物形成を防止するように、インターコネクト材料とトレース材料との間の相互拡散を制限するために、電気トレースと電気インターコネクトとの間に介在されるバリア層を提供する。
より具体的には、本発明の一観点として認識されたことには、例えばニッケルアルミナイドなどの乏しい相互拡散特性を持つ金属間化合物の形成は、ダイレクトボンド処理中に何度か高温処理を行った後に信頼性高く機能する上下集積電子デバイスを提供できることを妨げてしまう。これは何故なら、高温処理の回数が増えるにつれて、低密度の金属間領域の形成も増加し、そして、成長する金属間領域によって引き起こされる継ぎ目におけるいっそう大きな体積領域の膨張が、最終的に、トレースとインターコネクトとの間の電気経路を途切れさせる分離又はボイドを発生させ得るからである。また、このような金属間化合物の形成は典型的に無制御プロセスであり、そのことが、デバイスの長期間の機能性を予測する能力を損ねてしまう。
一般的に理解されていることには、上下積層電子デバイスアセンブリに対するダイレクトボンドアプローチの経済的成功は、上下に積み重ねて相互接続するプロセスに関連する歩留まり及びコストに依存することが多い。典型的に、積層電子デバイスアセンブリが完全に機能することを保証するために、所望数の積み重ねられた電子デバイスが最後の高温処理を介して永久的に接合された後に試験が行われる。しかしながら、そのようなアプローチはしばしば、積層アセンブリ内の多数の良品電子デバイスからの１つの欠陥電子デバイスであっても、上下集積電子デバイス全体を廃棄させ得るので、不必要なプロセスの無駄につながり得る。
模範となるバリア層を提供して、インターコネクトとトレースとの間の金属間化合物の形成を防止することにより、例えば個々の電子デバイスの各々を積み重ねた後などに、何度も高温処理をやり遂げることができ、それにより、従来方法と比較してプロセスにおける遥か早期に、積層電子デバイスアセンブリにおける不具合を機能的に試験及び検出する能力が可能になる。プロセス中のいっそう早期に欠陥を検出することにより、廃棄が減少され、このような集積電子デバイスを上下に積み重ねて相互接続する歩留まり及びコストが従来方法に対して改善され得る。
本発明の一態様によれば、電子デバイスを形成する方法は、（ｉ）基板上に導電トレースを形成することと、（ｉｉ）上記導電トレース上にバリア層を形成することと、（ｉｉｉ）上記バリア層上に１つ以上の導電インターコネクトを形成することとを含む。
導電トレース及び１つ以上の導電インターコネクトは、乏しい相互拡散特性を持つ金属間化合物を形成することが可能な相異なる金属又は金属合金からなるとし得る。バリア層は、トレース構造とインターコネクト構造との間での電気通信をなおも可能にしながら、そのような金属間化合物の形成を防止するように構成され得る。
本発明の他の一態様によれば、電子デバイスの集積方法は、（ｉ）第１の基板を有する第１の電子デバイスを用意することを含むことができ、これは、上記第１の基板の少なくとも一部上に横たわる第１の導電トレースを形成し、（ｂ）上記第１の導電トレースの少なくとも一部上に横たわる第１のバリア層を形成し、（ｃ）上記第１のバリア層と接触する１つ以上の第１の導電インターコネクトを形成し、そして、（ｄ）上記第１の導電トレースの少なくとも一部上に横たわり、且つ上記１つ以上の第１のインターコネクトを少なくとも部分的に取り囲む第１の接合層を形成することを含み得る。当該集積方法は更に、（ｉｉ）第２の基板、１つ以上の第２の導電インターコネクト、及び第２の接合層を有する第２の電子デバイスを用意することと、（ｉｉｉ）上記１つ以上の第１のインターコネクトを上記１つ以上の第２のインターコネクトと接触させることと、（ｉｖ）上記第１の接合層を上記第２の接合層と接触させることとを含み得る。
本発明の実施形態は、以下の更なる特徴のうちの１つ以上を別個に又は組み合わせて含み得る。
例えば、当該集積方法は更に、（ｉ）上記第１の接合層を上記第２の接合層に接合することと、
温度処理により、上記１つ以上の第１のインターコネクトを上記１つ以上の第２のインターコネクトに接合し、それにより、上記１つ以上の第１のインターコネクトと上記１つ以上の第２のインターコネクトとの間で拡散が起こることとを含み得る。
当該集積方法は更に、（ｉ）上記第２の基板の少なくとも一部上に第２の導電トレースを形成することと、（ｉｉ）上記第２の導電トレースの少なくとも一部上に第２のバリア層を形成することと、（ｉｉｉ）上記第２のバリア層と接触させて上記１つ以上の第２の導電インターコネクトを形成することと、（ｉｖ）上記第２のトレースの少なくとも一部上に、上記１つ以上の第２のインターコネクトを少なくとも部分的に取り囲んで、上記第２の接合層を形成することとを含み得る。
当該集積方法は更に、（ｉ）上記第２の電子デバイスの反対側を用意することを含むことができ、これは、（ａ）上記第２の導電トレースとは反対側で、上記第２の基板の少なくとも一部上に横たわる第３の導電トレースを形成し、（ｂ）上記第３の導電トレースの少なくとも一部上に横たわる第３のバリア層を形成し、（ｃ）上記第３のバリア層と接触する１つ以上の第３の導電インターコネクトを形成し、そして、（ｄ）上記第３の導電トレースの少なくとも一部上に横たわり、且つ上記１つ以上の第３のインターコネクトを少なくとも部分的に取り囲む第３の接合層を形成することを含み得る。当該集積方法は更に、（ｉｉ）第３の基板、１つ以上の第４の導電インターコネクト、及び第４の接合層を有する第３の電子デバイスを用意することと、（ｉｉｉ）直接接触により、上記第３の接合層を上記第４の接合層に接合することと、（ｉｖ）温度処理により、上記１つ以上の第３のインターコネクトを上記１つ以上の第４のインターコネクトに接合し、それにより、上記１つ以上の第３のインターコネクトと上記１つ以上の第４のインターコネクトとの間で拡散が起こることとを含み得る。
上記１つ以上の第１のインターコネクトの上記１つ以上の第２のインターコネクトへの温度処理による上記接合は、第１の集積スタッキングシーケンスの完了をもたらし得る。上記１つ以上の第３のインターコネクトの上記１つ以上の第４のインターコネクトへの温度処理による上記接合は、第２の集積スタッキングシーケンスの完了をもたらし得る。当該集積方法は更に、Ｎ回のスタッキングシーケンスを繰り返して、上下に集積された積層電子デバイスアセンブリを画成することを含み得る。
上記上下に集積された積層電子デバイスアセンブリは、温度処理により接合すること各々の後に試験され得る。
当該集積方法は更に、（ｉ）上記第１及び第２の接合層の一部を除去して、それぞれ、上記１つ以上の第１のインターコネクト及び上記１つ以上の第２のインターコネクトの外向きのアドレス可能な面を露出させることと、（ｉｉ）上記１つ以上の第１のインターコネクトの上記面を、上記１つ以上の第２のインターコネクトのそれぞれの上記面に接触させることとを含み得る。
当該集積方法は更に、（ｉ）上記第１のバリア層の少なくとも一部上に横たわる第１のフォトレジスト層を形成することと、（ｉｉ）上記第１のフォトレジスト層をパターニングして、上記第１のフォトレジスト層内に１つ以上のチャネルを形成することとを含み得る。上記１つ以上の第１のインターコネクトは、上記第１のフォトレジスト層の上記１つ以上のチャネルの中に形成され得る。
当該集積方法は更に、上記第１のフォトレジスト層をパターニングした後、且つ上記１つ以上の第１のインターコネクトを形成した後に、上記１つ以上の第１のインターコネクトが残るように上記第１のフォトレジスト層の少なくとも一部を除去することを含み得る。
当該集積方法は更に、上記第１のバリア層の少なくとも一部上に横たわる第１のシード層を形成することを含むことができ、上記第１のバリア層はその上での該第１のシード層の形成を受け入れるように構成され得る。上記第１のシード層は、上記第１のバリア層と上記１つ以上の第１のインターコネクトとの間に介在され得る。上記第１のシード層は、上記第１のシード層のうち少なくとも、上記１つ以上の第１のインターコネクトと接触する部分が、上記１つ以上の第１のインターコネクトの一体部分となるように、上記１つ以上の第１のインターコネクトの形成を受け入れるように構成され得る。
当該集積方法は更に、上記１つ以上の第１の導電インターコネクトを形成した後、且つ上記第１の接合層を形成する前に、上記第１の導電トレースをパターニングすることを含み得る。該パターニングは、上記第１の導電トレースの少なくとも一部と上記第１のバリア層の少なくとも一部とを除去し得る。
当該集積方法は更に、上記第１の基板の少なくとも一部上に横たわる第１の接着層を形成することを含み得る。上記第１の接着層は、上記第１の基板と上記第１の導電トレースとの間に介在され得る。
当該集積方法は更に、上記第２の導電トレースを上記第３の導電トレースと電気的に接続するために、上記第２の基板を貫く１つ以上の導電ビアを形成することを含み得る。
上記第１の導電トレースは第１の金属材料で製造されることができ、上記１つ以上の第１の導電インターコネクトは、上記第１の金属材料とは異なる第２の金属材料で製造されることができる。
上記第１のバリア層は、上記第１の導電トレースと上記１つ以上の第１の導電インターコネクトとの間に介在されることができ、上記第１のバリア層は、上記第１のトレースとの上記１つ以上の第１のインターコネクトの相互拡散を防止するように構成され得る。
上記第１の導電トレースは、例えばアルミニウム又はアルミニウム合金などの遷移金属又はポスト遷移金属からなり得る。
上記第１の導電インターコネクトは、例えば銅又は銅合金などのポスト遷移金属又は遷移金属からなり得る。
上記第１の接合層は、例えば酸化シリコンなどの非金属酸化物からなり得る。
上記第１の導電トレースは、物理気相堆積、化学気相成長、気相堆積、又はスパッタリングによって形成され得る。
上記バリア層は、物理気相堆積、化学気相成長、気相堆積、又はスパッタリングによって形成され得る。
上記１つ以上の第１のインターコネクトは、物理気相堆積、化学気相成長、スパッタリング、又は電気めっきによって形成され得る。
上記第１の接合層は、化学気相成長、スパッタリング、スピンオンガラスプロセス、又はプラズマＣＶＤにより形成され得る。
本発明の他の一態様によれば、集積３Ｄ電子デバイスは第１の電子デバイスを含み、該第１の電子デバイスは、第１の基板と、上記第１の基板の少なくとも一部上に配置された第１の複数の導電トレースと、上記第１の複数の導電トレースと接触して配置された第１の複数の導電インターコネクトと、それぞれ上記第１の複数の導電トレースと上記第１の複数の導電インターコネクトとの間に介在された第１の複数のバリア層と、上記第１の基板を少なくとも部分的に覆い且つ上記第１の複数のインターコネクトを少なくとも部分的に取り囲む第１の接合層とを有する。上記第１の複数のバリア層は、それぞれ上記第１の複数の導電トレースと上記第１の複数の導電インターコネクトとの間の相互拡散を防止するように構成される、
本発明の実施形態は、以下の更なる特徴のうちの１つ以上を別個に又は組み合わせて含み得る。
例えば、当該集積３Ｄ電子デバイスは更に第２の電子デバイスを含むことができ、該第２の電子デバイスは、第２の基板と、上記第２の基板の少なくとも一部上に配置された第２の複数の導電トレースと、上記第２の複数の導電トレースと接触して配置された第２の複数の導電インターコネクトと、それぞれ上記第２の複数の導電トレースと上記第２の複数の導電インターコネクトとの間に介在された第２の複数のバリア層と、上記第２の基板を少なくとも部分的に覆う第２の接合層とを有する。上記第２の複数のバリア層は、それぞれ上記第２の複数の導電トレースと上記第２の複数の導電インターコネクトとの間の相互拡散を防止するように構成される。
上記第１の接合層は上記第２の接合層に接合されることができ、上記第１の複数のインターコネクトのうちの少なくとも１つが、上記第２の複数のインターコネクトのうちの少なくとも１つに拡散接合され得る。
上記第１の複数のバリア層は、その上でのそれぞれの第１のシード層の形成を受け入れるように構成され得る。上記第１のシード層は、それぞれの上記第１の複数の導電インターコネクトの電着を促進させ、それにより、上記第１のシード層が上記第１の複数の導電インターコネクトのそれぞれの一体部分を形成し得るよう、上記第１の複数の導電インターコネクトと適合したものとし得る。
上記第１の複数の導電トレース及び上記第２の複数の導電トレースのうちの少なくとも一方は、アルミニウム又はアルミニウム合金からなり得る。
上記第１の複数の導電インターコネクト及び上記第２の複数の導電インターコネクトのうちの少なくとも一方は、ニッケル又はニッケル合金からなり得る。
上記第１の複数のバリア層及び上記第２の複数のバリア層のうちの少なくとも一方は、窒化チタン、チタンタングステン、タンタル、及び／又は窒化タンタルからなり得る。
上記第１の接合層及び上記第２の接合層のうちの少なくとも一方は、例えば、酸化シリコンといった非金属酸化物などの酸化物からなり得る。
以下の記載及び添付の図面は、本発明の特定の例示的な実施形態を説明するものである。しかしながら、これらの実施形態は、本発明の原理が使用され得る様々なやり方のうちのほんの数例を示すものである。本発明の態様に従った他の目的、利点及び新機構が、以下の詳細な説明が図面とともに検討されることで明らかになる。
必ずしも縮尺通りではない添付の図面は、本発明の様々な態様を示している。
図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図１Ａ−１Ｊは、本発明に従った例示的な電子デバイスを形成する例示的なプロセス工程を示す概略的な断面図である。 図２Ａ−２Ｂは、図１Ｊの電子デバイスを別の例示的な電子デバイスと積み重ねる例示的なプロセス工程を示す概略的な断面図である。 図２Ａ−２Ｂは、図１Ｊの電子デバイスを別の例示的な電子デバイスと積み重ねる例示的なプロセス工程を示す概略的な断面図である。 更なるスタッキングシーケンスのために用意されたビア及び更なる層を含んだ、図２Ｂの積層電子デバイスアセンブリの概略的な断面図である。 図３の積層電子デバイスアセンブリを別の例示的な電子デバイスと積み重ねて含んだ例示的な上下集積電子デバイスの概略的な断面図である。 例示的な集積電子デバイスを用意し、積み重ね、そして試験するための例示的なプロセスのフロー図である。 例示的な上下集積された３Ｄ電子デバイスの概略的な断面図である。
例示的な電子デバイス集積方法及び例示的な集積電子デバイスが開示される。集積方法は、基板上に横たわる導電トレースを形成し、導電トレース上に横たわるバリア層を形成し、バリア層上に１つ以上の導電インターコネクトを形成し、そして、トレース上に横たわり且つ／或いは上記１つ以上のインターコネクトを少なくとも部分的に取り囲む接合層を形成することによって、例えば半導体ＩＣなどの第１の電子デバイスを用意するステップを含み得る。バリア層は、トレースとインターコネクトとの間での電気通信をなおも可能にしながら、トレースとインターコネクト構造との間での金属間化合物の形成を防止するように構成される。集積方法は更に、第１の電子デバイスを第２の電子デバイスにダイレクトボンディングするステップ、第３の電子デバイスを第２の電子デバイスにダイレクトボンディングするステップ、等々を含み得る。この上下集積される電子デバイスの高温処理及び機能試験を各スタックシーケンス後に行い得る。
本発明の原理は、例えば、特定用途向け集積回路（ＡＳＩＣ）、メモリチップ、モノリシックマイクロ波集積回路（ＭＭＩＣ）などを含む上下集積される半導体集積回路（ＩＣ）デバイスなどの電子デバイスへの特有の用途を有し、故に、以下では主にそれに関連して記述される。しかしながら、理解されることには、本発明の原理は、電気インターコネクトと電気トレースとの間の金属間化合物形成の有害な影響を防止するように、ダイレクトボンディングされる電子デバイスの積み重ねられた層を電気的に接続して上下に集積するために、電気トレースと電気インターコネクトとの間に介在されたバリア層を提供することが望ましい他の電子デバイスにも適用可能であり得る。それら他の電子デバイスの非限定的な例は、例えば受動無線周波数（ＲＦ）回路（例えば、フィルタ又はアンテナアレイ）などの非半導体デバイス、又は、例えばダイオード、光電池、トランジスタ、センサ及びこれらに類するものなどの他の半導体デバイスを含む。これら例示的な電子デバイスを形成する例示的な方法はまた、能動電子デバイス及び受動電子デバイスの双方を上下に集積することにも適用可能であり得る。
以上及び以下の説明において、“上側”、“下側”、“頂部”、“底部”、“左”、“右”、“水平”、“垂直”などの用語は、例えば、図１Ｊに示されるような水平位置で見たときの例示的な集積電子デバイスを参照してのものである。こうすることで、これらのデバイスが、製造されるとき、又は他の電子デバイス内に実装されるとき、又はパッケージングされるときなどに、様々な他の位置に向けられ得ることに気付く。
図１Ａ−１Ｊを参照するに、例示的な電子デバイスを形成する例示的な方法が示されている。図示した実施形態において、電子デバイスは半導体デバイス２である。最初に図１Ａを参照するに、基板１０が用意され、基板１０の上側の平面の少なくとも一部上に横たわる導電トレース（配線）１２が形成される。典型的に、基板１０はシリコン又はＩＩＩ−Ｖ族材料からなる。トレース１２は典型的に、例えばアルミニウム若しくはアルミニウム合金、銅若しくは銅合金、又は金などの、導電性の金属又は合金で製造される。トレース１２又はトレース層は、例えば、物理気相堆積、化学気相成長、プラズマ化学気相成長、気相堆積、電気めっき、スパッタリング、又はこれらに類するものを含み得るものである堆積プロセスによってなど、技術的によく知られた好適なやり方で基板１０上に形成され得る。
オプションで、図１Ａの例示実施形態に示すように、トレース１２を形成するのに先立ち、基板１０の上側の平面の少なくとも一部に沿って接着層１４が形成され得る。接着層１４は、好適な厚さで構成され得るとともに、基板１０に対するトレース１２の改善された接着を可能にするのに好適な材料で製造され得る。さらに、トレース１２が例えばアルミニウムなどの導電性金属からなる場合、接着層１４は、下に位置する基板１０中へのトレース１２の拡散を防止するように構成されることができ、それにより、基板１０を介した階層間又は階層内の短絡を防止したり、あるいはジャンクションリークを防止したりし得る。接着層１４は、チタン、窒化チタン、窒化タンタル、チタンタングステン、又はこれらに類するもので製造され得る。接着層１４は、約０．００５−０．０２ミクロンの厚さを有し得る。図示のように、接着層１４は、基板１０上に直接的に堆積されることができ、また、トレース１２と直接的に接触することができる。この手法において、理解されることには、ここで使用される用語“上に配置される”又は“上に”（又は“上に横たわる”）は、１つの要素の、別の要素との、直接的又は間接的な接触を指し、用語“上に直接的に”は、要素間の間接的な接触ではなく、１つの要素の、別の要素との、直接的な接触を指す。
図１Ｂを参照するに、１つ以上の導電インターコネクト２４（図１Ｆに示す）を堆積させるのに先立ち、トレース１２の上側の平面の少なくとも一部に沿ってバリア層１６が形成される。更に詳細に後述するように、インターコネクト２４は典型的に、トレース１２を形成する金属とは異種の導電性金属から製造される。例えば、インターコネクト２４は、例えばニッケルなどの遷移金属、又はニッケル合金、又は銅／銅合金、又はこれらに類するものから製造され得る。異種のインターコネクト金属とトレース金属とが互いに直接的に接触して相互拡散することが許される場合、インターコネクト２４とトレース１２との間の界面の継ぎ目領域に金属間化合物が形成され得る。生じる金属間化合物は、インターコネクト材料又はトレース材料と比較して相対的に脆く且つ／或いは低密度の化合物であることがあり、低密度の金属間化合物は、インターコネクト２４とトレース１２との間の継ぎ目領域における体積膨張を引き起こし得る。例えば、インターコネクト２４がニッケル（密度８．９ｇ／ｃｃ）からなり、且つトレース１２がアルミニウム（密度２．７ｇ／ｃｃ）からなる場合、生じる金属間化合物は、約７．１ｇ／ｃｃの密度を持つニッケルアルミナイドであり得る。ニッケルアルミナイド金属間化合物は、ＮｉＡｌ、ＮｉＡｌ３、又はＮｉ３Ａｌで構成され、脆く且つ／或いは低密度の金属間化合物をもたらす乏しい相互拡散特性を示し得る。上述のように、このような低密度の金属間化合物の形成は、継ぎ目におけるいっそう大きな体積の金属間領域の膨張を促進させ得るものであり、それが最終的に、トレース１２とインターコネクト２４との間の電気経路を途切れさせる分離又はボイドを発生させ得る。また、このような脆く且つ／或いは低密度の金属間化合物は典型的に、無制御プロセスで形成され、そのことが、デバイスの長期信頼性を予測する能力を損ねてしまう。
図示のように、例示的なバリア層１６が、トレース１２とインターコネクト２４との間に介在され、また、トレース材料とインターコネクト材料と間の相互拡散を制限してそれら間での金属間化合物の形成を防止するように構成される。さらに、バリア層１６は、トレース１２とインターコネクト２４との間での電気通信を促進させるように十分な導電率（例えば、約１０×１０６ジーメンス／メートルより高い）を有するように構成される。バリア層１６は、チタン、タンタル、タングステン、バナジウム、又は他の高融点金属化合物から製造され得る。好ましくは、バリア層１６は、窒化チタン（例えば、ＴｉＮ）、チタンタングステン（例えば、ＴｉＷ）、又は窒化タンタル（例えば、ＴａＮ）化合物からなる。バリア層１６は、好ましくは金属間化合物形成を防止するのに十分な厚さであるが、好ましくはまた、トレース１２とインターコネクト２４との間の電気信号の途切れを防止するのに十分な薄さでもある。これに関連し、トレース１２の厚さよりも小さく且つ／或いはインターコネクト２４の厚さよりも小さい最大厚さを有し得る。例えば、バリア層１６は、約０．００５−０．０５ミクロンの厚さを有し得る。バリア層１６は、例えば、物理気相堆積、化学気相成長、プラズマ化学気相成長、気相堆積、電気めっき、スパッタリング、又はこれらに類するものを含む堆積プロセスによってなど、技術的によく知られた好適なやり方でトレース１２上に形成され得る。バリア層１６は、トレース１２の層の全体を覆うように図示されているが、理解されることには、バリア層１６は、１つ以上のインターコネクト２４と接触することが意図されるトレース１２の領域に選択的に設けられてもよい。
図１Ｃに示すように、オプションで、１つ以上のインターコネクト２４（図１Ｆに示す）を堆積させるのに先立ち、バリア層１６の上側の平面の少なくとも一部に沿ってシード層１８が形成され得る。シード層１８は、インターコネクト２４と適合する材料から製造され、シード層１８は、後述するように、バリア層１６上でのインターコネクト２４の堆積を可能にするために後続ステップで使用される。好ましくは、シード層１８は、シード層１８がバーティカルインターコネクト構造の連続した一体部分と見なされ得るように、インターコネクト２４と同じ材料（例えば、ニッケル）からなる。シード層１８は、約０．００５−０．０５ミクロンの厚さを有することができ、例えば、上述した堆積プロセスを含む堆積によってなど、技術的によく知られた好適なやり方で、バリア層１６上に形成され得る。シード層１８が利用される場合、バリア層１６は、その上でのシード層１８の形成を受け入れるように構成され得る。例えば、バリア層１６は、その上でのシード層１８の形成を受け入れるのに好適な厚さ、好適な表面処理、好適な組成、及び／又は最適な結晶方位を有し得る。この手法において、バリア層１６はまた、その上にシード層１８又はその他の所望の層を形成及び接着するための接着層として作用するのに好適な特性を有するべきである。
図１Ｄを参照するに、バリア層１６の上側の平面の少なくとも一部に沿って、又はオプションで（図示のように）シード層１８の上側の平面の少なくとも一部に沿って、フォトレジスト層２０が堆積される。フォトレジスト層２０は、約０．５−２．５マイクロメートル厚さである比較的均一な層を作り出すよう、例えばスピンコーティングによってなど、技術的によく知られた従来からの方法に従って堆積され得る。
図１Ｅを参照するに、従来からのフォトリソグラフィパターニング及び／又はエッチング技術を用いて、フォトレジスト層２０に１つ以上のチャネル２２すなわちビアホールが形成される。例えば、チャネル２２を形成するための所望パターンを持つフォトマスクがフォトレジスト層２０の上に配置され、該マスクの孔を通してＵＶ光が導かれて、チャネル２２に対応するフォトレジスト層２０の部分が露光され得る。その後、ＵＶ光に曝されたフォトレジスト層２０の部分を除去するために、従来からの手法でフォトレジスト層２０が現像され、それにより、チャネル２２が形成され得る。チャネル２２は、基板１０によって画成される２次元平面にわたって、均一に分布されることもあるし、所定のパターンで散在されることもある。図示した実施形態に示すように、チャネル２２は、下に位置するシード層１８の上面部分を露出させるようにフォトレジスト層２０の全体を貫いて延在する。
図１Ｆを参照するに、次いで、チャネル２２内に導電インターコネクト２４が形成される。インターコネクト２４は、チャネル２２を充填するように無電解めっきプロセス（例えば、無電解ニッケルめっき）によって形成され得る。この手法において、インターコネクト２４用の金属（例えば、ニッケル）は、同じ又は適合する材料（例えば、ニッケル）で製造されたシード層１８の露出部上に電気めっきによって堆積され、それにより、シード層１８がバーティカルインターコネクト構造の一体部分となる。この手法において、理解されることには、ここで使用される用語“導電インターコネクト”又は“インターコネクト”又は“インターコネクト構造”は、インターコネクト２４と、一体化したシード層１８のうち少なくともインターコネクト２４の下に位置する部分とを含む。上述のように、インターコネクト２４（例えば、ニッケル）は典型的に、下に位置するトレース１２の材料（例えば、アルミニウム）とは異種の材料で製造され、故に、インターコネクト構造（インターコネクト２４及びシード層１８）は、インターコネクトとトレースとの間での相互拡散及び低密度の金属間化合物（例えば、ニッケルアルミナイド）の形成を防止するよう、バリア層１６上に配置される。
図１Ｇを参照するに、次いで、フォトレジスト層２０の少なくとも一部が除去され、１つ以上のインターコネクト２４が、基板１０の上面から（より具体的には、シード層１８から）遠ざかるように延在する自立構造として残る。フォトレジスト層２０の剥離に続いて、標準フォトリソグラフィ・エッチング技術を用いて、（図１Ｈに示すように）導電トレース１２がパターニングされ得る。例えば、シード層１８、バリア層１６、トレース層１２、及び接着層１４を含む様々な層を貫いて延在する１つ以上のチャネル２６を形成することによって、トレース１２が複数の個別セグメントへとパターニングされ得る。トレース層１２は、基板１０の上又は中に形成された複数のデバイス又は回路構造（図示せず）と接触して電気的に相互接続する複数の個別の電気経路を提供するようにしてセグメント化され得る。基板１０はまた、１つ以上のトレース１２が接続される集積回路を含み得る。オプションで、チャネル２６は、後述するようにその後に他の半導体デバイスにダイレクトボンディングされ得るものである１つ以上のダイへと基板１０をセグメント化するために、基板１０を貫通して延在してもよい。
図１Ｉに示すように、トレース１２を覆うとともに１つ以上のインターコネクト２４を少なくとも部分的に取り囲むように、例示的なデバイスの上面の少なくとも一部に沿って接合層２８が堆積される。接合層２８は、コンフォーマルな誘電体膜であってもよく、好ましくは、例えば１から３の範囲内といった低い誘電率を有する。接合層２８は、好ましくは、少なくともインターコネクト２４と同じ厚さであるが、性能を最適化するために可能な限り薄くされる。接合層２８は、例えば酸化シリコン（例えば、二酸化シリコン）などの酸化物からなる非金属材料とし得る。接合層２８は、物理気相堆積、化学気相成長、プラズマ化学気相成長、スパッタリング、又はスピンオンガラスプロセスを含む堆積プロセスによって形成され得る。
図１Ｊを参照するに、例えば化学機械研磨（ＣＭＰ）などの研磨プロセスを使用して、接合層２８の上面の少なくとも一部が平坦化され得る。さらに、この研磨プロセスは、１つ以上のインターコネクト２４の外向きのアドレス可能な面２５を露出させ得る。図示した実施形態に示すように、接合層２８及びインターコネクト２４は、互いに同一平面上にあるそれぞれの上面を有するように研磨されている。基板１０の上面に対するインターコネクト２４の高さはまた、この研磨プロセスで制御され得る。ＣＭＰプロセスは典型的に、以下に限られないが、研磨スラリーの種類、スラリー付与レート、研磨パッド、研磨パッド回転速度、及び研磨圧を含む多数のプロセス変数を有する。インターコネクト２４用の金属の具体的な種類、及び／又は接合層２８用の非金属の種類が、ＣＭＰプロセスに更に影響を及ぼし得る。これらの変数は、基板１０の上面に対するインターコネクト２４及び接合層２８の高さを制御するために最適化されることができ、また、接合層２８及び／又はインターコネクト２４のアドレス可能面２５の上面に最適な表面粗さを提供するように最適化されることができる。
例示的な代替プロセスでは、接合層２８内にチャネル（例えば、２２）が形成されて、接合層２８のそれらチャネル内にインターコネクト２４が形成され得るように、インターコネクト２４を形成するのに先立って接合層２８が形成されてもよい。この手法において、先行する工程群は全て、すなわち、基板１０を用意し、オプションで、基板１０の少なくとも一部上に横たわる接着層１４を形成し、接着層１４の少なくとも一部上に横たわる導電トレース１２を形成し、そして、オプションで、トレース１２の少なくとも一部上に横たわるシード層１８を形成するという工程群は全て、図１Ａ−１Ｃに関して図示して説明したのと実質的に同じようにして遂行され得る。この代替プロセスでは、次の工程が、図１Ｈに関して図示及び説明したのと同様に、標準フォトリソグラフィ・エッチング技術を用いて導電トレース１２をパターニングすることであるとし得る。この代替プロセスのこの時点では、インターコネクト２４は形成されていない。トレース層１２のパターニングに続いて、図１Ｉに関して図示して説明したのと同様に、パターニングされたトレース１２を覆うように、例示的なデバイスの上面の少なくとも一部に沿って接合層２８が形成される。接合層２８の形成に続いて、標準フォトリソグラフィ及び／又はエッチング技術を用いて（例えば、フォトレジスト層の形成及びチャネルの選択エッチングを用いて）、接合層内に（チャネル２２と同様の）チャネル又はビアホールが形成され得る。接合層２８内のチャネルは、シード層１８を露出させるように接合層２８を貫いて延在し得る。次に、接合層２８のチャネル内に導電インターコネクト２４を形成することができ、これは、図１Ｆに関して図示して説明したのと実質的に同じようにして遂行され得る。インターコネクト構造２４が堆積された後、実質的に図１Ｊに示したデバイスをもたらすよう、上述したのと同様に、デバイスの上側の平面の少なくとも一部が、例えば残存するフォトレジストを除去すること及び接合層２８を研磨することなどによって整えられ得る。このような例示的な代替プロセスは、導電インターコネクトを形成する材料が、フォトレジスト層内に堆積されるのではなく、接合層（例えば、酸化シリコンなどの酸化物層）内に堆積されることの方にいっそう適合している場合に、特に有利であり得る。例えば、上述したように、ニッケルベースの材料は、フォトレジスト層への堆積に好適であるが、銅ベースの材料は、上述した例示的な代替プロセスに従った酸化物層への堆積の方にいっそう好適であり得る。
接合層２８及び／又はインターコネクト２４の上面が整えられた後（例えば、図１Ｊに示すように）、この例示的な電子デバイス（例えば、半導体デバイス２）は、他の電子デバイスと上下に積み重ねられてダイレクトボンディングされる準備ができたものとなる。他の電子デバイスは、例示的な半導体デバイス２と実質的に同じであることもあるし、あるいは、他の電子デバイスは異なるものであることもある。例えば、他の電子デバイスは、異なるサイズの別の半導体デバイスであってもよく、異なる機能を有していてもよく、あるいは異なる材料で製造されてもよく、これらは全て、当業者によって理解される設計上の考慮に応じて選定され得る。更に理解されることには、例示的な電子デバイス（例えば、半導体デバイス２）は、非半導体デバイスと、又は他の能動若しくは受動電子デバイスと、上下に積み重ねられてダイレクトボンディングされてもよい。
図２Ａを参照するに、例示的な第２の半導体デバイス４が、例示的な第１の半導体デバイス２と接触されてダイレクトボンディングされる準備が整っているとして示されている。図示した実施形態では、第２の半導体デバイス４は、上で参照した半導体デバイス２と実質的に同じであり、従って、同じ参照符号を用いて同じ又は同様の構造を表している。さらに、例示的な半導体デバイス２の以上の説明が、その例示的な製造方法を含めて、第２の半導体デバイス４にも等しく当てはまる。
図２Ｂを参照するに、室温での２つの半導体デバイス２、４の当初の接触において、それぞれのインターコネクト２４が整列され、デバイス２、４の対向し合う表面の各々の少なくとも一部が弾性変形によって互いに一致し得る。その後、各デバイス２、４の対向接触表面間でダイレクトボンディングが起こる。斯くして、対向する接合層２８の各々の少なくとも一部が接合し合うことができ、対向するインターコネクト２４のうちの１つ以上が共に接触され且つ接合されて、接触し合った半導体デバイス２、４間の電気相互接続を形成し、それにより、上下に集積された積層半導体アセンブリ５が形成される。
より具体的には、対向する接合層２８が室温で接触するとき、接触し合った非金属（例えば、酸化シリコン）領域が、その１つ以上の接触点で結合を形成し始める。接触化学結合面積が増加するにつれて、半導体デバイス２、４間の引き付け合う結合力が増加する。各接合層２８の対向表面間で発達するこの化学結合は共有結合であることができ、これが。表面要素にわたって反応して、例えば半導体デバイス材料の破壊強度に近づく高い結合強度を形成する。接合層２８同士の間の化学結合の形成は、例えば約１５０℃から約３００℃の間の低温処理といった温度処理によって加速され得る。
ダイレクトボンディングプロセス中、例えば非金属酸化物層の低温化学結合の後に、例えば約３５０℃又は４００℃など３００℃超で、高温処理が実行され得る。この高温処理は、インターコネクト２４同士の間の相互拡散を促進させることができ、これは、インターコネクト間の粒成長をもたらし得るとともに、好ましい低抵抗電気接続をもたらし得るものである。さらに、金属インターコネクト２４の展性及び延性により、高温処理中にデバイス同士のボンディングによって生成される圧力が、金属インターコネクト２４をそれぞれの面２５で更に密に接触させる圧縮力をもたらし得る。斯くして、対向するインターコネクト２４間の接続界面における金属原子の相互拡散又は自己拡散により、密接に接触したインターコネクト２４の間に強い金属結合が形成され得る。この拡散過程は熱力学的に推進され、より高い温度で高められる。故に、この高温処理の温度上昇は、インターコネクト２４間の金属接合、金属接触、金属相互接続又は伝導を促進させ得る。これに関し、この高温処理は、上下集積される積層半導体アセンブリ５を形成するための最初の２つの半導体デバイス２、４の集積スタッキングシーケンスの完了を特徴付け得る。理解されることには、この高温処理は、以下に限られないが熱加熱、赤外線加熱、及び誘導加熱を含む多様な加熱方法を用いて実行され得る。熱加熱の例は、オーブン、ベルト炉、及びホットプレートを含む。赤外線加熱の一例は、ラピッドサーマルアニーリングである。
インターコネクト構造２４の熱膨張により、高温処理の結果として、対向するインターコネクト２４間の内部圧縮が生じ得る。例えば、銅、ニッケル、及び金といった、高い値の熱膨張係数（ＣＴＥ）を持つ金属は、所与の温度でいっそう大きい膨張を生じ得る。また、例えばタングステン及びニッケルといった、高めのせん断弾性率を持つ金属は、所与の膨張に対していっそう大きい応力を生成する。故に、例えば銅、タングステン及びニッケルといった、ＣＴＥとせん断弾性率との積が高い金属は、温度上昇に伴って内圧の上昇を生じることにおいて最も効果的である。また、好ましくは例えば９９．９％超といった非常に高い純度で、低い降伏応力を持つ例えば銅、ニッケル、及び金といった金属は、より低い応力で、より容易に変形し、故に、より低い応力で、接触構造間の改善された金属結合、金属接触、金属相互接続、及び導電性をもたらすことができる。故に、例えばニッケルといった、ＣＴＥとせん断弾性率との積が高い金属、又はＣＴＥとせん断弾性率との積を降伏応力によって正規化したものが高い金属、で構成されたインターコネクト構造２４は、故に、高温処理に伴う内部圧縮生成の結果としてインターコネクト構造間の改善された金属接合、金属接触、金属相互接続、及び導電性を呈するインターコネクト構造２４を提供するのに好適であり得る。
図３を参照するに、例示的なプロセスは、半導体デバイス４の反対側（図示の上側）で再び繰り返すことができ、すなわち、基板１０の頂面に導電トレース１２を形成し、トレース１２上にバリア層１６を形成し、そして、バリア層１６上に１つ以上の導電インターコネクト２４を形成することに繰り返すことができ、これらは全て、上述したのと同じようにして形成され得る。さらに、オプションで、第２の半導体デバイス４の反対側に、上述のようにして、接着層１４及びシード層１８も形成され得る。
図示した実施形態に示すように、第２の半導体デバイス４は、例示的なプロセス中のある時点で、基板１０を貫いて延在する１つ以上の導電ビア３０を形成するための更なる処理を受け得る。導電ビア３０は、基板１０の両面のインターコネクト２４及び／又はトレース１２を電気的に接続するように構成されることができ、あるいは、基板内に配置されたトレース、回路、デバイス又はその他の機構（図示せず）を接続することができる。ビア３０は、例えばフォトリソグラフィ及び／又はエッチングによってなど、既知の方法に従って基板内に形成されることができ、ビアホールが形成され、それが続いて、例えば電気めっき又はその他の堆積プロセスによって、例えば銅などの導電性金属で充填される。例示的な実施形態において、ビア３０は、上下集積された積層半導体アセンブリ５を形成するための最初の２つの半導体デバイス２、４の集積スタッキングシーケンスの完了後に形成され得る。
図４を参照するに、例示的な第２の半導体デバイス４の頂面と接触されてダイレクトボンディングされている第３の例示的な半導体デバイス６が示されている。図示した実施形態では、第３の半導体デバイス６は、上で参照した第１及び第２の半導体デバイス２及び４と実質的に同じであり、従って、同じ参照符号を用いて同じ又は同様の構造を表している。さらに、例示的な半導体デバイス２及び４の以上の説明が、その例示的な製造方法を含めて、第３の半導体デバイス６にも等しく当てはまる。同様に、室温での第２及び第３の半導体デバイス４、６の当初の接触において、それぞれの対向するインターコネクト２４が整列され、その後、デバイス４、６の対向する表面が、ダイレクトボンディングされて電気的に相互接続されることで、上下集積された３スタック半導体アセンブリ７が形成され得る。
有利には、第２の半導体デバイス４への第３の半導体デバイス６のスタッキングシーケンスの後に、別の高温処理（例えば、上述のように、３５０℃で２時間）が行われ、それが、上下集積された３スタック半導体アセンブリ７の完成を特徴付け得る。また、理解されることには、上述の例示的なプロセスに従って任意数のスタッキングシーケンスを行うことができ、各スタッキングシーケンス後に高温処理を行って、インターコネクト構造２４間の金属結合、金属接触、金属相互接続、又は導電性を強化し得る。
積み重ねられる各層においてインターコネクト２４とトレース１２との間に介在されるバリア層１６は、インターコネクト２４とトレース１２との間での金属間化合物成長に伴う有害な影響なしに、積層半導体アセンブリの複数回の高温処理を行う能力を高める。具体的には、上述のように、例示的なバリア層１６は、集積３次元半導体デバイスのダイレクトボンド集積中の（より具体的には、高温処理中の）金属間化合物形成を防止するよう、インターコネクト材料とトレース材料との間の相互拡散を制限するように構成される。故に、例示的なバリア層１６のこのような機能が、その後の高温処理の数が増加するときの金属間領域の形成の増加を防止する。対照的に、例えば従来アプローチでのようにインターコネクト２４とトレース１２との間にバリア層１６が設けられない場合には、後続の高温処理の各々の後に増加された金属間化合物形成が、インターコネクト２４とトレース１２との間の継ぎ目領域における増大された体積膨張につながり得る。この金属間領域の増加形成は、最終的に、トレース１２とインターコネクト２４との間の電気接続を中断又は終了させてしまい得るボイド又は分離の生成につながることがあり、それ故に、集積半導体デバイスの不具合をもたらし得る。
上下集積された積層半導体デバイス７を完全に機能試験することができる能力は典型的に、金属インターコネクト２４が共に拡散接合されて、好ましくは、積み重ねられた層の間に低抵抗の電気接続をもたらすものである高温処理の後にもたらされる。故に、例示的なバリア層１６を提供して、例えば各スタッキングシーケンスの後の、複数回の高温処理を可能にすることによって、積層半導体アセンブリを機能試験して不具合を検出する能力が、従来方法と比較してプロセスにおける遥か早期に達成され得る。プロセスにおける早期に欠陥を検出することにより、廃棄が削減され、このような集積半導体デバイスを上下に積み重ねて相互接続することの歩留まり及びコストが従来方法よりも改善され得る。
図５は、例えば３Ｄ半導体デバイスなどの、３次元（３Ｄ）の、すなわち、積層された電子デバイスを集積する例示的な方法のフローチャートを示している。このプロセスは、ステップ１１０で開始する。ステップ１２０にて、第１の電子デバイスが用意され、これは概して、上述の図１Ａ−１Ｊに対応する。ステップ１３０にて、第２の電子デバイスが用意され、これも概して、図１Ａ−１Ｊに示した同じプロセス工程に対応し得る。ステップ１４０にて、これらの電子デバイスは、好ましくは高温処理を用いて、共にダイレクトボンディングされ、これは概して、上述の図２Ａ−２Ｂに対応する。ステップ１５０にて、上下に電気的に集積された積層電子デバイスアセンブリが試験され、これは、上述のように、各高温処理の後に達成され得る。ステップ１６０にて、更なる電子デバイスが用意されるべきかの決定が行われる。そうであれば、ステップ１７０にて、更なるＮ番目の電子デバイス（例えば、第３の半導体デバイス６）が用意され、そして、図３及び４に関して図示して説明したように、先に用意された電子デバイス（例えば、第２の半導体デバイス４）の反対側も用意される。更なる電子デバイスが必要でない場合、このプロセスはステップ１８０で終了し得る。
図６は、別の例示的な集積電子デバイス２００の概略的な断面図である。電子デバイス２００は、上で参照した集積半導体デバイス７を製造するための上述の例示的な方法に従って製造されることができ、従って、以下に述べるものを除いて、同じ参照符号に２００を付したものを使用して、集積半導体デバイスにおける同様の構造に対応する構造を表す。また、集積半導体デバイス７の以上の説明が、集積半導体デバイス２００にも等しく当てはまる。
図示した実施形態に示すように、集積電子デバイス２００は、７つの個々の電子デバイスＡ−Ｇの積み重ねられた層を含んでおり、電子デバイスＡ−Ｇは、半導体デバイス、非半導体デバイス、能動電子デバイス、及び／又は受動電子デバイスなどを含み得る。各層Ａ−Ｇは、基板２１０と、基板２１０の少なくとも一部に沿って配置された導電トレース２１２と、トレース２１２の少なくとも一部に沿って配置された導電インターコネクト２２４と、インターコネクト２２４とトレース２１２との間に介在されたバリア層２１６とを含む。図示のように、各層Ａ−Ｇは、複数のトレース２１２と、複数のインターコネクト２２４と、複数のインターコネクト２２４及びトレース２１２の間にそれぞれ配置された複数のバリア層２１６とを含み得る。さらに、各層Ａ−Ｇは、各基板２１０の両面のトレース２１２を電気的に接続する導電ビア２３０を含み得る。上述のように、各電子デバイスＡ−Ｇは、対向する非金属（例えば、二酸化シリコン）接合層２２８を接触させることによって共にダイレクトボンディングされことができ、また、対向する金属（例えば、ニッケル）インターコネクト２２４を接触させて接合することによって電気的に相互接続されることができる。
図示のように、各電子デバイスＡ−Ｇは、異なる構成を有していてもよく、また、異なる機能を果たしてもよい。例えば、図示した実施形態において、第１の電子デバイス層Ａは、グランド層を表している。第２の電子デバイス層Ｂは、分配ネットワーク層を表している。第３の電子デバイス層Ｃは、別のグランド層を表している。第４の電子デバイス層Ｄは、ストリップライン伝送線路層及びグランド層を表している。第５の電子デバイス層Ｅは、２つのグランドを表している。第６の電子デバイス層Ｆは、相互接続層を表している。第７の電子デバイス層Ｇは、アンテナ層を表している。
１つ以上の特定の実施形態に関して本発明を図示して説明してきたが、明らかなことには、本明細書及び添付の図面を読んで理解した当業者には、等価な代替及び変更が思い浮かぶことになる。特に、上述の要素（コンポーネント、アセンブリ、装置、組成など）によって実行される様々な機能に関して、そのような要素を記述するために使用される用語（“手段”への参照を含む）は、特段の断りがない限り、ここに例示した本発明の１つ以上の実施形態においてその機能を果たす開示構造とは構造的に等価でないとしても、記述される要素の指定機能を実行する（すなわち、機能的に等価な）如何なる要素にも対応することが意図される。また、本発明の或る特定の機構は、例示した幾つかの実施形態のうちの１つ以上に関してのみ上述されているかもしれないが、そのような機構が、所与又は特定の用途に関して望ましくて有利であるように、他の実施形態の１つ以上の他の機構と組み合わされてもよい。

Claims (20)

  1. 電子デバイスの集積方法であって、
    第１の基板を有する第１の電子デバイスを用意することであり、
    前記第１の基板の少なくとも一部上に横たわる第１の導電トレースを形成し、
    前記第１の導電トレースの少なくとも一部上に横たわる第１のバリア層を形成し、
    前記第１のバリア層と接触する１つ以上の第１の導電インターコネクトを形成し、そして
    前記第１の導電トレースの少なくとも一部上に横たわり、且つ前記１つ以上の第１のインターコネクトを少なくとも部分的に取り囲む第１の接合層を形成する
    ことを含む、第１の電子デバイスを用意することと、
    第２の基板、１つ以上の第２の導電インターコネクト、及び第２の接合層を有する第２の電子デバイスを用意することと、
    前記１つ以上の第１のインターコネクトを前記１つ以上の第２のインターコネクトと接触させることと、
    前記第１の接合層を前記第２の接合層と接触させることと、
    を有する集積方法。
  2. 前記第１の接合層を前記第２の接合層に接合することと、
    温度処理により、前記１つ以上の第１のインターコネクトを前記１つ以上の第２のインターコネクトに接合し、それにより、前記１つ以上の第１のインターコネクトと前記１つ以上の第２のインターコネクトとの間で拡散が起こることと、
    を更に有する請求項１に記載の集積方法。
  3. 前記第２の基板の少なくとも一部上に第２の導電トレースを形成することと、
    前記第２の導電トレースの少なくとも一部上に第２のバリア層を形成することと、
    前記第２のバリア層と接触させて前記１つ以上の第２の導電インターコネクトを形成することと、
    前記第２のトレースの少なくとも一部上に、前記１つ以上の第２のインターコネクトを少なくとも部分的に取り囲んで、前記第２の接合層を形成することと、
    を更に有する請求項１又は２に記載の集積方法。
  4. 前記第２の電子デバイスの反対側を用意することであり、
    前記第２の導電トレースとは反対側で、前記第２の基板の少なくとも一部上に横たわる第３の導電トレースを形成し、
    前記第３の導電トレースの少なくとも一部上に横たわる第３のバリア層を形成し、
    前記第３のバリア層と接触する１つ以上の第３の導電インターコネクトを形成し、そして
    前記第３の導電トレースの少なくとも一部上に横たわり、且つ前記１つ以上の第３のインターコネクトを少なくとも部分的に取り囲む第３の接合層を形成する
    ことを含む、前記第２の電子デバイスの反対側を用意することと、
    第３の基板、１つ以上の第４の導電インターコネクト、及び第４の接合層を有する第３の電子デバイスを用意することと、
    直接接触により、前記第３の接合層を前記第４の接合層に接合することと、
    温度処理により、前記１つ以上の第３のインターコネクトを前記１つ以上の第４のインターコネクトに接合し、それにより、前記１つ以上の第３のインターコネクトと前記１つ以上の第４のインターコネクトとの間で拡散が起こることと、
    を有する請求項３に記載の集積方法。
  5. 前記１つ以上の第１のインターコネクトの前記１つ以上の第２のインターコネクトへの温度処理による前記接合は、第１の集積スタッキングシーケンスの完了をもたらし、
    前記１つ以上の第３のインターコネクトの前記１つ以上の第４のインターコネクトへの温度処理による前記接合は、第２の集積スタッキングシーケンスの完了をもたらし、
    当該集積方法は更に、Ｎ回のスタッキングシーケンスを繰り返して、上下に集積された積層電子デバイスアセンブリを画成することを有する、
    請求項４に記載の集積方法。
  6. 前記上下に集積された積層電子デバイスアセンブリが、温度処理により接合すること各々の後に試験される、請求項５に記載の集積方法。
  7. 前記第１及び第２の接合層の一部を除去して、それぞれ、前記１つ以上の第１のインターコネクト及び前記１つ以上の第２のインターコネクトの外向きのアドレス可能な面を露出させることと、
    前記１つ以上の第１のインターコネクトの前記面を、前記１つ以上の第２のインターコネクトのそれぞれの前記面に接触させることと、
    を更に有する請求項１乃至６のいずれかに記載の集積方法。
  8. 当該集積方法は更に、
    前記第１のバリア層の少なくとも一部上に横たわる第１のフォトレジスト層を形成することと、
    前記第１のフォトレジスト層をパターニングして、前記第１のフォトレジスト層内に１つ以上のチャネルを形成することと
    を有し、
    前記１つ以上の第１のインターコネクトは、前記第１のフォトレジスト層の前記１つ以上のチャネルの中に形成される、
    請求項１乃至７のいずれかに記載の集積方法。
  9. 前記第１のフォトレジスト層をパターニングした後、且つ前記１つ以上の第１のインターコネクトを形成した後に、前記１つ以上の第１のインターコネクトが残るように前記第１のフォトレジスト層の少なくとも一部を除去すること、
    を更に有する請求項８に記載の集積方法。
  10. 当該集積方法は更に、
    前記第１のバリア層の少なくとも一部上に横たわる第１のシード層を形成することであり、前記第１のバリア層はその上での該第１のシード層の形成を受け入れるように構成されている、第１のシード層を形成すること、
    を有し、
    前記第１のシード層は、前記第１のシード層のうち少なくとも、前記１つ以上の第１のインターコネクトと接触する部分が、前記１つ以上の第１のインターコネクトの一体部分となるように、前記１つ以上の第１のインターコネクトの形成を受け入れるように構成される、
    請求項１乃至９のいずれかに記載の集積方法。
  11. 当該集積方法は更に、
    前記１つ以上の第１の導電インターコネクトを形成した後、且つ前記第１の接合層を形成する前に、前記第１の導電トレースをパターニングすること、
    を有し、
    該パターニングは、前記第１の導電トレースの少なくとも一部と前記第１のバリア層の少なくとも一部とを除去する、
    請求項１乃至１０のいずれかに記載の集積方法。
  12. 当該集積方法は更に、
    前記第１の基板の少なくとも一部上に横たわる第１の接着層を形成すること、
    を有し、
    前記第１の接着層は、前記第１の基板と前記第１の導電トレースとの間に介在される、
    請求項１乃至１０のいずれかに記載の集積方法。
  13. 前記第２の導電トレースを前記第３の導電トレースと電気的に接続するために、前記第２の基板を貫く１つ以上の導電ビアを形成すること、
    を有する請求項４に記載の集積方法。
  14. 前記第１の導電トレースは第１の金属材料で製造され、
    前記１つ以上の第１の導電インターコネクトは、前記第１の金属材料とは異なる第２の金属材料で製造され、且つ
    前記第１のバリア層は、前記第１の導電トレースと前記１つ以上の第１の導電インターコネクトとの間に介在され、前記第１のバリア層は、前記第１のトレースとの前記１つ以上の第１のインターコネクトの相互拡散を防止するように構成される、
    請求項１乃至１３のいずれかに記載の集積方法。
  15. 前記第１の導電インターコネクトは遷移金属からなり、且つ
    前記第１の接合層は非金属酸化物からなる、
    請求項１４に記載の集積方法。
  16. 前記第１の導電トレースは、物理気相堆積、化学気相成長、気相堆積、又はスパッタリングによって形成され、
    前記バリア層は、物理気相堆積、化学気相成長、気相堆積、又はスパッタリングによって形成され、
    前記１つ以上の第１のインターコネクトは、物理気相堆積、化学気相成長、スパッタリング、又は電気めっきによって形成され、且つ
    前記第１の接合層は、化学気相成長、スパッタリング、スピンオンガラスプロセス、又はプラズマＣＶＤにより形成される、
    請求項１乃至１５のいずれかに記載の集積方法。
  17. 第１の電子デバイスを有する集積３Ｄ電子デバイスであって、
    前記第１の電子デバイスは、
    第１の基板と、
    前記第１の基板の少なくとも一部上に配置された第１の複数の導電トレースと、
    前記第１の複数の導電トレースと接触して配置された第１の複数の導電インターコネクトと、
    それぞれ前記第１の複数の導電トレースと前記第１の複数の導電インターコネクトとの間に介在された第１の複数のバリア層と、
    前記第１の基板を少なくとも部分的に覆い且つ前記第１の複数のインターコネクトを少なくとも部分的に取り囲む第１の接合層と
    を有し、
    前記第１の複数のバリア層は、それぞれ前記第１の複数の導電トレースと前記第１の複数の導電インターコネクトとの間の相互拡散を防止するように構成されている、
    集積３Ｄ電子デバイス。
  18. 当該集積３Ｄ電子デバイスは更に第２の電子デバイスを有し、
    前記第２の電子デバイスは、
    第２の基板と、
    前記第２の基板の少なくとも一部上に配置された第２の複数の導電トレースと、
    前記第２の複数の導電トレースと接触して配置された第２の複数の導電インターコネクトと、
    それぞれ前記第２の複数の導電トレースと前記第２の複数の導電インターコネクトとの間に介在された第２の複数のバリア層と、
    前記第２の基板を少なくとも部分的に覆う第２の接合層と
    を有し、
    前記第２の複数のバリア層は、それぞれ前記第２の複数の導電トレースと前記第２の複数の導電インターコネクトとの間の相互拡散を防止するように構成されており、
    前記第１の接合層は前記第２の接合層に接合されており、且つ
    前記第１の複数のインターコネクトのうちの少なくとも１つが、前記第２の複数のインターコネクトのうちの少なくとも１つに拡散接合されている、
    請求項１７に記載の集積３Ｄ電子デバイス。
  19. 前記第１の複数のバリア層は、その上でのそれぞれの第１のシード層の形成を受け入れるように構成されており、前記第１のシード層は、前記第１のシード層が前記第１の複数の導電インターコネクトのそれぞれの一体部分を形成するよう、前記第１の複数の導電インターコネクトと適合している、請求項１７又は１８に記載の集積３Ｄ電子デバイス。
  20. 前記第１の複数の導電トレース及び前記第２の複数の導電トレースのうちの少なくとも一方は、アルミニウム又はアルミニウム合金からなり、
    前記第１の複数の導電インターコネクト及び前記第２の複数の導電インターコネクトのうちの少なくとも一方は、ニッケル又はニッケル合金からなり、
    前記第１の複数のバリア層及び前記第２の複数のバリア層のうちの少なくとも一方は、窒化チタン、チタンタングステン、タンタル、及び窒化タンタルからなる群から選択されており、且つ
    前記第１の接合層及び前記第２の接合層のうちの少なくとも一方は酸化物からなる、
    請求項１８又は１９に記載の集積３Ｄ電子デバイス。
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