CN115458479A - 一种高带宽裸片的制作方法及高带宽裸片 - Google Patents

一种高带宽裸片的制作方法及高带宽裸片 Download PDF

Info

Publication number
CN115458479A
CN115458479A CN202211176793.3A CN202211176793A CN115458479A CN 115458479 A CN115458479 A CN 115458479A CN 202211176793 A CN202211176793 A CN 202211176793A CN 115458479 A CN115458479 A CN 115458479A
Authority
CN
China
Prior art keywords
wafer
dielectric layer
layer
feol
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211176793.3A
Other languages
English (en)
Inventor
吴恒
王峰
王延
黄达
李作
卓铭
杨存永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bitmain Technologies Inc
Original Assignee
Bitmain Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Bitmain Technologies Inc filed Critical Bitmain Technologies Inc
Priority to CN202211176793.3A priority Critical patent/CN115458479A/zh
Publication of CN115458479A publication Critical patent/CN115458479A/zh
Priority to PCT/CN2023/113378 priority patent/WO2024066783A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开提供一种高带宽裸片的制作方法及高带宽裸片，该方法包括：将第一晶圆的第一金属层与第二晶圆的第一金属层键合；减薄第二晶圆的硅基底层，直至暴露出第二晶圆的第一FEOL介质层；在第一FEOL介质层上方搭建第一BEOL介质层；在第一BEOL介质层上方搭建第二晶圆的第二金属层；将第二晶圆的第二金属层与第三晶圆的金属层键合；在本公开中，第二晶圆的上下表面都有金属层，可以同时实现晶圆间的互联连线，极大的提高了芯片的带宽。

Description

一种高带宽裸片的制作方法及高带宽裸片
技术领域
本公开涉及但不限于半导体制造技术领域，尤其涉及一种高带宽裸片的制作方法及高带宽裸片。
背景技术
芯片(chip)作为一种集成电路，由裸片(die)封装而成，裸片中包括大量的晶体管。不同的芯片有不同的集成规模，大到几亿，小到几十、几百个晶体管。芯片的生产过程就是在晶圆(wafer)表面上形成集成电路，再切割成一片一片的裸片，最后把这些裸片分别进行封装，形成最终的芯片。
目前，还未进行封装的裸片受到2.5D封装和硅通孔(through silicon vias，TSV)键合的限制，带宽有限，对芯片布线有很高要求，设计难度很大。
发明内容
本公开提供一种高带宽裸片的制作方法及其高带宽裸片，以提高芯片的带宽。
第一方面，本公开提供一种高带宽裸片的制作方法，包括：将第一晶圆的第一金属层与第二晶圆的第一金属层键合；减薄第二晶圆的硅基底层，直至暴露出第二晶圆的第一前道工艺(front end of line，FEOL)介质层；在第一FEOL介质层上方搭建第一后道工艺(backend of line，BEOL)介质层；在第一BEOL介质层上方搭建第二晶圆的第二金属层；将第二晶圆的第二金属层与第三晶圆的金属层键合。
在一种可能的实施方式中，上述方法还包括：在第二晶圆的硅基底层与第一FEOL介质层之间插入一牺牲层；减薄第二晶圆的硅基底层，直至暴露出第一FEOL介质层，包括：减薄第二晶圆的硅基底层，直至暴露出牺牲层；减薄牺牲层，直至暴露出第一FEOL介质层。
在第二晶圆的硅基底层与第一FEOL介质层之间插入牺牲层的技术方案，可以在后续减薄第二晶圆的硅基底层时，不损伤第二晶圆的第一FEOL介质层。
在一种可能的实施方式中，上述方法还包括：在第三晶圆的硅基底层中埋入TSV，TSV朝向背离第三晶圆的FEOL介质层的方向延伸。
在一种可能的实施方式中，上述方法还包括：在第一晶圆的硅基底层中埋入硅通孔TSV，TSV朝向背离第一晶圆的第二FEOL介质层的方向延伸。
TSV可以通过垂直互连减小信号延迟，降低电容/电感，实现芯片间的低功耗、高速通讯，并增加带宽，实现芯片集成的小型化。
在一种可能的实施方式中，在将第一晶圆的第一金属层与第二晶圆的第一金属层键合之前，上述方法还包括：减薄第一晶圆的硅基底层，直至暴露出第一晶圆的第二前道工艺FEOL介质层；在第二FEOL介质层上方搭建第三后道工艺BEOL介质层；在第三BEOL介质层上方搭建第一晶圆的第二金属层；将第一晶圆的第二金属层与第四晶圆的金属层键合。
将相邻晶圆的金属层键合，如本公开所述的将第一晶圆的第二金属层与第四晶圆的金属层键合，可以为晶圆之间提供电通路，进一步地，在制作裸片时，可以引入垂直互联金属层，实现晶圆堆叠和先进封装技术，进而减小裸片的尺寸，降低成本。
第二方面，本公开提供一种高带宽裸片，包括：第一晶圆、第二晶圆和第三晶圆；第二晶圆包括相对设置的第一金属层和第二金属层；第二晶圆的第一金属层与第一晶圆的第一金属层键合，第二晶圆的第二金属层与第三晶圆的金属层键合。
在一种可能的实施方式中，第二晶圆还包括依次设置的第一BEOL介质层、第一FEOL介质层以及第四BEOL介质层；第一BEOL介质层由第一FEOL介质层的第一表面长出，第四BEOL介质层由第一FEOL介质层的第二表面长出，第一表面与第二表面相对；第二晶圆的第一金属层设置于第四BEOL介质层的第三表面，第二晶圆的第二金属层设置于第一BEOL介质层的第四表面，第三表面为第一BEOL介质层上背离第一FEOL介质层的表面，第四表面为第一BEOL介质层上背离第一FEOL介质层的表面。
第二晶圆包括两个BEOL介质层(即第一BEOL介质层和第四BEOL介质层)，还包括两个金属层，第二晶圆的这种结构可以称为双面供电网络结构，双面供电网络结构可以可以使第二晶圆的两个表面分别与第一晶圆和第三晶圆键合，双面供电网络结构可以充当逻辑芯片数据接口，实现第二晶圆与第一晶圆和第三晶圆的信号网络互连，进而极大的提高裸片的带宽。
在一种可能的实施方式中，第三晶圆的硅基底层中设置有TSV，TSV朝向背离第三晶圆的FEOL介质层的方向延伸。
在一种可能的实施方式中，第一晶圆的硅基底层中设置有TSV，TSV朝向背离第一晶圆的第二FEOL介质层的方向延伸。
在一种可能的实施方式中，高带宽裸片还包括第四晶圆；第一晶圆还包括依次设置的第二BEOL介质层、第二FEOL介质层以及第三BEOL介质层；第二BEOL介质层由第二FEOL介质层的第五表面长出，第三BEOL介质层由第二FEOL介质层的第六表面长出，第五表面与第六表面相对；第一晶圆的第一金属层设置于第二BEOL介质层的第七表面，第一晶圆的第二金属层设置于第三BEOL介质层的第八表面，第七表面为第二BEOL介质层上背离第二FEOL介质层的表面，第八表面为第三BEOL介质层上背离第二FEOL介质层的表面。
需要说明的是，在上述实施方式中，第一晶圆具有如第二晶圆的双面供电网络结构。
本公开提供的技术方案可以包括以下有益效果：
在本公开中，将第一晶圆的第一金属层与第二晶圆的第一金属层键合，减薄第二晶圆的硅基底层，直至暴露出第二晶圆的第一FEOL介质层，在第一FEOL介质层上方搭建第一BEOL介质层，在第一BEOL介质层上方搭建第二晶圆的第二金属层，将第二晶圆的第二金属层与第三晶圆的金属层键合，使得第二晶圆的上下表面都有金属层，可以同时实现晶圆间的互联连线，极大的提高了芯片的带宽。
进一步地，基于第二晶圆的双面供电网络结构，可是实现对第二晶圆的正反面进行双面布线以及供电，直接与上层晶圆键合，该双面供电网络还可以实现充当逻辑芯片接口的功能。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1为本公开实施例中高带宽裸片的制作方法的第一种实施流程示意图；
图2a-2e为本公开实施例中高带宽裸片的制作方法的第二种实施流程示意图；
图3为本公开实施例中高带宽裸片的制作方法的第三种实施流程示意图；
图4为本公开实施例中高带宽芯片的制作方法的第一种实施流程示意图；
图5为本公开实施例中高带宽芯片的制作方法的第二种实施流程示意图；
图6为本公开实施例中高带宽裸片的一种结构示意图；
图7为本公开实施例中高带宽芯片的一种结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
为了说明本公开所述的技术方案，下面通过具体实施例来进行说明。
在裸片的制作过程中，可以采用三维片上系统技术和混合键合技术实现两个晶圆(wafer)的键合，再结合硅中介层(si interposer)，实现和其他功能裸片(die)的连接。
目前，多芯片封装技术可以实现两个晶圆的键合，但也只能键合两个晶圆。若为了实现更多层芯片的垂直封装，则需要借助硅中介层做2.5D封装，或者采用TSV键合的方式，这两种方式制作出的芯片，带宽有限，同时对上层逻辑计算芯片布线有很高要求，设计难度很大。
为了解决上述问题，本公开实施例提供一种高带宽裸片的制作方法，以提高芯片的带宽。
首先，在制作高带宽裸片之前，先制作高带宽裸片中用于集成的M个晶圆，M为大于或者等于3的正整数，再使用制备好的M个晶圆制做高带宽裸片。
接下来，执行上述高带宽裸片的制作方法。
在一实施例中，以三个晶圆制作高带宽裸片为例进行说明。示例性的，假设M等于3，即高带宽裸片中集成了3个晶圆，分别为第一晶圆(可以记为晶圆A)、第二晶圆(可以记为晶圆B)和第三晶圆(可以记为晶圆C)。那么，这3个晶圆的制作方法可以包括：先制备硅基底层(也可以称为衬底、基底等)；再于硅基底层上方制备一层FEOL介质层，FEOL介质层中包括晶体管；FEOL介质层制备好后，再于FEOL介质层上方制备BEOL介质层，BEOL介质层由若干层导电金属线组成，其中，不同层的导电金属线之间由柱状的金属相连；BEOL介质层制备好之后，在BEOL介质层上方搭建一金属层。至此，便完成了对晶圆A、晶圆B和晶圆C的制备。
图1为本公开实施例中高带宽裸片的制作方法的第一种实施流程示意图，参见图1所示，该高带宽裸片的制作方法可以包括：
S101，将晶圆A的第一金属层与晶圆B的第一金属层键合。
需要说明的是，晶圆的金属层可以包括但不限于铜、铝、金、银等金属，本公开实施例以晶圆的金属层为铜为例对高带宽裸片的制作方法进行具体说明。
S102，减薄第二晶圆的硅基底层，直至暴露出第二晶圆的第一FEOL介质层。
可以理解的，键合晶圆A的第一金属层与晶圆B的第一金属层后，减薄晶圆B的硅基底层，直至暴露出晶原B的第一FEOL介质层中的晶体管。
在一种可能的实施方式中，在制备晶圆B时，为了保护晶圆B的第一FEOL介质层，还可以在晶圆B的硅基底层与第一FEOL介质层之间插入一牺牲层。
示例性的，在制备晶圆B的硅基底层之后，搭建晶圆B的第一FEOL介质层之前，通过外延生长法在硅基底层上生长硅基化合物，形成牺牲层；或者将制备好的硅基化合物介质层与硅基底层键合，形成牺牲层。当然，在晶圆B的硅基底层与第一FEOL介质层之间插入牺牲层的方式还可以为其他方式，本公开实施例对此不做具体限定。
需要说明的是，上述用于制作牺牲层的硅基化合物可以包括但不限于：硅-锗合金(Si-Ge)、氧化硅(SiOx)、硅碳氮(SiCN)、氮化硅(SiN)等。
本公开实施例所述的在晶圆B的硅基底层与第一FEOL介质层之间插入牺牲层的技术方案，可以在后续减薄晶圆B的硅基底层时，不损伤晶圆B的第一FEOL介质层。
在一种可能的实施方式中，在晶圆B的硅基底层与第一FEOL介质层之间存在牺牲层的情况下，上述S102可以包括：减薄第二晶圆的硅基底层，直至暴露出牺牲层；减薄牺牲层，直至暴露出第一FEOL介质层。
可以理解的，将晶圆A的第一金属层与晶圆B的第一金属层以键合的方式结合在一起之后，对晶圆B没有与晶圆A键合的一面(即晶圆B的硅基底层)做减薄处理，减薄晶圆B时，先减薄硅基底层，暴露出硅基底层与晶圆B的第一FEOL介质层之间的牺牲层，再减薄牺牲层，直至暴露出晶圆B的第一FEOL介质层中的晶体管。
S103，在第一FEOL介质层上方搭建第一BEOL介质层。
可以理解的，减薄晶圆B的硅基底层，暴露出晶圆B的FEOL介质层之后，在晶圆B的FEOL介质层的上方再搭建一层BEOL介质层(即第一BEOL介质层)，这也是晶圆B中的第2个BEOL介质层。
需要说明的是，减薄晶圆B之后，在暴露出晶体管的晶圆B的第一FEOL介质层上搭建的第一BEOL介质层，与制备晶圆B时，搭建在晶圆B的第一金属层和第一FEOL介质层之间的BEOL介质层结构相同。
S104，在第一BEOL介质层上方搭建第二晶圆的第二金属层。
可以理解的，将晶圆B的第一BEOL介质层搭建完成后，在第一BEOL介质层上方再搭建晶圆B的第二金属层。
本公开实施例中所述的在晶圆B的第一FEOL介质层上搭建第一BEOL介质层，再于第一BEOL介质层上方搭建晶圆B的第二金属层的技术方案，可以使晶圆B的正反面都有金属层，也就是说，晶圆B的正反两面都可以供电，晶圆B的这种结构可以称为双面供电网络结构，基于该双面供电网络结构，可以将晶圆B与上层的晶圆(即晶圆C)进行键合，该双面供电网络结构还可以充当逻辑芯片数据接口，实现晶圆B与晶圆C的信号网络互连，进而极大的提高最终成品(即芯片)的带宽。
S105，将第二晶圆的第二金属层与第三晶圆的金属层键合。
可以理解的，晶圆B的第二金属层搭建完成后，将晶圆B的第二金属层与晶圆C的金属层以键合的方式结合在一起。
示例性的，图2a-2e为本公开实施例中高带宽裸片的制作方法的第二种实施流程示意图，参见图2a所示，先制作晶圆A、晶圆B和晶圆C，再将晶圆A的第一金属层2014与晶圆B的第一金属层2025以键合的方式结合在一起(参见图2b)；再对晶圆B的硅基底层2021做减薄处理，直至暴露出牺牲层2022，再减薄牺牲层2022，直至暴露出晶圆B的第一FEOL介质层2023中的晶体管(参见图2c)；对晶圆B做减薄处理之后，于晶圆B的第一FEOL介质层2023上方搭建一层BEOL介质层作为晶圆B的第一BEOL介质层2026，再于第一BEOL介质层2026上方搭建金属层作为晶圆B的第二金属层2027(参见图2d)；搭建好晶圆B的第二金属层2027之后，将晶圆B的第二金属层2027与晶圆C的金属层2034以键合的方式结合在一起(参见图2e)。至此，便完成了集成3个晶圆的高带宽裸片的制作。
在一实施例中，以四个晶圆制作高带宽裸片为例进行说明。示例性的，假设M等于4，即高带宽裸片中集成了4个晶圆，分别为第一晶圆(可以记为晶圆A’)、第二晶圆(可以记为晶圆B’)、第三晶圆(可以记为晶圆C’)和第四晶圆(可以记为晶圆D)。那么，这4个晶圆的制作方法可以包括：先制备硅基底层(也可以称为衬底、基底等)；再于硅基底层上方制备一层FEOL介质层，FEOL介质层中包括晶体管；FEOL介质层制备好后，再于FEOL介质层上方制备BEOL介质层，BEOL介质层由若干层导电金属线组成，其中，不同层的导电金属线之间由柱状的金属相连；BEOL介质层制备好之后，在BEOL介质层上方搭建一金属层。至此，便完成了对晶圆A’、晶圆B’、晶圆C’和晶圆D的制备。
图3为本公开实施例中高带宽裸片的制作方法的第三种实施流程示意图，参见图3所示，该高带宽裸片的制作方法可以包括：
S301，减薄第一晶圆的硅基底层，直至暴露出第一晶圆的第二FEOL介质层。
可以理解的，减薄晶圆A’的硅基底层，直至暴露出晶原A’的第二FEOL介质层中的晶体管。
在一种可能的实施方式中，晶圆A’的硅基底层与第二FEOL介质层之间可以存在牺牲层，在晶圆A’的硅基底层与第二FEOL介质层之间存在牺牲层的情况下，上述S301可以包括：减薄第一晶圆的硅基底层，直至暴露出牺牲层；减薄牺牲层，直至暴露出第二FEOL介质层。
S302，在第一晶圆的第二FEOL介质层上方搭建第三BEOL介质层。
可以理解的，在执行S301之后，在晶圆A’的第二FEOL介质层的上方再搭建晶圆A’的第三BEOL介质层，这也是晶圆A’中的第2个BEOL介质层。
S303，在第三BEOL介质层上方搭建第一晶圆的第二金属层。
可以理解的，将晶圆A’的第三BEOL介质层搭建完成后，在晶圆A’的第三BEOL介质层上方再搭建晶圆A’的第二金属层。
S304，将第一晶圆的第一金属层与第二晶圆的第一金属层键合。
需要说明的是，S304的执行过程可以参考上述S101。
S305，减薄第二晶圆的硅基底层，直至暴露出第二晶圆的第一FEOL介质层。
需要说明的是，S305的执行过程可以参考上述S102。
S306，在第二晶圆的第一FEOL介质层上方搭建第一BEOL介质层。
需要说明的是，S306的执行过程可以参考上述S103。
S307，在第二晶圆的第一BEOL介质层上方搭建第二晶圆的第二金属层。
需要说明的是，S307的执行过程可以参考上述S104。
S308，将第二晶圆的第二金属层与第三晶圆的金属层键合。
需要说明的是，S308的执行过程可以参考上述S105。
示例性的，制作集成4个晶圆的高带宽裸片时，先减薄晶圆A’的硅基底层，直至暴露出牺牲层，再减薄牺牲层，直至暴露出晶圆A’的第二FEOL介质层中的晶体管；对晶圆A’做减薄处理之后，于晶圆A’的第二FEOL介质层上方搭建BEOL介质层作为晶圆A’的第三BEOL介质层；在第三BEOL介质层上方再搭建一层金属层作为晶圆A’的第二金属层；晶圆A’的第二金属层搭建完成之后，将晶圆A’的第二金属层与晶圆D的金属层以键合的方式结合在一起；晶圆A’的第二金属层与晶圆D的金属层键合之后，将晶圆A’的第一金属层与晶圆B’的第一金属层以键合的方式结合在一起；再对晶圆B’的硅基底层做减薄处理，直至暴露出牺牲层，再减薄牺牲层，直至暴露出晶圆B’的第一FEOL介质层中的晶体管；对晶圆B’做减薄处理之后，于晶圆B’的第一FEOL介质层上方搭建BEOL介质层作为晶圆B’的第一BEOL介质层；再于晶圆B’的第一BEOL介质层上方搭建金属层作为晶圆B’的第二金属层；搭建好晶圆B’的第二金属层之后，将晶圆B’的第二金属层与晶圆C’的金属层以键合的方式结合在一起。至此，便完成了集成3个以上晶圆的高带宽裸片的制作。
可以理解的，上述集成3个晶圆的高带宽裸片中的晶圆B与上述集成4个晶圆的高带宽裸片中的晶圆A’和晶圆B’都包括两个结构相同的BEOL介质层和两个金属层，即晶圆B、晶圆A’和晶圆B’都为双面供电网络结构。
在一实施例中，制备集成M个晶圆的高带宽裸片时，上述集成M个晶圆的高带宽裸片中有M-2个晶圆为双面供电网络结构。
示例性的，制作集成M个晶圆的高带宽裸片时，先制备M个晶圆，再将晶圆的金属层依次键合，其中，具有双面供电网络结构的第i个晶圆和同样具有双面供电网络结构的第i+1个晶圆的制备方法和键合方法如同上述实施例中的集成4个晶圆的高带宽裸片中的晶圆A’和晶圆B’的制备方法和键合方法，第1个晶圆和第M个晶圆的制备方法和键合方法如同上述实施例中的集成4个晶圆的高带宽裸片中的晶圆D和晶圆C’的制备方法和键合方法。
基于相同的发明构思，本公开实施例还提供一种高带宽芯片的制作方法，高带宽芯片的制作方法可以包括上述一个或多个实施例所述的高带宽裸片的制作方法，还可以包括对高带宽裸片的封装方法。本公开实施例以集成3个晶圆的高带宽芯片的制作方法为例进行具体说明。
在一种可能的实施方式中，得到集成3个晶圆的高带宽裸片之后，可以基于该高带宽裸片中的第三晶圆的TSV或者高带宽裸片中的第一晶圆的TSV做高带宽裸片的封装，得到高带宽芯片。
可以理解的，当晶圆A、晶圆B与晶圆C分别键合在一起后，集成3个晶圆的高带宽落裸片就已制作完成，此时可以基于TSV做高带宽裸片的封装，得到集成3个晶圆的高带宽芯片，其中，当TSV埋入晶圆C时，基于晶圆C的TSV做高带宽裸片的封装，当TSV埋入晶圆A时，基于晶圆A的TSV做高带宽裸片的封装。
需要说明的是，TSV可以用铜、钨、多晶硅等导电物质来填充，以实现TSV的垂直电气互连。
在一实施例中，制备高带宽裸片时，可以在第三晶圆的硅基底层中埋入TSV，然后可以基于第三晶圆的TSV制作高带宽芯片。其中，TSV朝向背离第三晶圆的FEOL介质层的方向延伸。
本公开实施例所述的TSV技术，可以通过垂直互连减小信号延迟，降低电容/电感，实现芯片间的低功耗、高速通讯，并增加带宽，实现芯片集成的小型化。
示例性的，图4为本公开实施例中高带宽芯片的制作方法的第一种实施流程示意图，参见图4所示，当TSV埋入第三晶圆时，高带宽芯片的制作方法如下：
需要说明的是，假设高带宽芯片中包括3个晶圆，那么，在制作高带宽芯片前，先制备集成3个晶圆的高带宽裸片。参见图2a所示，先制备晶圆A、晶圆B与晶圆C，其中，晶圆B的硅基底层20021与第一FEOL介质层2023之间插入有一牺牲层2022，晶圆C的硅基底层2031中埋入有TSV。
S401，键合晶圆A的第一金属层与晶圆B的第一金属层，
S402，减薄晶圆B的硅基底层，直至暴露出晶圆B的第一FEOL介质层。
S403，在晶圆B的第一FEOL介质层上方搭建一层第一BEOL介质层。
S404，在晶圆B的第一BEOL介质层上方搭建第二金属层。
S405，键合晶圆B的第二金属层与晶圆C的金属层，得到高带宽裸片。
S406，基于晶圆C的硅基底层中的TSV，封装S405中的高带宽裸片，得到高带宽芯片。
在另一实施例中，制备高带宽裸片时，可以在第一晶圆的硅基底层中埋入TSV，然后可以基于第一晶圆的TSV制作高带宽芯片。其中，TSV朝向背离第一晶圆的FEOL介质层的方向延伸。
示例性的，图5为本公开实施例中高带宽芯片的制作方法的第二种实施流程示意图，参见图5所示，当TSV埋入第一晶圆时，高带宽芯片的制作方法如下：
需要说明的是，在制备高带宽芯片前，先制备晶圆A、晶圆B与晶圆C，其中，晶圆B的硅基底层与第一FEOL介质之间插入有一牺牲层，晶圆A的硅基底层中埋入有TSV。
S501，键合晶圆A的第一金属层与晶圆B的第一金属层，
S502，减薄晶圆B的硅基底层，直至暴露出晶圆B的第一FEOL介质层。
S503，在晶圆B的第一FEOL介质层上方搭建一层第一BEOL介质层。
S504，在晶圆B的第一BEOL介质层上方搭建第二金属层。
S505，键合晶圆B的第二金属层与晶圆C的金属层，得到高带宽裸片。
S506，基于晶圆A的硅基底层中的TSV，封装S505中的高带宽裸片，得到高带宽芯片。
至此，便完成了集成3个晶圆的高带宽芯片的制作。
在本公开实施例中，将第一晶圆的第一金属层与第二晶圆的第一金属层键合，减薄第二晶圆的硅基底层，直至暴露出第二晶圆的第一FEOL介质层，在第一FEOL介质层上方搭建第一BEOL介质层，在第一BEOL介质层上方搭建第二晶圆的第二金属层；将第二晶圆的第二金属层与第三晶圆的金属层键合，使得第二晶圆的上下表面都有金属层，可以同时实现晶圆间的互联连线，极大的提高了芯片的带宽。
进一步地，基于第二晶圆的双电供电网络结构，可是实现对第二晶圆的正反面进行双面布线以及供电，直接与上层晶圆键合，该双面供电网络还可以实现充当逻辑芯片接口的功能。
基于相同的发明构思，本公开实施例提供一种高带宽裸片，上述高带宽裸片的制作方法中的图2e提供了本公开实施例中高带宽裸片的一种结构示意图，参见图2e所示，该高带宽裸片包括：晶圆A、晶圆B和晶圆C；晶圆B包括相对设置的第一金属层2025和第二金属层42027；晶圆B的第一金属层2025与晶圆A的第一金属层4014键合，晶圆B的第二金属层2027与晶圆C的金属层4031键合。
在一实施例中，晶圆B还可以包括依次设置的第一BEOL介质层2026、第一FEOL介质层2023以及第四BEOL介质层2024；第一BEOL介质层2026由第一FEOL介质层2023的第一表面长出，第四BEOL介质层2024由第一FEOL介质层2023的第二表面长出，第一表面与第二表面相对；晶圆B的第一金属层2025设置于第四BEOL介质层2024的第三表面，晶圆B的第二金属层2027设置于第一BEOL介质层2026的第四表面，第三表面为第一BEOL介质层2026上背离第一FEOL介质层2023的表面，第四表面为第一BEOL介质层2026上背离第一FEOL介质层2023的表面。
上述结构为集成3个晶圆的高带宽裸片，本公开实施例提供的高带宽裸片还可以集成3个以上的晶圆，图6为本公开实施例中高带宽裸片的一种结构示意图，参见图6所示，该高带宽裸片还可以包括：晶圆D，晶圆D的金属层6014与晶圆A’的第二金属层2016键合。
在一实施例中，参见图6所示，集成4个晶圆的高带宽裸片还可以包括晶圆D，晶圆A’还可以包括依次设置的第二BEOL介质层2013、第二FEOL介质层2012以及第三BEOL介质层2015；第二BEOL介质层2013由第二FEOL介质层2012的第五表面长出，第三BEOL介质层2015由第二FEOL介质层2012的第六表面长出，第五表面与第六表面相对；晶圆A’的第一金属层2014设置于第二BEOL介质层2013的第七表面，晶圆A’的第二金属层2016设置于第三BEOL介质层2015的第八表面，第七表面为第二BEOL介质层2013上背离第二FEOL介质层2012的表面，第八表面为第三BEOL介质层2015上背离第二FEOL介质层2012的表面。
基于相同的发明构思，本公开实施例还提供一种高带宽芯片，高带宽芯片可以包括上述一个或多个实施例所述的高带宽裸片，还可以包括封装层。本公开实施例以集成3个晶圆的高带宽芯片为例进行具体说明。图7为本公开实施例中高带宽芯片的一种结构示意图，参见图7所示，该高带宽芯片可以包括：晶圆A、晶圆B、晶圆C和封装层701。
在一种可能的实施方式中，高带宽芯片可以包括集成3个晶圆的高带宽裸片与封装层，封装层由第三晶圆的硅基底层的第九表面长出。
在一实施例中，参见图7所示，晶圆C的硅基底层2031中设置有TSV，TSV朝向背离晶圆C的FEOL介质层2032的方向，朝向晶圆C的硅基底层2031的第九表面延伸，封装层701位于晶圆C的硅基底层2031的第九表面上。
在一种可能的实施方式中，高带宽芯片可以包括集成3个晶圆的高带宽裸片与封装层，封装层由第一晶圆的硅基底层的第十表面长出。
在一实施例中，第一晶圆的硅基底层中设置有TSV，TSV朝向背离第一晶圆的第二FEOL介质层的方向，朝向第一晶圆的硅基底层的第九表面延伸，封装层位于第一晶圆的硅基底层的第十表面上。
本领域技术人员可以理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。
以上所述实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的精神和范围，均应包含在本公开的保护范围之内。

Claims (10)

1.一种高带宽裸片的制作方法，其特征在于，包括：
将第一晶圆的第一金属层与第二晶圆的第一金属层键合；
减薄所述第二晶圆的硅基底层，直至暴露出所述第二晶圆的第一前道工艺FEOL介质层；
在所述第一FEOL介质层上方搭建第一后道工艺BEOL介质层；
在所述第一BEOL介质层上方搭建所述第二晶圆的第二金属层；
将所述第二晶圆的第二金属层与第三晶圆的金属层键合。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述第二晶圆的硅基底层与所述第一FEOL介质层之间插入一牺牲层；
所述减薄所述第二晶圆的硅基底层，直至暴露出所述第一FEOL介质层，包括：
减薄所述第二晶圆的硅基底层，直至暴露出所述牺牲层；
减薄所述牺牲层，直至暴露出所述第一FEOL介质层。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述第三晶圆的硅基底层中埋入硅通孔TSV，所述TSV朝向背离所述第三晶圆的FEOL介质层的方向延伸。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述第一晶圆的硅基底层中埋入硅通孔TSV，所述TSV朝向背离所述第一晶圆的第二FEOL介质层的方向延伸。
5.根据权利要求1所述的方法，其特征在于，在所述将第一晶圆的第一金属层与第二晶圆的第一金属层键合之前，所述方法还包括：
减薄第一晶圆的硅基底层，直至暴露出所述第一晶圆的第二前道工艺FEOL介质层；
在所述第二FEOL介质层上方搭建第三BEOL介质层；
在所述第三BEOL介质层上方搭建所述第一晶圆的第二金属层；
将所述第一晶圆的第二金属层与第四晶圆的金属层键合。
6.一种高带宽裸片，其特征在于，包括：第一晶圆、第二晶圆和第三晶圆；所述第二晶圆包括相对设置的第一金属层和第二金属层；
所述第二晶圆的第一金属层与所述第一晶圆的第一金属层键合，所述第二晶圆的第二金属层与所述第三晶圆的金属层键合。
7.根据权利要求6所述的高带宽裸片，其特征在于，所述第二晶圆还包括依次设置的第一后道工艺BEOL介质层、第一前道工艺FEOL介质层以及第四BEOL介质层；所述第一BEOL介质层由所述第一FEOL介质层的第一表面长出，所述第四BEOL介质层由所述第一FEOL介质层的第二表面长出，所述第一表面与所述第二表面相对；
所述第二晶圆的第一金属层设置于所述第四BEOL介质层的第三表面，所述第二晶圆的第二金属层设置于所述第一BEOL介质层的第四表面，所述第三表面为所述第一BEOL介质层上背离所述第一FEOL介质层的表面，所述第四表面为所述第一BEOL介质层上背离所述第一FEOL介质层的表面。
8.根据权利要求6所述的高带宽裸片，其特征在于，所述第三晶圆的硅基底层中设置有硅通孔TSV，所述TSV朝向背离所述第三晶圆的FEOL介质层的方向延伸。
9.根据权利要求6所述的高带宽裸片，其特征在于，所述第一晶圆的硅基底层中设置有TSV，所述TSV朝向背离所述第一晶圆的第二FEOL介质层的方向延伸。
10.根据权利要求6所述的高带宽裸片，其特征在于，所述高带宽裸片还包括第四晶圆；
所述第一晶圆还包括依次设置的第二BEOL介质层、第二FEOL介质层以及第三BEOL介质层；所述第二BEOL介质层由所述第二FEOL介质层的第五表面长出，所述第三BEOL介质层由所述第二FEOL介质层的第六表面长出，所述第五表面与所述第六表面相对；
所述第一晶圆的第一金属层设置于所述第二BEOL介质层的第七表面，所述第一晶圆的第二金属层设置于所述第三BEOL介质层的第八表面，所述第七表面为所述第二BEOL介质层上背离所述第二FEOL介质层的表面，所述第八表面为所述第三BEOL介质层上背离所述第二FEOL介质层的表面。
CN202211176793.3A 2022-09-26 2022-09-26 一种高带宽裸片的制作方法及高带宽裸片 Pending CN115458479A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211176793.3A CN115458479A (zh) 2022-09-26 2022-09-26 一种高带宽裸片的制作方法及高带宽裸片
PCT/CN2023/113378 WO2024066783A1 (zh) 2022-09-26 2023-08-16 一种高带宽裸片的制作方法及高带宽裸片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211176793.3A CN115458479A (zh) 2022-09-26 2022-09-26 一种高带宽裸片的制作方法及高带宽裸片

Publications (1)

Publication Number Publication Date
CN115458479A true CN115458479A (zh) 2022-12-09

Family

ID=84306710

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211176793.3A Pending CN115458479A (zh) 2022-09-26 2022-09-26 一种高带宽裸片的制作方法及高带宽裸片

Country Status (2)

Country Link
CN (1) CN115458479A (zh)
WO (1) WO2024066783A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024066783A1 (zh) * 2022-09-26 2024-04-04 北京比特大陆科技有限公司 一种高带宽裸片的制作方法及高带宽裸片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354975B2 (en) * 2016-05-16 2019-07-16 Raytheon Company Barrier layer for interconnects in 3D integrated device
US11672111B2 (en) * 2018-12-26 2023-06-06 Ap Memory Technology Corporation Semiconductor structure and method for manufacturing a plurality thereof
US11417628B2 (en) * 2018-12-26 2022-08-16 Ap Memory Technology Corporation Method for manufacturing semiconductor structure
CN115458479A (zh) * 2022-09-26 2022-12-09 北京比特大陆科技有限公司 一种高带宽裸片的制作方法及高带宽裸片

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024066783A1 (zh) * 2022-09-26 2024-04-04 北京比特大陆科技有限公司 一种高带宽裸片的制作方法及高带宽裸片

Also Published As

Publication number Publication date
WO2024066783A1 (zh) 2024-04-04

Similar Documents

Publication Publication Date Title
Beyne The 3-D interconnect technology landscape
US20220157782A1 (en) Fully Interconnected Heterogeneous Multi-layer Reconstructed Silicon Device
US20210020610A1 (en) High bandwidth die to die interconnect with package area reduction
CN102299143B (zh) 半导体元件
US20130154112A1 (en) Method for Forming Isolation Trenches in Micro-Bump Interconnect Structures and Devices Obtained Thereof
US7700410B2 (en) Chip-in-slot interconnect for 3D chip stacks
US9553080B1 (en) Method and process for integration of TSV-middle in 3D IC stacks
US9263351B2 (en) Method of forming an integrated inductor by dry etching and metal filling
EP4024450A1 (en) Stacked chip package and terminal device
WO2024066783A1 (zh) 一种高带宽裸片的制作方法及高带宽裸片
CN104766806A (zh) 晶圆三维集成的方法
CN114400219A (zh) 半导体器件及其制造方法、封装器件和电子装置
WO2017091155A1 (en) Tsv embedded thyristor for short discharge path and reduced loading in stacked dies
TWI805079B (zh) 半導體器件及其製作方法
CN116344479A (zh) 包括具有贯穿基板过孔的电-热-机械管芯（etmd）的复合ic管芯封装
WO2023131505A1 (en) Through-silicon via and backside power distribution structure
CN212083723U (zh) 基于硅光转接板技术的硅基光电子器件
Do High-Density Fan-Out Technology for Advanced SiP and Heterogeneous Integration
CN104766828A (zh) 晶圆三维集成的方法
WO2022261812A1 (zh) 三维堆叠封装及三维堆叠封装制造方法
WO2022160102A1 (zh) 芯片堆叠结构及其制备方法、芯片堆叠封装、电子设备
KR101601793B1 (ko) 멀티칩 모듈들을 위한 개선된 전기적 연결들
US20220208712A1 (en) Multi-level bridge interconnects
CN104733437A (zh) 晶圆三维集成的方法
CN113299629A (zh) 链路单元及其制备方法、半导体封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination