KR20020014697A - 반도체장치 - Google Patents

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가시오 가즈오
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Abstract

본 발명은 CSP(Chip Size Package)구조의 반도체장치 및 그 제조방법에 관한 것으로서,
복수의 접속패드를 구비하는 반도체기판의 회로소자형성영역상에 복수의 도체층과 유전체층에 의해 형성되는 용량소자, 혹은 패터닝된 도체층에 의해 형성되는 유도소자의 적어도 어느 쪽인가 한쪽을 구비하는 박막수동소자가 적층하여 형성되고, 회로소자형성영역의 회로소자에 접속됨으로써 칩면적을 축소할 수 있는 동시에 RF기능에 필요한 수동소자를 내장할 수 있는 것으로부터 무선I/F기능 등을 구비하는 모듈칫수의 축소를 도모할 수 있으며, 또 박막수동소자는 반도체웨이퍼상에 절연막을 통하여 형성하고, 용량소자는 제 1 도체층과 유전체층과 제 2 도체층을 적층하여 형성하며, 유도소자는 인덕턴스성분이 생기는, 예를 들면 각소용돌이형상으로 패터닝한 도체층을 형성함으로써 형성하고, 칩형성영역마다 반도체웨이퍼를 개편화(個片化)함으로써 반도체장치를 형성하며, 이것에 의해 칩상에 박막수동소자를 적층하여 탑재하는 복수의 반도체장치를 일괄하여 형성할 수 있는 것을 특징으로 한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 CSP(Chip Size Package)구조의 반도체장치 및 그 제조방법에 관한 것이다.
근래 칩과 패키지의 사이즈가 대략 같아지는 CSP구조의 반도체장치가 알려져 있으며, 회로기판의 실장밀도를 향상시키기 위해 이용되고 있다. 그 구조예를 도 40에 나타낸다. 또 도 41은 도 40에 있어서의 Ⅴ-Ⅴ면에서의 단면도이고, 도체층(5)을 제외한 상태를 나타낸다.
반도체장치(10)는 반도체기판(1)의 표면측(회로면측)에 알루미늄전극 등으로이루어지는 복수의 접속패드(2)를 갖고, 이 접속패드(2)의 상면측에는 각 접속패드(2)의 중앙부를 노출하도록 산화 실리콘 혹은 질화 실리콘 등으로 이루어지는 패시베이션막(3)이 형성되어 있다. 또 반도체기판(1)의 표면측의 접속패드(2)형성부분을 제외하는 영역에는 회로소자형성영역(DA)을 구비하고, 도시하지 않은 회로소자가 집적하여 형성되어 있다.
패시베이션막(3)의 상면측에는 각 접속패드(2)의 중앙부분이 개구하도록 보호막(4)이 형성된다. 보호막(4)은 예를 들면 반도체기판(1)의 회로면측 전면에 폴리이미드계 수지재를 도포경화시킨 후에 에칭액을 이용하여 레지스트패터닝 및 보호막패터닝을 실시하고 나서 레지스트박리하는 것으로 형성된다.
보호막(4)상에는 접속패드(2)에 접속된 도체층(5)이 형성되고, 도체층(5)상의 소정 장소에는 기둥상 전극이며, 외부회로와의 접속용의 복수의 포스트(6)가 설치되어 있다. 여기에서 포스트(6)는 후술하는 바와 같이 그 선단에 땜납인쇄 등의 메탈라이즈(metallize)처리가 실시되고, 도시되지 않은 회로기판상의 단자에 접속하기 위해 이용되는 것이며, 높이는 적어도 50㎛보다 크고, 전형적으로는 높이 100∼150㎛ 정도로 형성되며, 스트레이트형상으로 형성됨으로써 반도체기판(1)과 회로기판의 열팽창계수의 차이에 의한 응력을 흡수하도록 구성되어 있다.
포스트(6)간의 반도체기판(1)의 회로면 전체에는 폴리이미드 혹은 에폭시 등의 수지재에 의한 밀봉막(7)이 형성되어 있다. 포스트(6)의 단면(6a)에는 산화막을 없애서 땜납인쇄 등의 메탈라이즈처리가 실시되어 외부접속용의 단자부가 형성되어 있다. 회로기판에 이 반도체장치를 실장하는 경우에는 포스트(6)상의 외부접속용의 단자부를 회로기판의 단자부에 대향시켜서 배치하고, 땜납접합 등에 의해 접합하여 실장된다.
그런데 Bluetooth 등의 무선I/F기능을 구비하는 트랜스시버칩을 구성하는 데에는 PLL회로나 VCO회로 혹은 필터회로 등의 RF기능요소를 반도체칩에 구비하는 것이 필수로 된다. 이들 RF기능요소를 구현하는 데에는 용량소자나 유도소자 등의 각종 수동소자를 반도체기판(1)의 회로소자형성영역(DA)에 설치할 필요가 있다.
그러나 이들의 수동소자를 형성하는 데에는 비교적 큰 면적을 요하기 때문에 이들의 수동소자를 회로소자형성영역(DA)에 형성하고자 한다면 필연적으로 칩면적의 증대를 초래하여 버린다. 상기한 CSP구조에 의한 반도체장치(20)에 있어서 칩면적이 증대하면 회로기판에 있어서의 실장밀도를 향상시킬 수 없을 뿐만 아니라, 1장의 반도체웨이퍼로 형성할 수 있는 칩의 수가 적어지고, 제조제품비율도 저하하여 제조코스트가 올라가 버린다는 문제가 생긴다. 그 때문에 현상에서는 RF기능요소를 구현하는 각종 수동소자를 디스크리트부품으로서 칩에 외부부착하는 형태로 하고 있다. 그러나 그와 같은 형태에서는 RF모듈의 사이즈를 축소하는 것이 곤란하게 되어 있다.
본 발명의 칩면적의 증대를 초래하는 일 없이 수동소자를 칩상에 탑재할 수 있는 반도체장치 및 반도체장치의 제조방법을 제공하는 것을 목적으로 하고 있다.
상기 목적을 달성하기 위해 본 발명에 있어서의 반도체장치는, 회로소자형성영역 및 복수의 접속패드가 형성된 반도체기판을 구비하고, 회로소자형성영역상에는 절연막이 형성되며, 복수의 접속패드 중의 적어도 1개의 접속패드에는 외부회로접속용의 기둥상 전극이 전기적으로 접속되어 있는 동시에, 회로소자형성영역상의 절연막상에 복수의 도체층과 유전체층에 의해 형성되는 용량소자, 혹은 인덕턴스성분이 생기는 형상으로 패터닝된 도체층에 의해 형성되는 유도소자의 적어도 어느 쪽인가 한쪽에 의한 적어도 1개의 박막수동소자가 적층하여 형성되는 구성을 구비한다. 이 박막수동소자는 회로소자형성영역(DA)상에 다양한 형태로 배치할 수 있고, 접속패드를 통하여 회로소자형성영역의 회로소자에 접속되는지, 혹은 기둥상 전극을 통하여 외부접속단자에 접속되는지, 적어도 어느 쪽인가의 구성을 구비한다. 이것에 의해 칩면적의 증대를 초래하는 일 없이 박막수동소자를 적층하여 탑재하는 것이 가능하게 되어서 칩면적을 축소할 수 있는 동시에 종래 필요로 되어 있었던 외부부착수동소자를 내장할 수 있는 것으로부터 모듈칫수의 축소도 도모할 수 있다.
상기 목적을 달성하기 위해 본 발명에 있어서의 반도체장치의 제조방법은, 복수의 칩형성영역을 갖는 반도체웨이퍼의 칩형성영역마다 설치된 복수의 접속패드의 상면측에 각각 각 접속패드의 중앙부를 노출한 패시베이션막을 형성한 후 패시베이션막의 상면측에 제 1 보호막을 형성한다. 그리고 박막수동소자로서 용량소자를 형성하는 경우는 제 1 보호막상에 접속패드에 접속된 제 1 도체층을 형성하고, 제 1 도체층상의 용량소자형성장소에 유전체층을 형성한 후 그 위에 제 2 도체층을 형성하고 용량소자를 형성한다. 혹은 제 1 도체층을 서로 인접하도록 배치하여 틈부에 유전체층을 형성하고, 유전체층을 끼워넣어서 용량소자를 형성함으로써 용량소자의 형성에 요하는 공정을 삭감하도록 해도 좋다. 또 박막수동소자로서 유도소자를 형성하는 경우는 제 1 보호막상에 접속패드에 접속된 제 1 도체층을 형성하는 동시에 인덕턴스성분이 생기는 형상, 예를 들면 각소용돌이형상이나 루프형상으로 패터닝된 도체층을 형성함으로써 유도소자를 형성한다. 또 유도소자를 형성하는 도체층상에 보호막을 통하여 자성체막을 설치하도록 해도 좋다. 이것에 의해 유도소자의 인덕턴스값을 크게 할 수 있다. 이들의 후 칩형성영역마다 다이싱을 실시하여 반도체웨이퍼를 개편화하고, 각각이 적어도 1개의 박막수동소자를 갖는 복수의 본 발명의 반도체장치를 형성한다. 이것에 의해 칩상에 박막수동소자를 적층하여 탑재하는 복수의 반도체장치를 일괄하여 형성할 수 있다.
도 1은 본 발명의 제 1 실시형태에 의한 반도체장치의 구성을 나타내는 단면도.
도 2a는 도 1에 나타내는 반도체장치의 Ⅰ-Ⅰ면에서의 단면도의 요부를 나타내는 제 1 예.
도 2b는 도 1에 나타내는 반도체장치의 Ⅰ-Ⅰ면에서의 단면도의 요부를 나타내는 제 2 예.
도 3∼도 10은 본 발명에 관련되는 제 1 실시형태에 있어서의 제조공정을 나타내는 단면도.
도 11a는 본 발명에 관련되는 제 1 실시형태에 있어서의 용량소자의 제 1 접속형태를 나타내는 단면도.
도 11b는 도 11a에 나타내는 용량소자의 접속형태에 대응하는 등가회로.
도 12a는 본 발명에 관련되는 제 1 실시형태에 있어서의 용량소자의 제 2 접속형태를 나타내는 단면도.
도 12b는 도 12a에 나타내는 용량소자의 접속형태에 대응하는 등가회로.
도 13a는 본 발명에 관련되는 제 1 실시형태에 있어서의 용량소자의 제 3 접속형태를 나타내는 단면도.
도 13b는 도 13a에 나타내는 용량소자의 접속형태에 대응하는 등가회로.
도 14a는 본 발명에 관련되는 제 1 실시형태에 있어서의 용량소자의 제 4 접속형태를 나타내는 단면도.
도 14b는 도 14a에 나타내는 용량소자의 접속형태에 대응하는 등가회로.
도 15a는 본 발명에 관련되는 제 1 실시형태에 있어서의 용량소자의 제 5 접속형태를 나타내는 단면도.
도 15b는 도 15a에 나타내는 용량소자의 접속형태에 대응하는 등가회로.
도 16은 본 발명의 제 2 실시형태에 의한 반도체장치의 구성을 나타내는 단면도.
도 17a는 도 16에 나타내는 반도체장치의 Ⅱ-Ⅱ면에서의 단면도의 요부를 나타내는 제 1 예.
도 17b는 도 16에 나타내는 반도체장치의 Ⅱ-Ⅱ면에서의 단면도의 요부를 나타내는 제 2 예.
도 18∼도 19는 본 발명에 관련되는 제 2 실시형태에 있어서의 제조공정을 나타내는 단면도.
도 20a는 본 발명에 관련되는 제 2 실시형태에 있어서의 용량소자의 제 1 접속형태를 나타내는 단면도.
도 20b는 도 20a에 나타내는 용량소자의 접속형태에 대응하는 등가회로.
도 21a는 본 발명에 관련되는 제 2 실시형태에 있어서의 용량소자의 제 2 접속형태를 나타내는 단면도.
도 21b는 도 21a에 나타내는 용량소자의 접속형태에 대응하는 등가회로.
도 22a는 본 발명에 관련되는 제 2 실시형태에 있어서의 용량소자의 제 3 접속형태를 나타내는 단면도.
도 22b는 도 22a에 나타내는 용량소자의 접속형태에 대응하는 등가회로.
도 23a는 본 발명에 관련되는 제 2 실시형태에 있어서의 용량소자의 제 4 접속형태를 나타내는 단면도.
도 23b는 도 23a에 나타내는 용량소자의 접속형태에 대응하는 등가회로.
도 24는 본 발명의 제 3 실시형태에 의한 반도체장치의 구성을 나타내는 단면도.
도 25a는 도 24에 나타내는 반도체장치의 Ⅲ-Ⅲ면에서의 단면도의 요부를 나타내는 제 1 예.
도 25b는 도 24에 나타내는 반도체장치의 Ⅲ-Ⅲ면에서의 단면도의 요부를 나타내는 제 2 예.
도 26은 본 발명의 제 4 실시형태에 의한 반도체장치의 구성을 나타내는 단면도.
도 27a는 도 26에 나타내는 반도체장치의 Ⅳ-Ⅳ면에서의 단면도의 요부를 나타내는 제 1 예.
도 27b는 도 26에 나타내는 반도체장치의 Ⅳ-Ⅳ면에서의 단면도의 요부를 나타내는 제 2 예.
도 28∼도 32는 본 발명에 관련되는 제 4 실시형태에 있어서의 제조공정을나타내는 단면도.
도 33a는 본 발명에 관련되는 제 4 실시형태에 있어서의 유도소자의 제 1 접속형태를 나타내는 단면도.
도 33b는 도 33a에 나타내는 유도소자의 접속형태에 대응하는 등가회로.
도 34a는 본 발명에 관련되는 제 4 실시형태에 있어서의 유도소자의 제 2 접속형태를 나타내는 단면도.
도 34b는 도 34a에 나타내는 유도소자의 접속형태에 대응하는 등가회로.
도 35a는 본 발명에 관련되는 제 4 실시형태에 있어서의 유도소자의 제 3 접속형태를 나타내는 단면도.
도 35b는 도 35a에 나타내는 유도소자의 접속형태에 대응하는 등가회로.
도 36a는 본 발명에 관련되는 제 4 실시형태에 있어서의 유도소자의 제 4 접속형태를 나타내는 단면도.
도 36b는 도 36a에 나타내는 유도소자의 접속형태에 대응하는 등가회로.
도 37은 본 발명의 제 5 실시형태에 의한 반도체장치의 구성을 나타내는 단면도.
도 38은 본 발명의 제 6 실시형태에 의한 반도체장치의 구성을 나타내는 단면도.
도 39는 본 발명의 각 실시형태에 의한 수동소자를 혼재하여 구비하는 반도체장치의 구성을 나타내는 단면도.
도 40은 종래의 반도체장치의 구성을 나타내는 단면도.
도 41은 도 40에 나타내는 종래의 반도체장치의 Ⅴ-Ⅴ면에서의 단면도이다.
※도면의 주요부분에 대한 부호의 설명
11: 반도체기판 12: 접속패드
13: 패시베이션막 14: 제 1 보호막
15: 제 1 도체층 16: 포스트
17: 밀봉막 18: 유전체층
19: 제 2 보호막 20: 제 2 도체층
21: 도체층 21: 제 3 보호막
23: 자성체막 100: 반도체웨이퍼
200: 반도체장치
이하 본 발명에 관련되는 반도체장치 및 그 제조방법의 상세를 도면에 나타내는 실시형태에 의거하여 설명한다.
<제 1 실시형태>
도 1은 본 발명의 제 1 실시형태에 의한 반도체장치(200)의 단면도를 나타낸 것이며, 도 2a 및 도 2b는 도 1의 Ⅰ-Ⅰ면에서의 단면에 있어서의 밀봉막(17)을 제외한 요부를 나타낸 것이다.
제 1 실시형태에 의한 반도체장치(200)는 도 40 및 도 41의 종래의 반도체장치(10)와 똑같이 반도체기판(11)의 표면측(회로면측)의 회로소자형성영역(DA)의 주위에 설치된 알루미늄전극 등으로 이루어지는 복수의 접속패드(12)를 구비하고, 이 접속패드(12)의 상면측에 각 접속패드(12)의 중앙부를 노출하도록 형성된 산화 실리콘 혹은 질화 실리콘 등으로 이루어지는 패시베이션막(13)과, 패시베이션막(13)의 상면측에 형성된 보호막(14)(이하 제 1 보호막(14)이라고 기록한다)을 구비한다. 그리고 제 1 보호막(14)상에는 접속패드(12)에 접속된 도체층(15)(이하 제 1 도체층(15)이라고 기록한다)이 형성되어 있다.
그리고 제 1 실시형태에 의한 반도체장치(200)는 하면이 접속패드(12)에 접속되는 제 1 도체층(15)과, 도체층(15)상에 형성된 도체층(20)(이하 제 2 도체층(20)이라고 기록한다)과, 양 도체층의 사이에 설치된 유전체층(18)을 구비하고, 이것에 의하여 박막수동소자로서 용량소자(C)를 형성하는 구성을 구비하는 것을 특징으로 한다. 여기에서 박막능동소자란 제 1 보호막(14)상에 적어도 1개의 박막에 의한 도체층을 구비하여 형성되는 수동소자이고, 예를 들면 본 제 1 실시형태 및 후술하는 제 2∼제 3 실시형태에서는 용량소자이며, 제 4∼제 6 실시형태에서는 유도소자이고, 예를 들면 회로소자형성영역(DA)의 회로소자와 조합하여 무선I/F기능을 구성하는 것이다. 또 본 발명에 있어서의 박막수동소자는 이들에 한정되는 것은 아니고, 그 밖에 예를 들면 박막트랜스, 박막SAW(Surface Acoustic Wave)필터, 마이크로스트립라인, MMIC(Microwave Monolithic Integrated Circuit) 등으로 해도 좋을 것이다.
또 도체층(20)상의 소정 장소에는 종래와 똑같은 외부회로접속용의 복수의 포스트(16)가 설치되어 있다. 이들의 포스트(16)는 스트레이트형상으로 형성되고, 높이는 적어도 50㎛보다 크며, 전형적으로는 100∼150㎛의 높이를 갖는다.
또 용량소자(C)의 주위에 보호막(19)(이하 제 2 보호막(19))을 형성함으로써용량소자(C)를 전기적으로 절연시키는 구성을 구비한다.
또한 용량소자(C)가 형성되지 않은 제 1 도체층(15)상에는 제 2 도체층(20)을 통하여 포스트(16)가 설치되어 있다.
각 포스트(16)간에는 폴리이미드 혹은 에폭시 등의 수지재에 의한 밀봉막(17)이 형성되고, 노출된 포스트(16)의 단면(16a)에는 산화막을 없애서 땜납인쇄 등의 메탈라이즈처리가 실시되어 외부접속용의 단자부가 형성되어 있다.
이와 같은 구조에 의하여 형성되는 용량소자(C)는 유전체층(18)을 형성하는 유전체의 비유전율, 두께 및 면적에서 그 용량값이 결정된다. 유전체층(18)을 형성하는 유전체로서는 예를 들면 티탄산발륨, 티탄산탄탈 등이 이용된다.
또 상기와 같은 구성에 의해 반도체기판(11)의 회로소자형성영역(DA)상에 적층하여 형성되는 용량소자(C)는 필요에 따라서 각종 형태로 배치할 수 있다. 예를 들면 도 2a에 도시하는 바와 같이 유전체층(18)의 면적을 크게 하여 대용량의 용량소자(C)를 설치하도록 해도 좋다. 또 예를 들면 도 2b에 도시하는 바와 같이 복수의 용량소자(C)를 반도체기판(11)상에 나열하여 설치하도록 해도 좋다.
도 3∼도 10은 본 발명의 제 1 실시형태에 의한 반도체장치(200)의 제조공정을 설명하기 위한 단면도이다. 이것에 의거하여 제조공정을 설명한다.
또한 본 발명의 이하의 각 실시형태에 있어서의 제조공정에서는 후술하는 바와 같이 반도체웨이퍼(100)상에 배선층 및 용량소자, 유도소자 등을 형성한 후 최종적으로 반도체웨이퍼(100)를 칩마다 분단함으로써 반도체기판(11)을 형성하여 반도체장치(200)를 완성하는 것이다.
제 1 실시형태에 의한 제조공정에서는 우선 도 3에 도시하는 바와 같이 복수의 칩형성영역을 갖는 반도체웨이퍼(100)의 회로면측의 칩형성영역마다 설치된 알루미늄전극 등으로 이루어지는 복수의 접속패드(12)의 상면측에 각각 각 접속패드(12)의 중앙부를 노출하도록 산화 실리콘 혹은 질화 실리콘 등으로 이루어지는 패시베이션막(13)을 형성한다. 이 후 패시베이션막(13)의 상면측에 각 접속패드(12)의 중앙부분이 개구하도록 제 1 보호막(14)을 형성한다. 이 제 1 보호막(14)은 예를 들면 반도체웨이퍼(100)의 회로면측 전면에 폴리이미드계 수지재를 도포경화시킨 후에 에칭액을 이용하여 레지스트패터닝 및 보호막패터닝을 실시하고 나서 레지스트박리하는 것으로 형성된다. 또 제 1 보호막(14)의 형성에는 이 밖에 고무롤러(squeegee)를 이용하는 인쇄법이나 노즐로부터의 잉크토출에 의한 도포법을 이용하는 것도 가능하며, 보호막재료로서도 폴리이미드계 수지재에 한정하지 않고 에폭시계 수지재나 PBO(benzaoxidole계) 등을 이용해도 좋다.
다음에 도 4에 도시하는 바와 같이 제 1 보호막(14)에 형성된 개구부를 통하여 노출되는 접속패드(12)상에 제 1 도체층(15)을 형성한다. 제 1 도체층(15)은 제 1 보호막(14)의 전면에 스퍼터처리 등에 의해 UBM(under bump metal)층(도시생략)을 퇴적하고, 이 후 도체층용의 포토레지스트도포경화시켜서 포토리소그래피기술에 의해 소정 형상의 개구를 갖는 패터닝을 실시한 후 이 레지스트에 의하여 개구된 부분에 전해도금을 실시하는 것으로 형성된다.
제 1 도체층(15)을 형성하는 방법으로서는 이것 이외에 무전해도금방법을 이용할 수도 있다. 도체층을 형성하는 배선재료로서는 양호한 도전특성을 구비하는동, 알루미늄 및 금 혹은 이들의 합금을 이용한다.
다음에 도 5에 도시하는 바와 같이 제 1 도체층(15)상의 용량소자형성장소에 유전체층(18)을 형성한다. 유전체층(18)은 예를 들면 레지스트로 패턴형성한 후 유전체재료를 스퍼터링으로 소정 두께까지 퇴적시켜서 층을 형성한다.
계속해서 도 6에 도시하는 바와 같이 유전체층(18)을 타층과 전기적으로 절연시키는 제 2 보호막(19)을 형성하고, 패터닝하여 이후에 형성하는 제 2 도체층(29)을 설치하는 부분 및 다이싱컷하는 부분에 개구부를 설치한다. 제 2 보호막(19)은 상기한 제 1 보호막(14)과 똑같이, 예를 들면 반도체웨이퍼(100)의 회로면측 전면에 폴리이미드계 수지재를 도포경화시킨 후에 에칭액을 이용하여 레지스트패터닝 및 보호막패터닝을 실시하고 나서 레지스트박리하는 것으로 형성된다.
계속해서 도 7에 도시하는 바와 같이 제 2 도체층(20)을 형성하고, 제 2 보호막(19)에 형성된 개구부를 통하여 노출되는 제 1 도체층(15)과 전기적으로 접속하는 도체층부분 및 유전체층(18)의 상면측에 형성되어 유전체층(18)과 전기적으로접속하고, 용량소자를 형성하는 도체층부분을 형성한다. 이 제 2 도체층(20)은 상기한 제 1 도체층(15)과 똑같이 레지스트로 패턴형성한 후에 전해도금을 실시하는 것으로 형성된다.
이 후 도 8에 도시하는 바와 같이 각 도체층(20)상의 소정 장소에 포스트(16)를 설치한다. 포스트(16)는 종래와 똑같이, 예를 들면 적어도 50㎛보다 크고, 전형적으로는 100∼150㎛ 정도의 두께로 포스트형성용의 포토레지스트를 도포경화시킨 후에 제 2 도체층(20)의 소정 장소를 노출하는 개구부를 형성하며, 이개구부내에 전해도금을 실시하는 것으로 형성된다. 포스트(16)를 형성하는 방법으로서는 이것 이외에 무전해도금방법이나 스터드범프법(stud bump method)을 이용할 수도 있다. 포스트(16)에 이용하는 재료에는 양호한 도전특성을 구비하는 동, 땜납, 금 혹은 니켈 등을 이용한다. 또한 포스트형성재료로서 땜납을 이용하는 경우는 이 후 리플로(reflow)처리를 실시함으로써 구상의 전극을 형성할 수도 있다. 또 땜납을 이용하여 포스트(16)를 형성하는 경우에는 상기의 외에 인쇄법을 이용할 수도 있다.
계속해서 도 9에 도시하는 바와 같이 포스트(16)를 덮도록 반도체웨이퍼(100)의 표면측(회로면측) 전체를 폴리이미드 혹은 에폭시 등의 수지재에 의해, 예를 들면 몰드에 의해 밀봉막(17)을 형성한다. 밀봉막(17)은 환경변화에 대응하는 신뢰성을 확보하는 데다가, 바람직하게는 상기한 제 1 보호막(14)이나 제 2 보호막(19)과 주성분이 실질적으로 동일한 수지재로 한다. 또한 밀봉막(17)을 형성하는 방법으로서 그 밖에 인쇄법, 침지법, 스핀코트법, 다이코트법을 이용할 수도 있다.
이 후 도 10에 나타내는 바와 같이 밀봉막(17)의 상면을 절삭연마하여 포스트(16)의 단면(16a)을 노출시키고, 그 표면의 산화막을 없애서 그곳에 땜납인쇄 등의 메탈라이즈처리를 실시한다.
이 후 미리 정해진 팁형성영역에 대응한 컷라인(CL)을 따라서 다이싱을 실시하여 반도체웨이퍼(100)를 칩형성영역마다 개편화하여 반도체기판(11)을 형성한다. 이것에 의해 도 1에 도시한 구조의 반도체장치(200)가 생성된다.
그런데 이와 같은 구조를 갖는 반도체장치(200)에서는 용량소자를 회로소자형성영역(DA)상에 적층하여 형성하고 있으므로 제 2 도체층재배선(20) 및 포스트(16)의 배치형태에 따라서 용량소자를 다양한 형태로 회로소자형성영역(DA)상에 배치할 수 있다. 반도체장치(200)에 있어서의 제 2 도체층(20) 및 포스트(16)의 배치형태에 따른 용량소자(C)의 접속형태를 나타내는 단면도를 도 11a∼도 15a에 나타내고, 대응하는 등가회로도를 도 11b∼도 15b에 나타낸다.
도 11a는 제 1 실시형태에 있어서의 용량소자의 제 1 접속형태를 나타내고, 접속패드(12-2)에 접속되는 제 1 도체층(15)상에 유전체층(18)이 설치되며, 접속패드(12-3)에 제 1 도체층(15)을 통하여 접속되는 제 2 도체층(20)을 적층하여 용량소자(C)가 형성되고, 제 2 도체층(20)상에는 포스트(16)가 설치되지 않은 경우를 나타낸다. 또한 용량소자가 형성되지 않은 도체층(15)상에는 제 2 도체층(20)을 통하여 포스트(16)가 설치되어 외부접속단자(T1)에 접속된다.
등가회로로서는 도 11b에 나타내는 바와 같이 용량소자(C)의 일단 및 타단이 회로소자형성영역(DA)의 회로소자에만 접속되는 구성으로 된다.
도 12a는 제 1 실시형태에 있어서의 용량소자의 제 2 접속형태를 나타내고, 접속패드(12-1, 12-2)에 각각 접속되는 제 1 도체층(15)상에 각각 유전체층(18)이 설치되며, 각각 제 2 도체층(20)을 적층하여 각각 용량소자(C)가 형성되는 동시에 각 제 2 도체층(20)상에 포스트(16)가 설치되어 각각 외부접속단자(T1, T2)에 접속되는 경우를 나타낸다. 또한 용량소자가 형성되지 않은 도체층(15)상에는 제 2 도체층(20)을 통하여 포스트(16)가 설치되어 외부접속단자(T3)에 접속된다.
등가회로로서는 도 12b에 나타내는 바와 같이 용량소자(C)의 일단이 각각 회로소자형성영역(DA)의 회로소자에 접속되고, 타단이 각각 외부접속단자(T1, T2)에 접속되는 구성으로 된다.
도 13a는 제 1 실시형태에 있어서의 용량소자의 제 3 접속형태를 나타내고, 접속패드(12-2)에 접속되는 제 1 도체층(15)상의 2장소에 유전체층(18)이 설치되며, 각각 제 2 도체층(20)을 적층하여 2개의 용량소자(C)가 병렬적으로 형성되는 동시에 각 제 2 도체층(20)상에 포스트(16)가 설치되어 외부접속단자(T2, T3)에 접속되는 경우를 나타낸다. 또한 용량소자가 형성되지 않는 도체층(15)상에는 제 2 도체층(20)을 통하여 포스트(16)가 설치되어 외부접속단자(T1)에 접속된다.
등가회로로서는 도 13b에 나타내는 바와 같이 2개의 용량소자(C)의 일단은 공통으로 접속되어 회로소자형성영역(DA)의 회로소자에 접속되고, 타단은 각각 외부접속단자(T2, T3)에 접속되는 구성으로 된다.
도 14a는 제 1 실시형태에 있어서의 용량소자의 제 4 접속형태를 나타내고, 접속패드(12-2)에 접속되는 제 1 도체층(15)상에 유전체층(18)이 설치되며, 도체층(20)을 적층하여 용량소자(C)가 형성되는 동시에 제 2 도체층(20)상에 포스트(16)가 설치되어 외부접속단자(T2)에 접속되는 경우를 나타낸다. 또한 용량소자가 형성되지 않은 각 도체층(15)상에는 제 2 도체층(20)을 통하여 각각 포스트(16)가 설치되어 외부접속단자(T1, T3)에 접속된다.
등가회로로서는 도 14b에 나타내는 바와 같이 용량소자(C)의 일단이 회로소자형성영역(DA)의 회로소자에 접속되고, 타단이 외부접속단자(T2)에 접속되는 구성으로 된다.
도 15a는 제 1 실시형태에 있어서의 용량소자의 제 5 접속형태를 나타내고, 접속패드(12-2)에 접속되는 제 1 도체층(15)상에 유전체층(18)이 설치되며, 접속패드(12-3)에 제 1 도체층(15)을 통하여 접속되는 제 2 도체층(20)을 적층하여 용량소자(C)가 형성되는 동시에 제 2 도체층(20)상에 포스트(16)가 설치되어 외부접속단자(T3)에 접속되는 경우를 나타낸다. 또한 용량소자가 형성되지 않은 도체층(15)상에는 제 2 도체층(20)을 통하여 포스트(16)가 설치되어 외부접속단자(T1)에 접속된다.
등가회로로서는 도 15b에 나타내는 바와 같이 용량소자(C)의 일단은 회로소자형성영역(DA)의 회로소자에 접속되고, 타단은 회로소자형성영역(DA)의 회로소자에 접속되는 동시에 외부접속단자(T3)에도 접속되는 구성으로 된다.
또한 도 11a∼도 15a에 나타낸 각종 형태는 혼재하여 설치되도록 해도 좋은 것은 말할 것도 없다.
이상과 같이 제 1 실시형태에 따르면, 회로소자형성영역(DA)상에 용량소자(C)를 적층하여 입체적으로 형성하고, 회로소자와 접속할 수 있도록 했으므로 칩면적의 증대를 초래하는 일 없이 용량소자를 탑재하는 것이 가능하게 된다. 이것에 의해 칩면적을 축소할 수 있는 동시에 무선I/F기능 등을 구비하는 모듈을 구성하는 경우에 있어서, 종래 필요로 되어 있었던 외부부착용량소자를 칩에 내장할 수 있는 것으로부터 모듈칫수의 축소에도 기여할 수 있다.
또한 상기한 제 1 실시형태에서는 유전체층(18)을 단층으로 했는데 이것에한정하지 않고, 예를 들면 유전체층(18)과 제 2 도체층(20)을 번갈아 겹쳐 쌓은 복층구조로 복수의 용량소자를 형성해도 좋다. 그 경우 번갈아 겹쳐 쌓은 복수의 제 2 도체층(20)의 패턴에 의해 복수의 용량소자를 병렬접속하거나 직렬접속하거나 할 수 있다.
또 용량소자가 그 밖의 도체층에 주는 영향, 즉 부유용량이나 기생용량에 의한 크로스토크 등의 영향을 억제하기 위해, 예를 들면 제 1 도체층(15) 또는 도체층(20)과 동일 평면의 근처위치에 제 1 도체층(15) 또는 도체층(20)과 같은 재료로 이루어지는 접지층을 설치하는 형태로 해도 좋다.
또한 제 1 실시형태에서는 제 1 도체층(15)상에 유전체층(18)을 설치하여 용량소자를 형성하도록 했는데, 유전체층(18)을 예를 들면 제 2 보호막(19)에 유전체재료를 혼입시킨 것으로 겸하도록 해도 좋다.
<제 2 실시형태>
도 16은 본 발명의 제 2 실시형태에 의한 반도체장치(200)의 단면도를 나타낸 것이며, 도 17a 및 도 17b는 도 16의 Ⅱ-Ⅱ면에서의 단면에 있어서의 밀봉막(17)을 제외한 요부를 나타낸 것이다.
또 도 18∼도 19는 제 2 실시형태에 의한 반도체장치(200)의 구조 및 그 제조공정을 설명하기 위한 단면도이다. 이들의 도면에 있어서 상기한 제 1 실시형태와 공통하는 부분에는 동일한 번호를 붙이고 그 설명을 생략한다.
제 2 실시형태에서는 도 16에 도시하는 바와 같이 제 1 보호막(14)상에서 제 1 도체층(15)을 서로 인접하도록 배치하고, 이 제 1 도체층(15)의 단면의 한쪽측과다른쪽측의 틈에 유전체층(18)을 형성한다. 이것에 의해 박막수동소자로서 제 1 도체층(15)의 단면을 전극으로 하고, 유전체층(18)을 끼워넣도록 구성함으로써 용량소자(C)를 형성한다. 즉 평면적으로 용량소자(C)를 형성하는 구조로 하고 있다. 또한 용량소자가 형성되지 않은 도체층(15)상에는 제 2 도체층(20)을 통하여 포스트(16)가 설치되어 외부접속단자(T3)에 접속된다.
상기 구조에 의해 형성된 용량소자(C)는 제 1 실시형태와 똑같이 유전체층(18)를 형성하는 유전체의 비유전율, 두께 및 면적에서 그 용량값이 결정된다. 유전체층(18)을 형성하는 유전체로서는, 예를 들면 티탄산발륨, 티탄산탄탈 등이 이용된다.
또 이렇게 하여 회로소자형성영역(DA)상에 평면적으로 형성되는 용량소자(C)는 각종 형태로 배치할 수 있다. 예를 들면 도 17a에 도시하는 바와 같이 제 1 도체층(15)의 단면적 및 유전체층(18)의 면적을 크게 하여 대용량의 용량소자(C)를 설치하도록 해도 좋다. 또 예를 들면 도 17b에 도시하는 바와 같이 복수의 용량소자(C)를 나열하여 설치하도록 해도 좋다.
도 18∼도 19에 의거하여 제 2 실시형태에 의한 반도체장치(200)의 제조공정에 대하여 설명한다. 제 2 실시형태에 의한 제조공정이 상기한 제 1 실시형태와 다른 점은 제 1 보호막(14)상에 서로 인접하도록 제 1 도체층(15)을 배치한 후 인접된 제 1 도체층(15)의 한쪽측과 다른쪽측의 틈에 유전체층(18)을 형성하고, 그 후에 제 2 보호막(19)을 설치하는 것에 있다.
즉 제 2 실시형태에 의한 제조공정에서는 우선 도 18에 도시하는 바와 같이제 1 실시형태에 있어서의 도 3과 똑같이 반도체웨이퍼(100)상의 접속패드(12)의 상면측에 각각 각 접속패드(12)의 중앙부를 노출하도록 패시베이션막(13)을 형성한 후 이 패시베이션막(13)의 상면측에 각 접속패드(12)의 중앙부분이 개구하도록 제 1 보호막(14)을 형성한다. 다음에 제 1 보호막(14)에 형성된 개구부를 통하여 노출되는 접속패드(12)상에 제 1 도체층(15)을 형성한다. 제 1 도체층(15)은 제 1 보호막(14)의 전면에 UBM스퍼터처리 등에 의해 UBM층(도시생략)을 퇴적하고, 이 후 도체층용의 포토레지스트도포경화시켜서 포토리소그래피기술에 의해 소정 형상의 개구를 갖는 패터닝을 실시한 후 레지스트에 의하여 개구된 부분에 전해도금을 실시하는 것으로 형성된다. 이 때 제 1 보호막(14)상의 제 1 도체층(15)의 소정 위치에는 유전체층(18)을 설치하기 위한 틈부를 형성한다. 계속해서 제 1 도체층(15)의 틈부에 유전체층(18)을 형성한다. 유전체층(18)은 예를 들면 레지스트로 패턴형성한 후 유전체재료를 스퍼터링으로 소정 두께까지 퇴적시켜서 층을 형성한다.
계속해서 도 19에 도시하는 바와 같이 제 1 실시형태의 도 6과 똑같이 유전체층(18)을 타층과 전기적으로 절연시키는 제 2 보호막(19)을 형성한 후 제 1 실시형태에 있어서의 도 8과 똑같이 제 2 보호막(19)에 형성된 개구부를 통하여 노출되는 제 1 도체층(15)과 전기적으로 접속하는 포스트(16)를 설치한다. 이 후 제 1 실시형태의 도 9, 10과 똑같이 포스트(16)를 덮도록 밀봉막(17)을 형성한 후 밀봉막(17)의 상단면을 절삭연마하여 포스트(16)의 단면(16a)을 노출시키고, 그 표면의 산화막을 없애서 땜납인쇄 등의 메탈라이즈처리를 실시한다. 그 후 미리 정해진칩형성영역에 대응한 컷라인(CL)을 따라서 다이싱을 실시하여 반도체웨이퍼(100)를 칩형성영역마다 개편화함으로써 반도체기판(11)을 형성한다. 이것에 의해 도 16에 도시한 구조의 반도체장치(200)가 얻어진다. 이와 같이 제 2 실시형태에 따르면 평면적으로 용량소자를 형성하기 때문에 입체적으로 용량소자(C)를 형성하는 제 1 실시형태보다도 프로세스의 공정수를 삭감할 수 있고, 그것에 의해 코스트다운을 도모할 수 있다.
이와 같은 구조를 갖는 반도체장치(200)에서는 유전체층(18)을 제 1 도체층(15)으로 끼워넣어서 평면적으로 용량소자(C)를 형성하고 있으므로 제 1 도체층(15) 및 포스트(16)의 배치형태에 따라서 용량소자(C)를 다양한 형태로 회로소자형성영역(DA)의 회로소자에 접속할 수 있다. 반도체장치(200)에 있어서의 제 1 도체층(15) 및 포스트(16)의 배치형태에 따른 용량소자(C)의 접속형태를 나타내는 단면도를 도 20a∼도 23a에 나타내고, 대응하는 등가회로도를 도 20b∼도 23b에 나타낸다.
도 20a는 제 2 실시형태에 있어서의 용량소자의 제 1 접속형태를 나타내고, 제 1 도체층(15)의 틈부에 유전체층(18)이 설치되어 용량소자(C)가 형성되는 동시에 제 1 도체층(15)의 각각에 포스트(16)가 설치되어 외부접속단자(T1, T2)에 접속되는 경우를 나타낸다. 또한 용량소자가 형성되지 않는 도체층(15)상에는 포스트(16)가 설치되어 외부접속단자(T3)에 접속된다.
등가회로로서는 도 20b에 나타내는 바와 같이 용량소자(C)의 양단이 모두 외부접속단자(T1, T2)에만 접속되는 구성으로 된다.
도 21a는 제 2 실시형태에 있어서의 용량소자의 제 2 접속형태를 나타내고, 접속패드(12-1) 및 접속패드(12-2)에 접속되는 제 1 도체층(15)의 틈부에 유전체층(18)이 설치되어 용량소자(C)가 형성되고, 포스트(16)는 설치되지 않은 경우를 나타낸다. 또한 용량소자가 형성되지 않은 도체층(15)상에는 포스트(16)가 설치되어 외부접속단자(T3)에 접속된다.
등가회로로서는 도 21b에 나타내는 바와 같이 용량소자(C)의 일단 및 타단이 회로소자형성영역(DA)의 회로소자에만 접속되는 구성으로 된다.
도 22a는 제 2 실시형태에 있어서의 용량소자의 제 3 접속형태를 나타내고, 접속패드(12-1) 및 접속패드(12-2)에 접속되는 제 1 도체층(15)의 틈부에 유전체층(18)이 설치되어 용량소자(C)가 형성되는 동시에 제 1 도체층(15)의 각각에 포스트(16)가 설치되어 외부접속단자(T1, T2)에 접속되는 경우를 나타낸다. 또한 용량소자가 형성되지 않은 도체층(15)상에는 포스트(16)가 설치되어 외부접속단자(T3)에 접속된다.
등가회로로서는 도 22b에 나타내는 바와 같이 용량소자(C)의 양단이 회로소자형성영역(DA)의 회로소자에 접속되는 동시에 외부접속단자(T1, T2)에도 접속되는 구성으로 된다.
도 23a는 제 2 실시형태에 있어서의 용량소자의 제 4 접속형태를 나타내고, 접속패드(12-1) 및 접속패드(12-2)에 접속되는 제 1 도체층(15)의 틈부에 유전체층(18)이 설치되어 용량소자(C)가 형성되는 동시에 한쪽의 제 1 도체층(15)에 포스트(16)가 설치되어 외부접속단자(T2)에 접속되는 경우를 나타낸다. 또한용량소자가 형성되지 않은 도체층(15)상에는 포스트(16)가 설치되어 외부접속단자(T3)에 접속된다.
등가회로로서는 도 23b에 나타내는 바와 같이 용량소자(C)의 일단은 회로소자형성영역(DA)의 회로소자에 접속되고, 타단은 회로소자형성영역(DA)의 회로소자에 접속되는 동시에 외부접속단자(T2)에도 접속되는 구성으로 된다.
또한 도 20a∼도 23a에 나타낸 각종 형태는 혼재하여 설치되도록 해도 좋은 것은 말할 것도 없다.
이상과 같이 제 2 실시형태에 따르면, 회로소자형성영역(DA)상에 평면적으로 용량소자를 적층하여 입체적으로 형성하고, 회로소자와 접속할 수 있도록 했으므로 칩면적의 증대를 초래하는 일 없이 용량소자를 탑재하는 것이 가능하게 된다. 이것에 의해 칩면적을 축소할 수 있는 동시에 무선I/F기능 등을 구비하는 모듈을 구성하는 경우에 있어서, 종래 필요로 되어 있었던 외부부착용량소자를 칩에 내장할 수 있는 것으로부터 모듈칫수의 축소에도 기여할 수 있다.
또 용량소자가 다른 도체층에 주는 영향, 즉 부유용량이나 기생용량에 의한 크로스토크 등의 영향을 억제하기 위해, 예를 들면 제 1 도체층(15)과 동일 평면의 근처위치에 제 1 도체층(15)과 같은 재료로 이루어지는 접지층을 설치하는 형태로 해도 좋다.
<제 3 실시형태>
도 24는 본 발명의 제 3 실시형태에 의한 반도체장치(200)의 단면도를 나타낸 것이며, 도 25a 및 도 25b는 도 24의 Ⅲ-Ⅲ면에서의 단면에 있어서의 밀봉막(17)을 제외한 요부를 나타낸 것이다. 이들의 도면에 있어서 상기한 제 1 실시형태와 공통하는 부분에는 동일한 번호를 붙이고 그 설명을 생략한다.
제 3 실시형태에서는 도 24에 도시하는 바와 같이 상기의 제 2 실시형태와 똑같이 제 1 보호막(14)상에서 서로 인접하도록 배치된 제 1 도체층(15)을 구비하는 동시에 제 1 도체층(15)상에 설치되고, 서로 인접하도록 배치된 포스트(16b)를 구비하며, 이들 제 1 도체층(15) 및 포스트(16b)의 한쪽측과 다른쪽측의 틈에 유전체층(18)을 형성한다. 즉 박막수동소자로서 유전체층(18)을 제 1 도체층(15) 및 포스트(16b)로 끼워넣어서 평면적으로 용량소자(C)를 형성한다. 이 경우 유전체층(18)을 끼워넣는 포스트(16b)는 각기둥상 혹은 판상으로 형성한다. 이것에 의해 상기의 제 2 실시형태의 경우에 대해서 유전체층(18)의 면적을 크게 할 수 있기 때문에 용량값을 크게 할 수 있다. 또한 유전체층(18)을 판상의 포스트(16b)만으로 끼워넣도록 해도 좋다.
이렇게 하여 평면적으로 형성되는 용량소자(C)는 유전체층(18)을 끼워넣는 제 1 도체층(15) 및 포스트(16b)의 형상에 따라서 각종 형태로 칩상에 배치할 수 있다. 예를 들면 포스트(16b)를 가늘고 긴 판상으로 형성하여 도 25a에 도시하는 바와 같은 형태로 용량소자(C)를 칩상에 배치하도록 해도 좋다. 또 예를 들면 판상의 포스트(16b)를 칩둘레에 부설함으로써 도 25b에 도시하는 바와 같이 칩둘레에 용량소자(C)를 배치하도록 해도 좋다. 이와 같이 하는 것으로 유전체층(18)의 면적을 보다 크게 할 수 있기 때문에 대용량의 용량소자(C)를 형성할 수 있다.
이와 같은 구조를 갖는 반도체장치(200)에서는 상기 제 2 실시형태와 똑같이용량소자(C)를 다양한 형태로 회로소자형성영역(DA)의 회로소자에 접속할 수 있다. 또 이들의 각종 형태가 혼재하여 설치되도록 해도 좋은 것은 말할 것도 없다.
이상과 같이 제 3 실시형태에 따르면, 유전체층(18)을 제 1 도체층(15) 및 포스트(16b)로 끼워넣어서 평면적으로 용량소자를 형성하도록 했으므로 상기 제 2 실시형태의 경우보다 커다란 용량소자를 탑재하는 것이 가능하게 된다. 이것에 의해 더욱 더 칩면적을 축소할 수 있는 동시에 무선I/F기능 등을 구비하는 모듈을 구성하는 경우에 있어서 모듈칫수의 더 나은 축소를 도모할 수 있다.
<제 4 실시형태>
도 26은 본 발명의 제 4 실시형태에 의한 반도체장치(200)의 단면도를 나타낸 것이며, 도 27a 및 도 27b는 도 26의 Ⅳ-Ⅳ면에서의 단면에 있어서의 밀봉막 (17)을 제외한 요부를 나타낸 것이다. 이들의 도면에 있어서 상기한 제 1 실시형태와 공통하는 부분에는 동일한 번호를 붙이고 그 설명을 생략한다.
제 4 실시형태에 의한 반도체장치(200)에서는 도 26에 나타내는 바와 같이 제 1 보호막(14)상에 접속패드에 접속되는 제 1 도체층(15) 및 인덕턴스성분이 생기는 형상으로 패터닝된 도체층(21)을 구비하고, 이것에 의해 박막수동소자로서 유도소자(L)를 형성하는 구성을 구비하는 것을 특징으로 한다.
도 26에 도시하는 구조의 경우 유도소자(L)의 일단은 도체층(21)을 통하여 접속패드(12)에 접속되어 회로소자형성영역(DA)의 회로소자에 접속되는 동시에 포스트(16)가 형성되고, 또 유도소자(L)의 타단측에는 포스트(16)가 형성된다.
이 유도소자를 형성하는 도체층(21)의 형상에는 인덕턴스성분을 생기게 하는형상으로서, 예를 들면 각소용돌이형상, 꾸불꾸불한 형상(직사각형파형상) 혹은 루프형상이 이용된다.
또 상기와 같은 구성에 의해 반도체기판(11)의 회로소자형성영역(DA)상에 적층하여 형성되는 유도소자(L)는 필요에 따라서 각종 형태로 배치할 수 있다. 예를 들면 각소용돌이형상으로 패터닝되어 비교적 큰 인덕턴스성분을 갖도록 비교적 큰 사이즈로 형성된 유도소자(L)를 도 27a에 도시하는 바와 같이 배치해도 좋다. 또 예를 들면 도 27b에 도시하는 바와 같이 복수의 유도소자(L)를 나열하여 설치하도록 해도 좋다.
도 28∼도 32는 본 발명의 제 4 실시형태에 의한 반도체장치(200)의 제조공정을 설명하기 위한 단면도이다. 이것에 의거하여 제조공정을 설명한다.
제 4 실시형태에 의한 제조공정에서는 우선 도 28에 도시하는 바와 같이 복수의 칩형성영역을 갖는 반도체웨이퍼(100)의 회로면측의 칩형성영역마다에 설치된 알루미늄전극 등으로 이루어지는 복수의 접속패드(12)의 상면측에 각각 각 접속패드(12)의 중앙부를 노출하도록 산화 실리콘 혹은 질화 실리콘 등으로 이루어지는 패시베이션막(13)을 형성한 후 이 패시베이션막(13)의 상면측에 각 접속패드(12)의 중앙부분이 개구하도록 제 1 보호막(14)을 형성한다. 이 제 1 보호막(14)은 예를 들면 반도체웨이퍼(100)의 회로면측 전면에 폴리이미드계 수지재를 도포경화시킨 후에 에칭액을 이용하여 레지스트패터닝 및 보호막패터닝을 실시하고 나서 레지스트박리하는 것으로 형성된다. 또 제 1 보호막(14)의 형성에는 이 외에 고무롤러를 이용하는 인쇄법이나 노즐로부터의 잉크토출에 의한 도포법을 이용하는 것도 가능하며, 보호막재료로서도 폴리이미드계 수지재에 한정하지 않고 에폭시계 수지재나 PBO(benzaoxidole계)등을 이용해도 좋다.
다음에 도 29에 도시하는 바와 같이 제 1 보호막(14)에 형성된 개구부를 통하여 노출되는 접속패드(12)상에 제 1 도체층(15) 및 유도소자(L)를 형성하는 도체층(21)을 형성한다. 제 1 도체층(15) 및 도체층(21)은 제 1 보호막(14)의 전면에 UBM스퍼터처리 등에 의해 UBM층(도시생략)을 퇴적하고, 이 후 도체층용 및 유도소자용 도체층용의 포토레지스트도포경화시켜서 포토리소그래피기술에 의해 소정 형상의 패터닝을 실시한 후 이 레지스트에 의하여 개구된 부분에 전해도금을 실시하는 것으로 형성된다. 또한 제 1 도체층(15) 및 도체층(21)을 형성하는 방법으로서는 이것 이외에 무전해도금방법을 이용할 수도 있다. 도체층을 형성하는 배선재료로서는 양호한 도전특성을 구비하는 동, 알루미늄 및 금 혹은 이들의 합금을 이용할 수 있다.
계속해서 도 30에 도시하는 바와 같이 제 1 도체층(15) 및 도체층(21)상의 소정 장소에 포스트(16)를 설치한다. 포스트(16)는 예를 들면 적어도 50㎛보다 크고, 전형적으로는 100∼150㎛ 정도의 두께로 포스트형성용의 포토레지스트를 도포경화시킨 후 각 제 1 도체층(15) 및 유도소자(L)의 소정 장소를 노출하는 개구부를 형성하고, 이 개구부내에 전해도금을 실시하는 것으로 형성된다. 포스트(16)를 형성하는 방법으로서는 이것 이외에 무전해도금방법이나 스터드범프법을 이용할 수도 있다. 포스트(16)에 이용하는 재료는 양호한 도전특성을 구비하는 동, 땜납, 금 혹은 니켈 등을 이용한다. 또한 포스트형성재료로서 땜납을 이용하는 경우는 이후 리플로처리를 실시함으로써 구상의 전극을 형상할 수도 있다. 또 땜납을 이용하여 포스트(16)를 형성하는 경우에는 상기 외에 인쇄법을 이용할 수도 있다.
계속해서 도 31에 도시하는 바와 같이 포스트(16)를 덮도록 반도체웨이퍼(100)의 회로면 전체를 폴리이미드 혹은 에폭시 등의 수지재에 의해, 예를 들면 몰드하여 밀봉막(17)을 형성한다. 밀봉막(17)은 환경변화에 대응하는 신뢰성을 확보하는 데다가, 바람직하게는 상술한 제 1 보호막(14)과 주성분이 실질적으로 동일한 수지재로 한다. 또한 밀봉막(17)을 형성하는 방법으로서는 그 밖에 인쇄법, 침지법, 스핀코트법, 다이코트법을 이용할 수도 있다.
계속해서 도 32에 나타내는 바와 같이 밀봉막(17)의 상단면을 절삭연마하여 포스트(16)의 단면(16a)을 노출시키고, 그 표면의 산화막을 없애서 그곳에 땜납인쇄 등의 메탈라이즈화처리를 실시한다.
이 후 미리 정해진 칩형성영역에 대응한 컷라인(CL)을 따라서 다이싱을 실시하여 반도체웨이퍼(100)를 칩형성영역마다에 개편화하여 반도체기판(11)을 형성한다. 이것에 의해 도 26에 도시한 구조의 반도체장치(200)가 생성된다.
그런데 이와 같은 구조를 갖는 반도체장치(200)에서는 유도소자(L)를 회로소자형성영역(DA)상에 적층하여 형성하고 있으므로 도체층(21) 및 포스트(16)의 배치형태에 따라서 유도소자(L)를 다양한 형태로 회로소자형성영역(DA)상에 배치할 수 있다. 반도체장치(200)에 있어서의 도체층(21) 및 포스트(16)의 배치형태에 따른 유도소자(L)의 접속형태를 나타내는 단면도를 도 33a∼도 36a에 나타내고, 대응하는 등가회로도를 도 33b∼도 36b에 나타낸다.
도 33a는 제 4 실시형태에 있어서의 유도소자의 제 1 접속형태를 나타내고, 접속패드(12-2)에 접속되는 도체층(21)에 의해 유도소자(L)가 형성되는 동시에 도체층(21)에 의한 유도소자(L)의 양단에 포스트(16)가 설치되어 외부접속단자(T2, T3)에 접속되는 경우를 나타낸다. 또한 유도소자가 형성되지 않은 도체층(15)상에는 포스트(16)가 설치되어 외부접속단자(T1)에 접속된다.
등가회로로서는 도 33b에 나타내는 바와 같이 유도소자(L)의 일단이 회로소자형성영역(DA)의 회로소자에 접속되는 동시에 유도소자(L)의 일단 및 타단이 외부접속단자(T2, T3)에 접속되는 구성으로 된다.
도 34a는 제 4 실시형태에 있어서의 유도소자의 제 2 접속형태를 나타내고, 유도소자(L)를 형성하는 도체층(21)의 양단이 각각 접속패드(12-2), 접속패드(12-3)에 접속되는 동시에 따라서 유도소자(L)가 형성되는 동시에 도체층(21)에 의한 유도소자(L)의 양단에 포스트(16)가 설치되어 외부접속단자(T2, T3)에 접속되는 경우를 나타낸다. 또한 유도소자가 형성되지 않은 도체층(15)상에는 포스트(16)가 설치되어 외부접속단자(T1)에 접속된다.
등가회로로서는 도 34b에 나타내는 바와 같이 유도소자(L)의 일단 및 타단이 회로소자형성영역(DA)의 회로소자에 접속되는 동시에 외부접속단자(T2, T3)에도 접속되는 구성으로 된다.
도 35a는 제 4 실시형태에 있어서의 유도소자의 제 3 접속형태를 나타내고, 유도소자(L)를 형성하는 도체층(21)의 양단이 각각 접속패드(12-2), 접속패드(12-3)에 접속되며, 유도소자(L)상에 포스트(16)가 설치되지 않은 경우를 나타낸다.또한 유도소자가 형성되지 않은 도체층(15)상에는 포스트(16)가 설치되어 외부접속단자(T1)에 접속된다.
등가회로로서는 도 35b에 나타내는 바와 같이 유도소자(L)의 일단 및 타단이 회로소자형성영역(DA)의 회로소자에만 접속되는 구성으로 된다.
도 36a는 제 4 실시형태에 있어서의 유도소자의 제 4 접속형태를 나타내고, 유도소자(L)를 형성하는 도체층(21)의 일단 및 타단상에 포스트(16)가 설치되어 외부접속단자(T2, T3)에 접속되며, 도체층(21)은 접속패드에 접속되지 않는 경우를 나타낸다. 또한 유도소자가 형성되지 않은 도체층(15)상에는 포스트(16)가 설치되어 외부접속단자(T1)에 접속된다.
등가회로로서는 도 36b에 나타내는 바와 같이 유도소자(L)의 일단 및 타단이 외부접속단자(T2, T3)에만 접속되는 구성으로 된다.
또한 도 33a∼도 36a에 나타낸 각종 형태는 혼재하여 설치되도록 해도 좋은 것은 말할 것도 없다.
이상과 같이 제 4 실시형태에 따르면 회로소자형성영역(DA)상에 유도소자를 적층하여 형성하고, 회로소자에 접속할 수 있도록 하였으므로 칩면적의 증대를 초래하는 일 없이 유도소자를 탑재하는 것이 가능하게 된다. 이것에 의해 칩면적을 축소할 수 있는 동시에 무선I/F기능 등을 구비하는 모듈을 구성하는 경우에 있어서, 종래 필요로 되어 있었던 외부부착유도소자를 칩에 내장할 수 있는 것으로부터 모듈칫수의 축소에도 기여할 수 있다.
또한 상기한 제 4 실시형태에서는 유도소자를 단층의 도체층(21)으로 형성하는 구성으로 했는데 이것에 한정하지 않고, 절연막과 도체층(21)을 번갈아 겹쳐 쌓은 복층구조로 복수의 유도소자를 형성해도 좋다.
또 유도소자가 다른 도체층에 주는 전자유도에 의한 크로스로크 등의 영향을 억제하기 위해, 예를 들면 도체층(21)과 동일 평면의 근처위치에 도체층(21)과 같은 재료로 이루어지는 접지층을 설치하여 시일드하는 형태로 해도 좋다.
<제 5 실시형태>
도 37은 본 발명의 제 5 실시형태에 의한 반도체장치(200)의 단면도를 나타낸 것이다. 이 도면에 있어서 상기한 제 4 실시형태와 공통하는 부분에는 동일한 번호를 붙이고 그 설명을 생략한다.
제 5 실시형태에서는 도 37에 나타내는 바와 같이 박막수동소자의 유도소자 (L)를 형성하는 도체층(21) 및 제 1 도체층(15)상에 제 3 보호막(22)을 설치한 구조로 하고 있다.
이와 같은 구조에 따르면, 유도소자(L)가 제 1 보호막(14)과 제 3 보호막 (22)에 끼워넣어지기 때문에 안정된 유도특성을 얻는 것이 가능하게 되어 있다.
이 제 3 보호막(22)은 제 1 도체층(15) 및 유도소자(L)를 형성하는 도체층 (21)을 형성한 후 상기한 제 1 보호막(14)과 똑같이, 예를 들면 반도체웨이퍼(100)의 회로면측 전면에 폴리이미드계 수지재를 도포경화시킨 후에 에칭액을 이용하여 레지스트패터닝 및 보호막패터닝을 실시하고 나서 레지스트박리하는 것으로 형성된다.
<제 6 실시형태>
도 38은 본 발명의 제 6 실시형태에 의한 반도체장치(200)의 단면도를 나타낸 것이다. 이 도면에 있어서 상술한 제 4 실시형태와 공통하는 부분에는 동일한 번호를 붙이고 그 설명을 생략한다.
이 제 6 실시형태에서는 상기한 제 5 실시형태에 있어서의 구성에 덧붙여서 박막수동소자의 유도소자(L)상에 제 3 보호막(22)을 통하여 자성체막(23)을 설치한 구조를 갖는다. 자성체막(23)은 강자성체재료로 형성하거나, 혹은 수지재 등에 강자성체재료 혹은 연자성체재료를 혼입시켜서 형성할 수도 있다.
이와 같이 유도소자(L)상에 제 3 보호막(22)을 통하여 자성체막(23)을 설치함으로써 유도소자(L)의 인덕턴스값을 크게 할 수 있는 동시에 유도소자로서의 특성을 향상시킬 수 있다. 그 결과 같은 인덕턴스값을 얻기 위해 요하는 도체층 (21)의 칫수를 작게 할 수 있는 동시에 유도특성을 향상시킬 수 있다.
이상과 같이 본 발명의 각 실시형태에 따르면, 반도체장치(200)의 회로소자형성영역(DA)상에 용량소자 및 유도소자에 의한 수동소자를 일체적으로 적층하여 탑재할 수 있다. 또한 각 실시형태에 의한 용량소자 및 유도소자는 회로소자형성영역(DA)상에 혼재하여 설치되도록 해도 좋은 것은 말할 것도 없다. 예를 들면 도 39에 나타내는 바와 같이 회로소자형성영역(DA)상에 복수의 포스트(16)가 형성된 반도체장치(200)에 있어서 회로소자형성영역(DA)상에 제 1 실시형태에 의한 용량소자(C1)와, 제 2 실시형태에 의한 용량소자(C2)와, 제 4 실시형태에 의한 유도소자 (L1)를 형성하도록 해도 좋다. 이와 같이 하면 칩면적의 증대를 초래하는 일 없이용량소자 및 유도소자를 적층하여 탑재하는 것이 가능하게 된다. 이에 따라 칩면적을 더욱 축소할 수 있는 동시에 무선I/F기능 등을 구비하는 모듈을 구성하는 경우에 있어서 무선I/F기능 등에 필요한 용량소자 및 유도소자를 칩에 내장할 수 있으므로써 모듈칫수의 축소를 더욱 도모할 수 있다.

Claims (25)

  1. 회로소자형성영역 및 복수의 접속패드가 형성된 반도체기판과,
    해당 회로소자형성영역상에 형성된 절연막과,
    상기 복수의 접속패드 중의 적어도 1개의 접속패드에 전기적으로 접속된 기둥상 전극과,
    상기 절연막상에 형성된 적어도 1개의 도체층을 구비하는 적어도 1개의 박막수동소자를 구비하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 박막수동소자는 적어도 1개의 용량소자인 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 용량소자는 2개의 도체층과 1개의 유전체층을 갖고,
    상기 2개의 도체층은 상기 절연막상에 적층하여 설치되며,
    상기 유전체층은 상기 도체층간에 설치되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 2 항에 있어서,
    상기 용량소자는 2개의 도체층과 1개의 유전체층을 갖고,
    상기 2개의 도체층은 상기 절연막상에서 서로 인접하여 설치되며,
    상기 유전체층은 상기 인접하는 2개의 도체층의 틈에 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 2 항에 있어서,
    상기 용량소자는 2개의 도체층과 1개의 유전체층을 갖고,
    상기 2개의 도체층은 상기 절연막상에서 서로 인접하여 설치되는 동시에 상기 각 도체층상에 설치된 판상 전극을 구비하고,
    상기 유전체층은 적어도 상기 인접하는 판상 전극의 한쪽측과 다른쪽측의 틈에 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 박막수동소자는 적어도 1개의 유도소자인 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서,
    상기 유도소자는 1개의 도체층을 갖고,
    상기 도체층은 각소용돌이형상, 꾸불꾸불한 형상, 루프형상의 어느 쪽인가의 형상으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서,
    상기 유도소자는 상기 도체층상에 형성된 자성체막을 추가로 구비하는 것을 특징으로 하는 반도체장치.
  9. 제 1 항에 있어서,
    상기 박막수동소자는 2개의 단자전극을 구비하고,
    해당 박막수동소자의 해당 2개의 단자전극의 적어도 어느 쪽인가 한쪽은 상기 기둥상 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 박막수동소자는 2개의 단자전극을 구비하고,
    해당 박막수동소자의 해당 2개의 단자전극의 적어도 어느 쪽인가 한쪽은 상기 접속패드에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 1 항에 있어서,
    상기 박막수동소자는 2개의 단자전극을 구비하고,
    해당 박막수동소자의 해당 2개의 단자전극의 적어도 어느 쪽인가 한쪽은 상기 접속패드와 상기 기둥상 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 1 항에 있어서,
    상기 박막수동소자의 주위가 보호막으로 덮여져 있는 것을 특징으로 하는 반도체장치.
  13. 제 1 항에 있어서,
    상기 박막수동소자를 복수 구비하고 있는 것을 특징으로 하는 반도체장치.
  14. 회로소자형성영역과 복수의 접속패드를 갖는 칩형성영역을 복수 구비하는 반도체웨이퍼기판을 준비하는 공정과,
    상기 각 칩형성영역의 회로소자형성영역상에 절연막을 형성하는 공정과,
    상기 절연막상에 적어도 1개의 도체층을 구비하는 적어도 1개의 박막수동소자를 형성하는 공정과,
    상기 복수의 접속패드 중의 적어도 1개의 접속패드에 접속된 기둥상 전극을 형성하는 공정과,
    상기 반도체웨이퍼기판을 상기 칩형성영역마다에 분단하여 각각이 적어도 1개의 상기 박막수동소자를 갖는 복수의 반도체장치를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 박막수동소자를 형성하는 공정은 적어도 1개의 용량소자를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 용량소자를 형성하는 공정은,
    상기 반도체기판의 회로소자형성영역상에 절연막을 통하여 제 1 도체층을 형성하는 공정과,
    상기 제 1 도체층상에 유전체층을 형성하는 공정과,
    상기 유전체층상에 제 2 도체층을 설치하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 용량소자를 형성하는 공정은,
    상기 절연막상에 소정을 틈을 두고 서로 인접하는 2개의 도체층을 형성하는 공정과,
    상기 인접하는 2개의 도체층의 틈에 유전체층을 설치하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 15 항에 있어서,
    상기 용량소자를 형성하는 공정은,
    상기 절연막상에 소정의 틈을 두고 서로 인접하는 2개의 도체층을 형성하는 공정과,
    상기 인접하는 2개의 도체층의 각각의 위에 판상 전극을 형성하는 공정과,
    적어도 상기 판상 전극의 한쪽측과 다른쪽측의 틈에 유전체층을 설치하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 14 항에 있어서,
    상기 박막수동소자를 형성하는 공정은 적어도 1개의 유도소자를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 유도소자를 형성하는 공정은,
    상기 도체층을 각소용돌이형상, 꾸불꾸불한 형상, 루프형상의 어느 쪽인가의 형상으로 패터닝하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 유도소자를 형성하는 공정은,
    상기 도체층상에 자성체막을 형성하는 공정을구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 14 항에 있어서,
    상기 박막수동소자를 형성하는 공정은,
    해당 박막수동소자의 주위를 보호막으로 덮는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 14 항에 있어서,
    상기 박막수동소자를 형성하는 공정은,
    해당 박막수동소자의 일단 및 타단의 전극단자의 적어도 어느 쪽인가 한쪽을 상기 기둥상 전극에 접속하여 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 14 항에 있어서,
    상기 박막수동소자를 형성하는 공정은,
    해당 박막수동소자의 일단 및 타단의 전극단자의 적어도 어느 쪽인가 한쪽을 상기 접속패드에 접속하여 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 14 항에 있어서,
    상기 박막수동소자를 형성하는 공정은,
    해당 박막수동소자의 일단 및 타단의 전극단자의 적어도 어느 쪽인가 한쪽을상기 접속패드와 상기 기둥상 전극에 접속하여 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
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