TW515015B - Semiconductor device - Google Patents

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TW515015B
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Taiwan
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semiconductor device
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forming
film
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TW090119509A
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Iwao Tawara
Ichiro Mihara
Yoshitaka Aoki
Original Assignee
Integrated Electronics & Amp P
Casio Computer Co Ltd
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Description

515015 五、發明説明（1 ) 【發明之領域】 本發明係有關晶片尺寸記憶體（C h i p S i z e M e m 〇 r y， 簡稱CSP)構造之半導體裝置以及其製造方法。 【相關技術之說明】 近年來，晶片與封裝之尺寸大致相等之CSP構造之 半導體裝置已爲周知，並被利用於提升電路基板之封裝 密度。其構造例如第40圖所示。此外，第41圖表示第 40圖中之V-V面之剖面圖中去除導體層5之狀態。 半導體裝置1 0在半導體基板1之表面側（電路面側） 具有由鋁電極等所形成之多個連接腳位2，在該連接腳 位2之上面形成有由氧化矽或氮化矽等所構成之鈍化膜 2俾使各連接腳位2之中央部露出。另外，在半導體基 板1之表面側去除連接腳位2之形成部分之區域中具有 電路元件形成區域（DA)，係由未圖示之電路元件層合 而成。 在鈍化膜3之上面形成保護膜4俾各連接腳位2之 中央部分開口。保護膜4係藉由例如在半導體基板1之 電路面整面塗敷聚酰亞胺系樹脂材料並使其硬化後，使 用蝕刻液施以抗蝕製圖（resist patterning)及保護膜製圖 後剝離抗蝕劑而形成。 保護膜4上面形成有連接到連接腳位2之導體層5， 在導體層5上面之特定地方設有直方電極而與外界電路 連接用之多個接線柱（P〇st)6。在此，接線柱6，如後所 述，其尖端係經過軟焊印刷等之噴鍍金屬處理以便用於 515015 五、發明説明（2 ) 連接到未圖示之電路基板上之端子者，高度至少大於 5 0μιη，典型者爲形成於高度1 〇〇至1 50μηι左右，由於 形成直線狀，所以可以吸收由於半導體基板1與電路基 板之熱膨脹係數之差而產生之應力。 在接線柱6間之半導體基板1之電路面整體形成有 聚酰亞胺或環氧樹脂等之樹脂材料所構成之密封膜7。 在接線柱6之端面6a去除氧化膜並施予軟焊印刷等之 噴鍍金屬處理而形成有用於連接外界之端子部。在電路 基板封裝該種半導體裝置時，須將接線柱6上之外界連 接用之端子部朝電路基板之端子部配置，並藉由軟焊接 合等方法接合封裝。 但是要構成具有藍牙（Bluetooth)等之無線I/F功能之 收發兩用晶片（t r a n c e i v e r c h i p)時，則半導體晶片必須 具備PLL電路與VCO電路或濾波電路（Filter Circuit) 等之RF功能要件。要實現該等RF功能要件，必須將 電容元件與感應元件等之各種無源元件設置於半導體基 板1之電路元件形成區域（DA)。 惟因要形成該等無源元件時需要較大之面積，如果 要在電路元件形成區域（DA)形成該等無源元件時，必 定擴充晶片之面積。具有上述CSP構造之半導體裝置 20中，晶片面積擴大時，不但無法提升電路基板之封 裝密度，而且可由單片之半導體晶圓形成之晶片之數變 少，生產量降低’生產成本增加而成爲問題。因此，當 今之計是將實現RF功能要件之各種無源元件做爲離散 -4- 五、發明説明（3 ) 零件（discrete parts)成爲外加於晶片之形態。但，在該 種形態下，要縮小RF模組之尺寸是困難的。 【發明之揭示】 本發明之目的在提供一種不擴充晶片面積且可將無 源元件載置於晶片上之半導體裝置及半導體裝置之製造 方法。 爲達成上述目的，本發明之半導體裝置具備形成有 電路元件形成區域及多個連接腳位之半導體基板，該電 路元件形成區域上形成絕緣膜，而多個連接腳位之中至 少在一連接腳位電連接用於連接外界電路之直方電極， 同時在電路元件形成區域上之絕緣膜上具有由多個導體 層與電介質層所形成之電容元件，或由被製作成電感成 分所產生之圖形之導體層所形成之感應元件之至少一邊 所層合而成之薄膜無源元件之構造。該薄膜無源元件可 以在電路元件形成區域（DA)上配置成各種形態，具有 透過連接腳位連接到電路元件形成區域之電路元件，或 透過直方電極連接到外界連接端子之至少一種構造。藉 此，即可層合薄膜無源元件而載置而不致擴大晶片面積 ，不但可以縮小晶片面積，而且可將先前必須外加之無 源元件內裝以縮小模組尺寸。 爲達成上述目的，本發明之半導體裝置之製造方法 係在具有多個晶片形成區域之半導體晶圓之每一晶片形 成區域中所設置之多個連接腳位上面分別形成露出各連 接腳位之中央部分之鈍化膜後，在鈍化膜之上面形成第 515015 五、發明説明（4 ) 1保護膜。而在形成電容元件做爲薄膜無源元件時，在 第1保護膜上形成連接於連接腳位之第1導體層，並於 第1導體層上之電容元件形成處形成電介質層後，在其 上面形成第2導體層以形成電容元件。或者，也可將第 1導體層配置成相鄰接，在間隙部形成電介質層，並夾 持電介質層形成電容元件以減少形成電容元件所需之工 程。另外，要形成感應元件做爲薄膜無源元件時，則在 第1保護膜上形成連接到連接腳位之第1導體層，同時 形成被製作成產生電感（i n d u c t a n c e)成分之形狀，例如 ，角旋渦形狀或環形之導體層，藉以形成感應元件。此 外’也可以在形成感應元件之導體層上，介設保護膜設 置磁性膜。藉此，可以增大感應元件之電感値。然後， 針對每一晶片形成區域進行分割俾將半導體晶圓個片化 ’以形成至少各具一薄膜無源元件之多個本發明之半導 體裝置。利用此法可以成批形成在晶片上層合薄膜無源 元件而載置之多個半導體裝置。 【圖式之簡單說明】 第1圖爲表示本發明之第1實施形態之半導體裝置 之構造之剖面圖。 第2A圖爲表示第1圖所示之半導體裝置之I-Ι面之 剖面圖之重要部分之第1例。 第2B圖爲表示第1圖所示之半導體裝置之I-Ι面之 剖面圖之重要部分之第2例。 第3圖至第1〇圖爲表示本發明之第1實施形態之製 -6- 515015 五、發明説明（5 ) 造工程之剖面圖。 第1 1 A圖爲表示本發明之第1實施形態之電容元件 之第1連接形態之剖面圖。 第1 1 B圖爲與第1 1 A圖所示之電容元件之連接形態 相對應之等效電路（Equivalent Circuit)。 第1 2 A圖爲表示本發明之第1實施形態之電容元件 之第2連接形態之剖面圖。 第12B圖爲與第12A圖所示之電容元件之連接形態 相對應之等效電路。 第13A圖爲表示本發明之第1實施形態之電容元件 之第3連接形態之剖面圖。 第13B圖爲與第13A圖所示之電容元件之連接形態 相對應之等效電路。 第1 4 A圖爲表示本發明之第1實施形態之電容元件 之第4連接形態之剖面圖。 第14B圖爲與第14A圖所示之電容元件之連接形態 相對應之等效電路。 第1 5 A圖爲表示本發明之第1實施形態之電容元件 之第5連接形態之剖面圖。 第15B圖爲與第15A圖所示之電容元件之連接形態 相對應之等效電路。 第16圖爲表不本發明之第2貫施形％5、之半導體裝置 之構造之剖面圖。 第17A圖爲表示第16圖所示之半導體裝置之Π-ΙΙ 515015 五、發明説明（6 ) 面之剖面圖之重要部分之第1例。 第17B圖爲表示第16圖所示之半導體裝置之II-II 面之剖面圖之重要部分之第2例。 第18圖至第19圖爲表示本發明之第2實施形態之 製造工程之剖面圖。 第20A圖爲表示本發明之第2實施形態之電容元件 之第1連接形態之剖面圖。 第2 0B圖爲與第20A圖所示之電容元件之連接形態 相對應之等效電路。 第2 1 A圖爲表示本發明之第2實施形態之電容元件 之第2連接形態之剖面圖。 第2 1 B圖爲與第2 1 A圖所示之電容元件之連接形態 相對應之等效電路。 第22A圖爲表示本發明之第2實施形態之電容元件 之第3連接形態之剖面圖。 第22B圖爲與第22A圖所示之電容元件之連接形態 相對應之等效電路。 第23A圖爲表示本發明之第2實施形態之電容元件 之第4連接形態之剖面圖。 第23B圖爲與第23A圖所示之電容元件之連接形態 相對應之等效電路。 第24圖爲表示本發明之第3實施形態之半導體裝置 之構造之剖面圖。
第25A圖爲表示第24圖所示之半導體裝置之III-III 515015 五、發明説明（7 ) 面之剖面圖之重要部分之第1例。 第25B圖爲表不第24圖所示之半導體裝置之ΙΙΙ_ΠΙ 面之剖面圖之重要部分之第2例。 第26圖爲表示本發明之第4實施形態之半導體裝置 之構造之剖面圖。 第27Α圖爲表示第26圖所示之半導體裝置之ΠΙ-ΙΠ 面之剖面圖之重要部分之第1例。 第27Β圖爲表示第26圖所示之半導體裝置之ΙΙΙ-ΙΠ 面之剖面圖之重要部分之第2例。 第28圖至第32圖爲表示本發明之第4實施形態之 製造工程之剖面圖。 第33Α圖爲表示本發明之第4實施形態之感應元件 之第1連接形態之剖面圖。 第3 3Β圖爲與第33Α圖所示之感應元件之連接形態 相對應之等效電路。 第3 4 Α圖爲表示本發明之第4實施形態之感應元件 之第2連接形態之剖面圖。 第34B圖爲與第34A圖所示之感應元件之連接形態 相對應之等效電路。 第3 5 A圖爲表示本發明之第4實施形態之感應元件 之第3連接形態之剖面圖。 第3 5 B圖爲與第3 5 A圖所示之感應元件之連接形態 相對應之等效電路。 第3 6 A圖爲表示本發明之第4實施形態之感應元件 -9- 515015 五、發明説明（8 ) 之第4連接形態之剖面圖。 第36B圖爲與第36A圖所示之感應元件之連接形態 相對應之等效電路。 第3 7圖爲表示本發明之第5實施形態之半導體裝置 之構造之剖面圖。 第3 8圖爲表示本發明之第6實施形態之半導體裝置 之構造之剖面圖。 第39圖爲表示將本發明之各實施形態中之無源元件 混合5$置之牛導體裝置之構造之剖面圖。 第40圖爲表示先前之半導體裝置之構造之剖面圖。 第41圖爲第40圖所示之先前之半導體裝置之構造 之V-V面之剖面圖。 【較佳具體例之詳細說明】 以下要根據圖式所示之實施形態詳細說明本發明有 關之半導體裝置及其製造方法。 <第1實施形態> 第1圖爲表示本發明第1實施形態之半導體裝置200 之剖圖者，第2A圖及第2B圖爲表示第1圖之I-Ι面之 剖面中去除密封膜1 7之重要部分者。 第1實施形態之半導體裝置200與第40圖及第41 圖之先前之半導體裝置1〇相同具有由設置於半導體基 板1 1表面側（電路面側）之電路元件形成區域（DA)周圍 之鋁電極等所形成之多個連接腳位1 2，在該連接接腳 1 2之上面具有由氧化矽或氮化矽等形成之鈍化膜1 3俾 -10- 515015 五、發明説明（9 ) 露出各連接接腳位之中央部分，以及形成於鈍化膜13 之上面之保護膜14(以下簡稱爲第1保護膜14)。而且 ，第1保護膜1 4上面形成等連接到連接腳位1 2之導體 層15(以下簡稱第1導體層15)。 而第1實施形態之半導體裝置200之特徵在於：具 有下面連接於連Jf_.腳位1 2之第1導體層1 5，形成於導 體層15上面之導體層20(以下簡稱第2導體層20)，以 及設置於兩導體層之間之電介質層18，藉此形成電容 元件C做爲薄膜無源元件。在此，所謂薄膜無源元件 係指在第1保護膜1 4上面至少具有一薄膜所構成之導 體層而形成之無源元件，例如，本第1實施形態及在後 面所述之第2至第3中之電容元件，在第4至6實施形 態中之感應元件，例如，與電路元件形成區域（DA)之 電路元件組合而構成無線I/F功能者。另外，本發明中 之薄膜無源元件並不侷限於此等元件，另外也可以做爲 薄膜變壓器，薄膜表面聲波（SAW)濾波器，微帶線 (micro strip line)，微波單石積體電路（MMIC)等。 另外，在導體%層20上之特定處所設有與先前相同之 界電路連接用之多個接線柱（p〇st)16。該等接線柱16 形成直立狀，高度至少大於50 μιη，典型者具有100至 150μηι之高度。 又因在電容元件C之周圍形成保護膜19(以下簡稱第 2保護膜1 9)，故具有電氣上與電容元件C絕緣之構成。 此外，在未有形成電容元件C之第1導體層15上面 -11- 515015 五、發明説明（10 ) 隔著第2導體層20設有接線柱1 6。 在各接線柱1 6間形成有由聚酰亞胺或環氧樹脂材料 所製成之密封膜1 7，而露出之接線柱1 6之端面1 6a之 氧化膜被去除而被施以軟焊印刷等噴鍍金屬處理以形成 與外界連接用之端子部。 以此種構造形成之電容元件C之電容値係以形成電 介質層18之電介質之電容率（dielectric constant)，厚 度以及面積來決定。用於形成電介質層1 8之電介質係 使用例如鈦酸鋇，鈦酸鉅等。 - 另外，利用上述之構造層合半導體基板1 1之電路元 件形成區域（D A)上面而形成之電容元件C，可視需要配 置成種種形態。例如，也可以如第2A圖所示，將電介 質層18之面積擴充俾設置大容量之電容元件C。另外 ，例如第2B圖所示，也可以將多個電容元件C排列設 置於半導體基板上面。 第3至第1 0圖係爲說明本發明第1實施形態之半導 體裝置200之製造工程之剖面圖。茲據以說明製造工程。 另外，如後所述，本發明之下面各實施形態之製造 工程中，係在半導體晶圓1 00上面形成配線層及電容元 件，感應元件等之後，最後半導體晶圓1 00分割成每一 晶片，藉以形成半導體基板而完成半導體裝置200者。 第1實施形態之製造工程中，首先，依第3圖所示 ，在具有多個晶片形成區域之半導體晶圓1 〇〇之電路面 側之設置於由每一晶片形成區域之由鋁電極等所構成之 -12- 五、發明説明（n) 多個連接腳位1 2之上面側，形成由矽或氮化矽等所構 成之鈍化膜，俾分別露出各連接腳位1 2之中央部分。 然後，形成第1保護膜1 4俾使各連接腳位1 2之中央部 分開口於鈍化膜1 3之上面側。該第1保護膜1 4係以例 如在半導體晶圓之電路面側全面塗敷聚酰亞胺系樹脂材 料使其硬化後’利用餽刻液施行抗触製圖（r e s i s t patterning)及保護膜製圖後剝離抗蝕劑而形成。另外， 在形成弟1保護I吴1 4時，另外也可以利用使用刮板 (squeegee)之印刷法或由噴嘴排出油墨（ink)之塗敷法， 保護膜材料也不限於聚酰亞胺系樹脂材料，也可以使用 環氧系樹脂材料或PBO(Benzaoxydole系）等。 其次，如第4圖所示，經由形成於第1保護膜14之 開口部露出之連接腳位1 2上面形成第1導體層1 5。第 1導體層1 5係藉由在第1保護膜1 4之整面上利用噴鍍 處理（sputtering)等層積 UBM(under bump metal)層（圖 示略），然後，塗覆導體層用之光阻劑（photoresist)並使 其硬化，並利用光刻技術施行具有特定形狀之開口之圖 形製作（patterning)後，在藉由該抗蝕劑開口之部分進 行電解電鍍而形成。 形成第1導體層1 5之方法除了此法以外也可以使用 無電解電鍍法。形成導體層之配線材料可以使用具良好 特性之銅，鋁及金或此等之合金。 然後，如第5圖所示，在第1導體層15上面之電容 元件形成處所形成電介質層1 8。電介質層1 8係例如以 -13- 515015 五、發明説明（12 ) 抗蝕劑形成圖形之後’以電鍍法將電介質材料層積至特 定厚度而成。 然後，如第6圖所示’形成使電介質層1 8與其他層 電氣上絕緣之第2保護膜1 9，經過圖形製作後，在要 設置以後形成之第2導體層20之部分及要分割之部分 設置開口部。 第2保護膜1 9與上述第1保護膜14 一樣，係例如 :在半導體晶圓1之電路面側整面塗敷聚酰亞胺系樹脂 材料並使其硬化後，利用抗蝕液實施抗蝕劑製圖及保護 膜製圖後，將抗飩劑剝離而形成。 然後，如第7圖所示，形成第2導體層20，並形成 經由形成於第2保護膜1 9之開口部而露出之第1導體 層15與電氣上連接之導電層部分，以及形成於電介質 層1 8上面側而與電介質層1 8在電氣上連接而形成構成 電容元件之導體層部分。該第2導體層20與上述第1 導體層1 5 —樣係以抗蝕劑形成圖形後，施以電解電鍍 而形成。 接著，如第8圖所示，在各導體層20上之特定處所 設置接線柱1 6。接線柱1 6與先前.相同，係藉由例如至 少大於50μηι，典型上爲1〇〇至150μιη前後之厚度塗敷 接線柱形成用之光阻劑（Photoresist)並令其硬化後形成 用於露出第2導體層20之特定處所之開口部，再於該 開口部內進行電解電鍍而形成。形成接線柱1 6之方法 除此以外，還可以使無電解電鍍法或stud bump法。接 -14- 515015
五、發明説明（13 ) 線柱1 6所使用之材料係使用具有良好導電特性之銅， 焊錫，金或鎳等。另外，使用焊錫做爲接線柱形成材料 時，嗣後藉由回流（reflowing)處理也可以形成球狀之電 極。另外，利用焊錫以形成接線柱1 6時，除了上述之 外，還可使用印刷方法 然後，如第9圖所示，以聚酰亞胺或環氧等樹脂材 料以例如模型（mo Id)形成密封膜17。在確保對應環境 變化之可靠性，密封膜1 7宜使用主成分與上述第丨保 護膜1 4或第2保護膜1 9實質上相同之樹脂材料。另外 ，形成密封膜1 7之方法，另外還可以使用印刷法，浸 漬法，旋塗法，及連續模法。 然後，如第1 〇圖所示，切削硏磨密封膜1 7之上面 以露出接線柱1 6之端面1 6a，去除該表面上之氧化膜 ，並在該表面進行焊錫印刷等之噴鍍金屬處理。 然後，沿著事先設定之與晶片形成區域相對應之分 割線（cut line)CL進行分割，並將半導體晶圓1〇〇依每 一晶片形成區域個片化以形成半導體基板1 1。如此一 來，第1圖所示之構造之半導體裝置200於焉產生。 因爲具有此種構造之半導體裝置200係將電容元件 層合於電路元件形成區域（DA)上面而形成，故可以依 照第2導體層20之重新配線及接線柱1 6之配置形態， 將電容元件以各種形態配置於電路元件形成區域（DA) 上。茲將與半導體裝置200之第2導體層20及接線柱 1 6之配置形態相對應之電容元件C之連接形態之剖面 -15- 五、發明説明（14) 圖圖示於第1 1 A圖至第1 5 A圖，相對應之等效電路圖 圖示於第11B圖至第15B圖。 第1 1 A圖表示第1實施形態之電容元件第1連接形 態，表示連接到連接腳位1 2-2之第1導體層1 5上面設 有電介質層1 8，將經由第1導體層1 5連接到連接腳位 12-3之第2導體層20層合而形成電容元件C，並在第 2導體層20上面未設置接線柱1 6之情形。此外，在未 形成電容元件之導體層15上面透過第2導體層20設有 接線柱1 6而連接到外界連接端子T 1。 如第1 1 B圖所示，等效電路成爲僅連接到電容元件C 之一端及另一端連接到電路元件形成區域（DA)之電路 元件之構造。 第1 2 A圖表示第1實施形態之電容元件之第2連接 形態，分別連接到連接腳位12-1，12-2之第1導體層 15上面各設有電介質層18，分別層合第2導體層20並 分別形成電容元件C，同時各第2導體層20設置接線 柱1 6並分別連接到外界連接端子T 1，T2之情形。另 外，在未形成電容元件之導體層15上面經由第2導體 層2 0設置接線柱1 6而連接到外界連接端子T3。 如第1 2B圖所示，等效電路構造上爲電容元件C之 一端分別連接到電路元件形成區域（DA)之電路元件， 另一端分別連接到外界連接端子T 1，T2。 第1 3 A圖表示第1實施形態之電容元件之第3連接 形態，在連接到連接腳位1 2-2之第1導體層1 5上面之 -16- 515015 五、發明説明（15 ) 兩處設有電介質層18，分別層合第2導電層而並聯形 成兩個電容元件C，同時在各第2導體層20上面設置 接線柱1 6而連接到外界連接端子T2，T3之情形。另 外，在未形成電容元件之導體層15上面經由第2導體 層2 0設置接線柱1 6並連接到外界連接端子T 1。 等價電路，如第1 3 B圖所示，在構造上’兩個電容 元件C之一端被共同連接並連接到電路元件形成區域 (DA)之電路元件，另一端則分別連接到外界連接端子 T2，T3 ° 第1 4 A圖表示第1實施形態之電容元件之第4連接 形態，在連接到連接腳位1 2-2之第1導體層1 5上面設 有電介質層，層積導體層20而形成電容元件C，同時 在第2導體層20上面設置接線柱1 6而連接到外界連接 端子T2之情形。另外，在未形成電容元件之各導體層 1 5上面經由第2導體層20分別設置接線柱1 6並連接 到外界連接端子ΤΙ，T3。 如第1 4 B圖所示，等效電路在構造上，係電容元件C 之一端連接到電路元件形成區域（DA)之電路元件，而 另一端則連接到外界連接端子T2 :。 第1 5 A圖表示第1實施形態之電容元件之第5連接 形態，以及在連接到連接腳位1 2-2之第1導體層1 5上 面設置電介質層1 8，並將經由第1導體層1 5連接到連 接腳位12-3之第2導體層20層合而形成電容元件C， 同時在第5導體層20上面設置接線柱1 6而連接到外界 -17- 515015 五、發明説明（16 ) 連接端子T3之情形。另外，在未形成電容元件之各導 體層1 5上面經由第2導體層20分別設置接線柱1 6並 連接到外界連接端子T 1。 如第1 5 B圖所示，等效電路在構造上，係電容元件C 之一端連接到電路元件形成區域（DA)之電路元件，另 一端則除了連接到電路元件形成區域（DA)之電路元件 之外，也連接到外界連接端子T3。 此外，第1 1 A圖至第1 5 A圖所示之各種形態可以混 合設置，自不待言。 如此所述，依據第1實施形態，因爲在電路元件形 成區域（DA)上面將電容元件C層合而形成立體俾與可 與電路元件連接，因此可以載置電容元件而不致擴大晶 片面積。藉此，不但可以縮小晶片面積’而且在構成具 有無線I/F功能等之模組時，由於可以將先前認爲必要 之外加電容元件內裝於晶片中，因此也有助於模組尺寸 之縮小。 此外，在上述第1、實施形態中，係將電介質層1 8設 成單層，但是並不限於此，例如也可以將電介質層18 與第2導體層20交互重疊之多層構造來形成多個電容 元件。此時，藉由交互重疊之多個第2導體層20之圖 案（pattern)，可以將多個電容元件並聯或串聯。 另外，爲了抑制電容元件對導體層之影響，亦即浮 動電容與寄生電容所導致之串音（crosstalk)等之影響， 也可以採取例如在與第1導體層1 5或導體層20之平面 -18- 515015 五、發明説明（17 ) 之附近位置設置由第1導體層15或導體層20相同之材 料構成之接地層之形態。 此外，在第1實施形態中’雖然在第1導體層15上 面設置電介質層1 8以形成電容元件’但是’也可以例 如將電介質層1 8以第2保護膜1 9中摻入電介質材料者 兼用之。 <第2實施形態> 第16圖表示本發明之第2實施形態之半導體裝置 2 00之剖面圖者，第17A圖及第17B圖表示將第16圖 之II-II面之剖面中之密封膜17去除後之重要部分。 另外，第1 8圖至第1 9圖爲說明第2實施形態之半 導體裝置200之構造及其製造工程之剖面圖。在該等圖 中，與上述第1實施形態共同之部分附以相同符號而省 略其說明。 如第16圖所示，在第2實施形態中，在第1保護膜 14上面將第1導體層15配置成互相鄰接，而在該第1 導體層1 5之剖面之一邊與另一邊之間隙形成電介質層 1 8。藉此，以第1導體層1 5之剖面做爲電極，構成包 夾電介質層1 8之形狀而形成電容元件C做爲薄膜無源 元件。亦即，構造上將電容元件形成平面。另外，在未 形成電容元件之導體層15上面經由第2導體層20設有 接線柱1 6並連接到外界連接端子T 3。 藉由上述構造所形成之電容元件C與第1實施形態 一樣，形成電介質層18之電介質之電容率，厚度及面 -19- 515015 五、發明説明（18) ' 積係以其電容値來決定。形成電介質層18之電介質係 使用例如，鈦酸鋇，鈦酸鉅等。 此外，如此在電路元件形成區域（DA)上面形成平面 之電容元件C可以各種形態配置。例如，如第1 7 A圖 所示，也可以擴大第1導體層15之剖面積及電介質層 1 8之面積以設置大電容之電容元件C。此外，例如， 第1 7B圖所示，也可將多個電容元件C排列設置。 茲根據第1 8至1 9圖說明第2實施形態之半導體裝 置200之製造工程。第2實施形態之製造工程與第1實 施形態之差異點在於將第1導體層1 5互相鄰接配置於 第1保護膜1 4上面之後，在相鄰之第1導體層1 5之一 邊與另一邊之間隙形成電介質層1 8，然後，設置第2 保護膜1 9。 亦即，在第2實施形態之製造工程中，首先如第1 8圖 所示，與第1實施形態之第3圖一樣，在半導體晶圓 1〇〇上面之連接腳位12上面側形成鈍化膜13俾分別露 出各連接接腳1 2之中央部後，在該純化膜1 3上面側形 成第1保護膜1 4俾各連接腳位1 2之中央部分開口。然 後，在經由形成於第1保護膜1 4之開口部露出之連接腳 位12上面形成第1導體層15。第1導體層15係在第1 保護膜14之整面以UBM噴鍍處理等層積UBM層（圖示略） ’然後，塗敷導體層用之光阻劑並使其硬化，再利用光刻 法（photolithography)技術進行具有特定形狀之開口之圖形 製作後，在藉由抗蝕劑開口之部分實施電解電鍍而形成 -20- 515015 五、發明説明（19 ) 。此時，在第1保護膜14上面之第1導體層15之特定 位置形成用於設置電介質層1 8之間隙部。然後，在第 1導體層丨5之間隙部形成電介質層1 8。電介質層1 8係 於例如以抗蝕劑形成圖形後，以噴鍍法將電介質材料堆 積至特定厚度而成。 接著，如第19圖所示，與第1實施形態之第6圖一 樣形成使電介質層1 8與他層電氣絕緣之第2保護膜1 9 後，與第1實施形態之第8圖一樣’經由形成於第2保 護膜1 9之開口部設置電氣上與露出之第1導體層1 5相 連接之接線柱16。然後，與第1實施形態之第9圖， 第1 〇圖一樣形成密封膜1 7以覆蓋接線柱1 6之後，切 削硏磨密封膜17之上端面以露出接線柱16之端面16a ，並去除其表面之氧化膜以實施焊錫印刷等之噴鍍金屬 處理。然後，藉由沿著與預先設定之晶片形成區域相對 應之切割線CL進行分割俾在每一晶片形成區域將半導 體晶圓1 00個片化而形成半導體基板1 1。藉此，製及 如第16圖所示之構造之半導體裝置200。如上所述， 依據第2實施形態，因爲將電容元件形成平面，所以比 將電容元件C形成立體之第1實施形態更能減少製程 之工程數，因此可以謀求成本之降低。 在具有此種構造之半導體裝置200中，因爲係將電 介質層18夾持於第1導體層15而將電容元件C形成 平面，因此，可依照第1導體層1 5及接線柱16之配置 形態，將電容元件C以各種形態連接到電路元件形成 -21- 515015 五、發明説明（20 ) 區域（DA)之電路元件上。茲將與表示半導體裝置200 之第1導體層1 5及接線柱1 6之配線形態相配合之電容 元件C之連接形態之剖面圖圖示於第20A圖至第23 A 圖，並將相應之等效電路圖圖示於第20B圖至第23 B 圖。 第2 0 A圖表示第2實施形態之電容元件之第1連接 形態，在第1導體層1 5之間隙部設有電介質層1 8並形 成電容元件C，同時在每一第1導體層1 5分別設置接 線柱1 6而連接到外部連接端子T 1，T2之情形。另外 ，未形成電容元件之導體層1 5上面設有接線柱1 6並連 接到外界連接端子T3。 如第2 0 B圖所不，等效電路在構造上係電谷兀件C 之兩端皆僅連接到外界連接端子τ 1，T2。 第2 1 A圖表示第2實施形態之電容元件之第2連接 形態，係在連接到連接腳位12-1及連接腳位12-2之第 1導體層1 5之間隙部設置電介質層1 8以形成電容元件 C，而未設立接線柱1 6之情形。另外，在未形成電容 元件之導體層1 5設有接線柱1 6並連接到外界連接端子 T3。 如第2 1 B圖所示，等效電路在構造上係電容元件C 之一端及另一端僅連接到電路元件形成區域（DA)之電 路元件。 第22A圖表示第2實施形態之電容元件之第3連接 形態，係在連接到連接腳位12-1及連接腳位12-2之第 -22- 五、發明説明（21 ) 1導體層1 5之間隙部設置電介質層1 8以形成電容元件 C，同時在各導體層1 5分別設置接線柱1 6而連接到外 界連接端子T1，T2之情形。另外’在未形成電容元件 之導體層1 6上設有接線柱1 6並連接到外界連接端子 T3 ° 如第22B圖所示，等效電路在構造上，電容元件c 之兩端連接到電路元件形成區域（DA)之電路元件，同 時也連接到外界連接端子T 1，T2。 第23 A圖表示第2實施形態之電容元件之第4連接 形態，係在連接到連接腳位12-1及連接腳位12-2之第 1導體層1 5之間隙部設置電介質層1 8以形成電容元件 C，同時在一邊之第1導體層1 5設置接線柱1 6並連接 到外界連接端子T2之情形。此外，在未形成電容元件 之導體層1 5上面設置接線柱1 6並連接到外界連接端子 T3。 如第23B圖所示，等效電路在構造上，電容元件C 之一端連接到電路元件形成區域（DA)之電路元件，而 另一端則連接到電路元件形成區域（DA)之電路元件， 同時也連接到外界連接端子T2。. 此外，第20A圖至第23A圖所示之各種形態也可以 混合設置，自不待言。 如上所述，依據第2實施形態，因爲在電路元件形 成區域（DA)上面將電容元件平面層合而形成爲立體’ 且可與電路元件連接，所以可以載置電容元件而不會導 515015 五、發明説明（22 ) 致晶片面積之擴大。藉此，不但可以縮小晶片面積，在 構成具有無線Ι/F功能等之模組時，可以將先前認爲必 要之外加電容元件內裝於晶片中，因此可以謀求模組尺 寸之縮小。 另外，爲了抑制電容元件對其他導體層之影響，亦 即由浮動電容與寄生電容所導致之串音等之影響，也可 以在與例如第1導體層1 5同一平面之附近位置設置由 與第1導體層1 5相同之材料形成之接地層之形態。 〈第3實施形態> 第24圖爲表示本發明之第3實施形態之半導體裝置 200之剖面圖者，而第25A圖及第25B圖表示在第24 圖之III-III面之剖面中去除密封膜17後之重要部分。在 該等圖中，對於與上述第1實施形態共同部分附以相同 符號而省略其說明。 如第24圖所示，在第3實施形態中，與前述之第2 實施形態一樣，具有配設於第1保護膜1 4上互相鄰接 之第1導體層15外，同時具有設置於第1導體層15上 面而互相鄰接配置之接線柱1 6b，在該等第1導體層i 5 及接線柱1 6 b之一邊與另一邊之間隙形成電介質層1 8 。亦即以第1導體層1 5及接線柱1 6 b包夾將電介質層 1 8以形成電容元件C於平面以做爲薄膜無源元件。此 時，夾持電介質層1 8之接線柱1 6b係形成角柱狀或板 狀。藉此，可以對上述之第2實施形態之情形，將電介 質層1 8之面積擴大，因而可以增大電容値。此外，也 -24- 515015 五、發明説明（23 ) 可以僅以板狀之接線柱1 6b將電介質層1 8包夾。 如此形成爲平面之電容元件C可以配合包夾電介質 層1 8之第1導體層1 5及接線柱1 6b之形狀，以各種形 態配置於晶片上。例如可以將接線柱1 6b形成細長之板 狀，並以第25 A圖所示之形態將電容元件C配置於晶 片上。另外，也可以例如將板狀之接線柱1 6b敷設於晶 片周緣，並且如第25B圖所示，在晶片周緣配置電容 元件C。如此一來，因爲可以擴大電介質層18之面積 ，故可以形成大電容之電容元件C。 在具有此種構造之半導體裝置200中，與上述第2 施形態一樣，可以將電容元件以各種形態連接到電路元 件形成區域（DA)之電路元件。另外，該等各種形態也 可以混合設置，自不待言。 如上所述，依據第3實施形態，因爲係以第1導體 層15及接線柱16b包夾電介質層18而將電容元件形成 平面，因此可以載置比上述第2實施形態之情形更大之 電容元件。藉由，可以更進一步縮小晶片面積，同時在 構成具有無線I/F功能等之模組時，可以謀求進一步縮 小模組尺寸。 <第4實施形態> 第26圖爲表示本發明第4實施形態之半導體裝置 200之剖面圖，而第2 7A圖及第27B圖表示去除第26 圖之IV-IV面之剖面中之密封膜17之重要部分之圖。 對於該圖中與上述第1實施形態共同部附以相同符號而 -25- 515015 五、發明説明（24) 省略說明。 在第4實施形態之半導體裝置200中’如第26圖所 示，在第1保護膜1 4上面具有連接到連接腳位之第1 導體層15及製成產生電感（inductance)成分之圖形之導 體層2 1，藉此，在構造上，以形成感應元件L做爲薄 膜無源元件爲其特徵。 第2 6圖所示之構造之情形爲感應元件L之一端經由 導體層2 1連接到連接腳位1 2並連接到電路元件形成區 域（DA)之電路元件，同時形成接線柱16 ’另外’感應 元件L之另一端則形成接線柱1 6。 該形成感應元件之導體層21之形狀爲了產生電感成 分之形狀而使用例如角旋渦形狀，曲折形狀（短形波形 狀）或環形狀。 另外，由於上述之構造，層合於半導體基板1 1之電 路元件形成區域（da)上而形成之感應元件L可視需要 配置成各種形態。例如，也可以將製作成角旋渦狀圖形 ，爲期具有較大之電感成分而形成爲較大尺寸之感應元 件L配置成如第27A圖所示。另外，例如，也可將多 個感應元件L排列設置如第27B圖所示。 第2 8圖至第3 2圖係用於說明本發明之第4實施形 態之半導體裝置200之製造工程之剖面圖。茲據以說明 其製造工程。 在第4實施形態之製造工程中，首先如第28圖所示 ，將具有多個晶片形成區域之半導體晶圓1 00之電路面 -26- 515015 五、發明説明（25 ) 側之每一晶片形成區域所設之鋁電極等所形成之多個連 接接腳1 2之上面側形成由氧化砂或氮化砂等所構成之 鈍化膜俾分別露出各連接腳位1 2之中央部，然後在該 鈍化膜1 3之上面形成第1保護膜1 4俾使各連接腳位 1 2之中央部分開口。該第1保護膜丨4係在例如，半導 體晶圓1 00之電路面整面塗敷聚酰亞胺系樹脂材料並使 其硬化後，利用餽刻液實施抗蝕製圖（resist patterning) 及保護膜製圖後剝離抗蝕劑而形成。又，在形成第1保 護膜14時，另外也可以利用刮板（SqUeegee)之印刷法 或由噴嘴排出油墨之塗敷法，保護膜材料也不限於聚酰 亞胺系樹脂材料，也可以使用環氧系樹脂材料或 PBO(Benzaoxydole 系）等。 然後，如第2 9圖所示，在經由形成於第1保護膜14 之開口部露出之連接接腳1 2上面形成用於形成第1導 體層15及感應元件L之導體層21。第1導體層15及 導體層21係藉由UBM噴鍍處理等在第1保護膜14之 整面層積UBM層（圖示略），然後塗敷導體層用及感應 元件用導體層用之光阻劑並使其硬化，再藉由光刻技術 實施特定圖形之製作後，並在由該抗蝕劑所開口之部分 實施電解電鍍而形成。另外，形成第1導體層1 5及導 體層2 1之方法，除此以外，還可以使用無電解電鍍法 。形成導體層之配材料可以利用具有良好導電特性之銅 ，鋁及金或該等之合金。 然後，如第30圖所示，在第1導體層15及導體層 -27- 五、發明説明（26) 2 1上面之特定處所設置接線柱1 6。接線柱1 6係以例如 至少大於50 μιη，典型者爲100至150 μιη左右之厚度塗 敷接線柱形成用之光阻劑並使其硬化後，形成露出各第 1導體層1 5及感應元件L之特定處所之開口部，並在 該口部內實施電解電鍍而形成。形成接線柱1 6之方法 除此之外，也可以使用無電解電鍍法或s t u d b u m ρ法。 使用於接線柱1 6之材料係利用具有良好導電特性之銅 ，焊錫，金或鎳等。另外，如利用焊錫做爲形成接線柱 材料時，嗣後，藉由回流（reflow)處理可以形成球狀之 電極。此外，利用焊錫形成接線柱1 6時，除了上述之 外也可以使用印刷法。 然後，如第3 1圖所示，利用聚酰亞胺或環氧樹脂等樹 脂材料例如以模製半導體晶圓1 〇〇之電路面整體以形成 密封膜1 7以覆蓋接線柱1 6。密封膜1 7爲了確保對應 環境變化之可靠性，其主成分宜與上述第1保護膜1 4 實質上相同之樹脂材料。另外，形成密封膜1 7之方法 也可使用印刷法，浸漬法，旋塗法，口模式塗佈法。 接著，如第3 2圖所示，將密封膜1 7之上端面切削 硏磨以露出接線柱1 6之端面1 6 a，去除其表面之氧化 膜，並對其實施焊錫EP刷等之噴鍍金屬處理。 然後，沿著事先設定之與晶片形成區域相對應之切 割線CL進行切割俾將半導體晶圓1 〇〇在每一晶片形成 區域個片化而形成半導體基板1 1。藉此，產生第26圖 所示之構造之半導體裝置。 -28- 515015 五、發明説明（27 ) 在具有此種構造之半導體裝置200中，感應元件L 係層合於電路元件形成區域（D A)上而形成，因此，可 以配合導體層2 1及接線柱1 6之配置形態將感應元件L 以各種形態配置於電路元件形成區域（D A)上。茲將配 合半導體裝置200之導體層2 1及接線柱1 6之配置形態 之感應元件L之連接形態之剖面圖圖示於第3 3 A圖至 第36A圖，而相對應之等效電路圖圖示於第33B圖至 第3 6 B圖。 第33A圖表示第4實施形態之感應元件之第1連接 形態，且由連接於連接腳位12-2之導體層21形成成感 應元件L，同時在由導體層21所構成之感應元件L之 兩端設置連接線柱1 6並連接到外界連接端子T2，T3 之情形。另外，在未形成感應元件之導體層1 5上面設 有接線柱1 6而連接到外界連接端子T 1。 如第3 3 B圖所示，等效電路在構造上係感應元件L 之一端連接到電路元件形成區域（DA)之電路元件’同 時感應元件L之一端及另一端連接到外界連接端子T2 ，T3。 第34A圖表示第4實施形態之感應元件之第2連接 形態，而形成感應元件L之導體層2 1之兩端分別連接 到連接腳位12-2與連接腳位12-3，並在導體層21所 構造之感應元件L之兩端設置接線柱1 6而連接到外界 連接端子T2，T3之情形。此外，在未形成感應元件之 導體層1 5上面設置接線柱1 6並連接到外界連接端子 -29- 515015 五、發明説明（28 ) τι 〇 如第3 3 B圖所示，等效電路在構造上係將感應元件L 之一端以及另一端連接到電路元件形成區域（D A)之電 路元件，同時連接到外界連接端子T2 ’ T3 ° 第3 5 A圖表示第4實施形態之感應元件之第3連接 形態，而在形成感應元件L之導體層2 1之兩端分別連 接連接腳位12-2，連接腳位12-3，並在感應元件L上 設置接線柱1 6之情形。另外，在未形成感應元件之導 體層1 5上設置接線柱1 6之情形。另外’在未形成感應 元件之導體層1 5上設置接線柱1 6並連接到外界連接端 子T1。 如第35B圖所示，等效電路在構造上係將感應元件L 之一端及另一端僅連接到電路元件形成區域（DA)之電 路元件。 第3 6 A圖表示第4實施形態之感應元件之第4連接 形態，並在形成感應元件L之導體層2 1之一端及另一 端上設置接線柱1 6並連接到外界連接端子T2 ’ T3 ’而 導體層2 1未連接到連接腳位之情形。此外，未形成感 應元件之導體層1 5上面設置接線柱1 6而連接到外界連 接端子T1。 如第3 6B圖所示，等效電路在構造上係感應元件L 之一端及另一端僅連接到外界連接端子T2，T3 ° 另外，第33A圖至第36A圖所示各種形態可以混合 設置，自不待言。 -30- 515015 五、發明説明（29 ) 如上所述，依據第4實施形態，因爲係在電路元件 形成區域（DA)上面層合感應元件而形成可以連接到電 路元件，所以可以載置感應元件而不致擴大晶片面積。 藉此，不但可以縮小晶片面積，而且在構成具有無線 I/F功能等之模組時，可將先前認爲必要之外加感應元 件內裝於晶片中而有助於模組尺寸之縮小。 另外，在上述第4實施形態中，係將感應元件以單 層之導體層2 1構成，但並不限於此，也可利用絕緣膜 與導體層21交互重疊之多層構造以形成多數之感應元 件。 另外，爲抑制感應元件對其他導體層帶給由電磁感 應所引起之串音（crosstalk)之影響也可以在例如與導體 層21同一平面之附近位置設置由與導體層21相同之材 料所形成之接地層而封閉之形態。 <第5實施形態> 第3 7圖爲表示本發明之第5實施形態之半導體裝置 200之剖面圖。在該圖中與上述第4實施形態共同之 部分附以相同之符號而省略其說明。 如第3 7圖所示，第5實施形態中係在形成薄膜無源 元件之感應元件L之導體層21及第1導體層15上設 有保護膜22。 依據此種構造，感應元件L被第1保護膜14與第3 保護膜2 3所包夾，因此可以獲及穩定之感應特性。 該第3保護膜22於形成用於形成第1導體層1 5及 -31- 515015 五、發明説明（3(3 ) 感應元件L之導體層2 1後，與上述第1保護膜1 4 一 樣，例如在半導體晶圓1之電路面整面塗敷聚酰亞胺系 樹脂材料並使其硬化後，利用蝕刻液實施抗蝕製圖及保 護膜製圖後剝離抗蝕劑而形成。 <第6實施形態> 第38圖爲表示本發明之第6實施形態之半導體裝置 200之剖面圖。該圖中與上述第4實施形態共同之部 分附以相同之符號而省略其說明。 在本第6實施形態中，除了上述第5實施形態之構 造之外，在薄膜無源元件之感應元件L上具有夾設第3 保護膜22而設置磁性體膜1 9之構造。磁性體膜1 9係 以強磁性體材料所形成，或也可以在樹脂材料等混合強 磁性體材料或軟磁性體材料來形成。 如此地，在感應元件L上隔著保護膜22設置磁性體 膜1 9，即可以增大感應元件L之電感値，同時提升做 爲感應元件之特性。其結果爲可縮小爲獲及同樣電感値 所需之導電層2 1之尺寸，同時提升感應特性。 如上所述，依據本發明之各實施形態，可以在半導 體裝置200之電路元件形成區域（DA)上將電容元件及 感應元件所構成之無源元件層合一體而載置。此外’依 各實施形態之電容元件及感應元件可以在電路電子形成 區域（D A)上混合設置，自不待言。例如，如第3 9圖所 示，在電路元件形成區域（DA)上形成有多個接線柱16 之半導體裝置200中，在電路元件形成區域（DA)上也 -32- 515015 五、發明説明（31 ) 可以形成第1實施形態之電容元件c 1，第2實施形態 之電容元件C2，以及第4實施形態之感應元件L1。如 此一來，即將電容元件及感應元件層合並載置而不擴大 晶片之面積。藉此，可以進一步縮小晶片面積，同時在 構成具有無線I/F功能等之模組時，可以將無線I/F功 能等所必要之電容元件及感應元件內裝於晶片中，藉此 可以進一步謀求模組尺寸之縮小。 【參考符號說明】 1 · · •··f導體基板 2 · · • · •連接接腳 3 · · • · •鈍化膜 4 · · • · •保護膜 5 · · • · •導體層 6 · · •··接線柱 6a· • · ••端面 7 · · .· •密封膜 10 · • · ••半導體裝置 11· • · · •半導體基板 12 · • · · •連接接腳 12-1 · • · ••連接接腳 12-2 · .....連接接腳 12-3 . • . · •連接接腳 13 · • · · ·鈍化膜 14 · • · · •第1保護膜 -33- 515015 五、發明説明（32 ) 15 .....導體層 16 .....接線柱 16a.....端面 1 6b.....接線柱 17 .....密封膜 18 .....電介質層 19 .....磁性體膜 19 .....第2保護膜 20 .....半導體裝置 21 .....導體層 22 .....第3保護膜 23 .....第3保護膜 100.....半導體晶圓 200 .....半導體裝置 C.....電容元件 C1.....電容元件 CL.....切割線 DA.....電路元件形成區域 L.....感應元件 L1.....感應元件 T1.....外界連接端子 T2.....外界連接端子 T3.....外界連接端子 -34-

Claims (1)

  1. 515015 六、申請專利範圍 1. 一種半導體裝置，其特徵具備： 形成有電路元件形成區域及多個連接腳位之半導體 基板， 形成於該電路元件形成區域上之絕緣膜， 電氣上連接到上述多個連接腳位之中之至少一個連 接接腳之直方電極，以及 形成於上述絕緣膜上，至少具有一個導體層之至少 一個薄膜無源元件。 2. 如申請專利範圍第1項之半導體裝置，其中上述薄膜 無源元件爲至少一個電容元件。 3 ·如申請專利範圍第2項之半導體裝置，其中上述電容 元件具有兩個導體層與一個電介質層，上述兩個導體 層係層合於上述絕緣膜上設置，上述電介質層係設置 於上述導體層間。 4. 如申請專利範圍第2項之半導體裝置，其中上述電容 兀件具有兩個導體層與一個電介質層，上述兩個導體 層係在上述絕緣膜上設成互相鄰接，上述電介質層係 形成於上述相鄰接之兩個導體層之間隙中。 5. 如申請專利範圍第2項之半導體裝置，其中上述電容 元件具有兩個導體層與一個電介質層，上述兩個導體 層係具備直方電極，係在上述絕緣膜上設成互相鄰接 ，同時設置於上述各導體層上，上述電介質層至少形 成於上述相鄰接之直方電極之一邊與另一邊之間隙中。 6. 如申請專利範圍第1項之半導體裝置，其中上述薄膜 -35- 515015 六、申請專利範圍 無源元件爲至少一個感應元件。 7.如申請專利範圍第6項之半導體裝置，其中上述導體 層係被形成爲角旋渦形狀，曲折形狀，環形狀之任一 形狀。 8 ·如申S靑專利範圍第7項之半導體裝置，其中上述感應 元件另具有形成於上述導體層上之磁性體膜。 9.如申請專利範圍第1項之半導體裝置，其中上述薄膜 無源元件具有兩個端子電極，該薄膜無源元件之該兩 個端子電極之至少任一邊係電連接於上述之直方電極。 1〇·如申請專利範圍第1項之半導體裝置，其中上述薄 月旲無源兀件具有兩個端子電極，該薄膜無源元件之該 兩個端子電極之至少任一邊係電連接至上述連接腳位。 11 ·如申g靑專利範圍第1項之半導體裝置，其中上述薄 膜無源元件具有兩個端子電極，該薄膜無源元件之該 兩個端子電極之至少任一邊係電連接到上述連接腳位 與上述直方電極。 12·如申請專利範圍第丨項之半導體裝置，其中上述薄 膜無源元件之周圍係被保護膜所覆蓋。 1 3 ·如申請專利範圍第1項之半導體裝置，其中上述薄 膜無源元件有複數個^ 14· 一種半導體裝置之製造方法，其特徵具備： 準備具有多個電路元件形成區域與具有多個連接腳 位之晶片形成區域之半導體晶圓基板之工程， 在上述各晶片形成區域之電路元件形成區域上形成 -36- 515015 六、申請專利範圍 絕緣膜之工程， 在上述絕緣膜上形成至少一個具有至少一個導體層 之薄膜無源元件之工程， 形成連接到上述多個連接接腳之中之至少一連接腳 位之直方電極之工程，以及 依上述每一晶片形成區域分割上述半導體晶圓基板 ，以形成各別至少具有一個上述薄膜無源元件之多個 半導體裝置之工程。 15.如申請專利範圍第14項之半導體裝置之製造方法， 其中上述薄膜無源元件之形成工程具備形成至少一個 電容元件之工程。 1 6·如申請專利範圍第丨5項之半導體裝置之製造方法， 其中上述電容元件之形成工程具備： 在上述半導體基板之電路元件形成區域上夾設絕緣 膜形成第1導體層之工程， 在上述第1導體層上形成電介質層之工程，以及 在上述電介質層上設置第2導體層之工程。 1 7·如申請專利範圍第1 5項之半導體裝置之製造方法， 其中上述電容元件之形成工程具備： 在上述絕緣膜上隔著特定之間隙形成相鄰之兩個導 體層之工程，以及 在上述相鄰之兩個導體層之間隙設置電介質層之X 程。 1 8.如申請專利範圍第丨4項之半導體裝置之製造方法， -37- 515015 六、申請專利範圍 其中上述電容元件之形成工程具備： 在上述絕緣膜上隔著特定之間隙形成相鄰之兩個導 體層之工程， 在上述相鄰之兩個導體層上分別形狀直方電極之工 程，以及 至少在上述直方電極之一邊與另一邊之間隙設置電 介質層之工程。 1 9.如申請專利範圍第1 4項之半導體裝置之製造方法， 其中上述薄膜無源元件之形成工程具備形成至少一個 感應元件之工程。 20.如申請專利範圍第14項之半導體裝置之製造方法， 其中上述感應元件之形成工程具備： 將上述導體層製作成角旋渦形狀，曲折形狀，環形 狀之任一圖形之工程。 2 1 ·如申請專利範圍第1 4項之半導體裝置之製造方法， 其中上述感應元件之形成工程具備： 在上述導體層上形成磁性體膜之工程。 22·如申請專利範圍第14項之半導體裝置之製造方法， 其中上述薄膜無源元件之形成工程具備： 以保護膜覆蓋該薄膜無源元件之周圍之工程。 23 ·如申請專利範圍第1 4項之半導體裝置之製造方法， 其中上述薄膜無源元件之形成工程具備： 將該薄膜無源元件之一端及另一端之至少任一端連 接到上述直方電極而形成之工程。 -38- 515015 六、申請專利範圍 24·如申請專利範圍第14項之半導體裝置之製造方丨去， 其中上述薄膜無源元件之形成工程具備： 將該薄膜無源元件之一端及另一端之至少任~端_ 接到上述連接腳位而形成之工程。 2 5 ·如申請專利範圍第1 4項之半導體裝置之製造方丨去， 其中上述薄膜無源元件之形成工程具備： 將該薄膜無源元件之一端及另一端之至少任一端_ 接到上述連接腳位與上述直方電極而形成之工程。 -39-
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