JP2006114814A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2006114814A
JP2006114814A JP2004302696A JP2004302696A JP2006114814A JP 2006114814 A JP2006114814 A JP 2006114814A JP 2004302696 A JP2004302696 A JP 2004302696A JP 2004302696 A JP2004302696 A JP 2004302696A JP 2006114814 A JP2006114814 A JP 2006114814A
Authority
JP
Japan
Prior art keywords
width
semiconductor device
insulating resin
layer
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004302696A
Other languages
English (en)
Other versions
JP4717411B2 (ja
Inventor
Masakazu Sato
正和 佐藤
Tatsuya Ito
達也 伊藤
Kazuhisa Itoi
和久 糸井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Priority to JP2004302696A priority Critical patent/JP4717411B2/ja
Priority to SG200504595A priority patent/SG119329A1/en
Priority to US11/189,134 priority patent/US7429779B2/en
Priority to KR1020050067691A priority patent/KR100709775B1/ko
Priority to CN2008100969594A priority patent/CN101271895B/zh
Publication of JP2006114814A publication Critical patent/JP2006114814A/ja
Priority to US12/081,960 priority patent/US20080203527A1/en
Application granted granted Critical
Publication of JP4717411B2 publication Critical patent/JP4717411B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 誘導素子を有する半導体装置において、Q値などの特性に優れた半導体装置を提供する。
【解決手段】 半導体基板1と、電極3に接続された第1の配線層11、12と、第1の配線層11、12に整合する位置に開口部17を有する絶縁樹脂層13と、誘導素子15を有する第2の配線層14とを備え、第2の配線層14が、開口部17内に設けられた接合部19を介して第1の配線層11、12に接続され、接合部19の幅が、誘導素子15を構成する第2の配線層14の線幅とほぼ同じまたはそれより大きくされている。
【選択図】 図1

Description

本発明は、シリコンウエハ等の半導体基板上に誘導素子が形成されてパッケージングされる半導体装置に関する。
近年、高周波半導体素子を作製する際には、そのインピーダンスマッチング等に利用する目的で、半導体基板上にスパイラルインダクタ等の誘導素子が形成されている(例えば特許文献1参照)。また、半導体基板と誘導素子との間に厚い樹脂層を介在させて電磁エネルギー損失を抑制するという提案がある。
特開2003−86690号公報
しかしながら、従来の半導体装置では、配線を多層構造化することが必要となる場合がある。この場合には、異なる層に形成された誘導素子と配線とを接合する接合部(コンタクトホール)にて、インピーダンスの不整合が起こり、品質係数Q値が悪化することがあった。
本発明は、上記事情に鑑みてなされたものであり、誘導素子を有する半導体装置において、Q値に優れた半導体装置を提供することを目的とする。
本発明の請求項1に係る半導体装置は、表面に電極が設けられた半導体基板と、この半導体基板を覆うように設けられ、前記電極と整合する位置に第1の開口部を有する第1の絶縁樹脂層と、この第1の絶縁樹脂層上に設けられ、前記第1の開口部を介して前記電極に接続された第1の配線層と、前記第1の絶縁樹脂層および第1の配線層を覆い、第1の配線層に整合する位置に第2の開口部を有する第2の絶縁樹脂層と、この第2の絶縁樹脂層上に設けられ、誘導素子を有する第2の配線層とを備え、この第2の配線層が、前記第2の開口部内に設けられた接合部を介して前記第1の配線層に接続され、前記接合部の幅が、前記誘導素子を構成する第2の配線層の線幅とほぼ同じまたはそれより大きくされていることを特徴とする。
本発明の請求項2に係る半導体装置は、請求項1において、前記第1および第2の配線層に、それぞれコンタクトパッドが形成され、前記接合部が、前記第1および第2の配線層のコンタクトパッド間に設けられ、前記第1および第2の配線層のコンタクトパッドのうち少なくともいずれか一方の幅Cと、前記接合部の幅Aとの差(C−A)が30μm以下であることを特徴とする。
本発明の請求項3に係る半導体装置は、請求項1または2において、前記誘導素子がスパイラルコイルであることを特徴とする。
本発明の請求項4に係る半導体装置は、請求項1〜3のうちいずれか1項において、前記コンタクトパッドが略矩形または略円形であることを特徴とする。
本発明では、接合部の幅が、誘導素子を構成する第2の配線層の幅とほぼ同じまたはそれより大きくされているので、接合部で電流が阻害されることがなく、損失を低く抑えることができる。特に、高周波では、誘導素子内のインピーダンスの不整合を防ぐことができる。
従って、高いQ値(Quality Factor)(品質係数)を有する誘導素子を備えた半導体装置を得ることができる。
以下、図面を参照して本発明の一例を説明する。
図1〜図5は、本発明の半導体装置の一例を示すもので、図1は断面図、図2は部分切欠斜視図、図3は要部の平面図、図4および図5は要部の斜視図である。なお、図1は図3に示すD−D線に沿う断面図である。
図1に示すように、この半導体装置は、半導体基板1と、半導体基板1を覆うように設けられた第1の絶縁樹脂層10と、第1の絶縁樹脂層10上に設けられた第1の配線層11、12と、第1の絶縁樹脂層10および第1の配線層11、12を覆うように設けられた第2の絶縁樹脂層13と、第2の絶縁樹脂層13上に設けられた第2の配線層14とを有する。
半導体基板1は、シリコンウエハなどの基材2上に、集積回路(図示略)の電極3と、パッシベーション膜4が形成されている。
電極3は、Al、Cuなどで構成することができる。
パッシベーション膜4は、不動態化された絶縁膜であり、SiN、SiO等からなる。
パッシベーション膜4には、電極3と整合する位置に開口部5が設けられており、この開口部5で電極3が露出している。
パッシベーション膜4は、例えばLP−CVD法等により形成することができ、その厚さは例えば0.1〜0.5μmである。
本発明では、半導体基板は、シリコンウエハ等の半導体ウエハでもよく、半導体チップでもよい。半導体チップは、半導体ウエハの上に、各種半導体素子、IC、誘導素子等を複数組、形成した後、所定寸法になるように切断(ダイシング)することによって製造することができる。
第1の絶縁樹脂層10は、電極3、3と整合する位置に貫通して形成された第1の開口部16、16を有する。
第1の絶縁樹脂層10は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば1〜30μmである。
第2の絶縁樹脂層13は、第2の配線層14の両端部に整合する位置に形成された第2の開口部17、17を有する。
第2の絶縁樹脂層13は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなる。
第2の絶縁樹脂層13の厚さは、10μm以上とすることによって、第1の配線層11、12と第2の配線層14とを十分に離間させ、エネルギー損失を少なくし、Q値を向上させることができる。第2の絶縁樹脂層13の厚さは10〜20μmが好ましい。
絶縁樹脂層10、13は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。開口部16、17は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
第1の配線層11、12(第1の導電層)は、電極3と第2の配線層14とを接続する再配線層である。第1の配線層11、12の一端部11a、12aは、第1の開口部16、16に設けられた第1の接合部18、18を介して電極3、3に接続されている。
図1、図4、図5に示すように、第1の配線層11、12の他端部には、略矩形板状のコンタクトパッド11b、12bが設けられている。
コンタクトパッド11b、12bは、第2の開口部17、17に整合する位置に形成され、その長さおよび幅は、第1の配線層11、12の幅より大きくされている。
第1の配線層11、12の材料としては例えばAl、Cuが用いられ、その厚さは例えば1〜20μmである。第1の配線層11、12は、例えばスパッタリング法、蒸着法、メッキ法等により形成することができる。
図1〜図3に示すように、第2の配線層14(第2の導電層)は、誘導素子としてのスパイラルコイル15を有する。
第2の配線層14の材料としては例えばCuが用いられ、その厚さは例えば1〜20μmである。第2の配線層14は、例えば電解銅メッキ法等のメッキ法、スパッタリング法、蒸着法により形成することができる。
第2の配線層14の両端部には、それぞれ略矩形板状のコンタクトパッド14a、14bが設けられている。
コンタクトパッド14a、14bは、第2の開口部17、17に整合する位置に形成され、その長さおよび幅は、第2の配線層14の幅より大きく形成されている。
コンタクトパッド14a、14bは、第2の開口部17、17に設けられた第2の接合部19、19を介して、それぞれ第1の配線層11、12のコンタクトパッド11b、12bに接続されている。
第2の開口部17のアスペクト比、すなわち最小幅と、長さ(第2の絶縁樹脂層13の厚さ)との比(幅/長さ)が小さすぎる場合には、第2の接合部19を形成する際に、金属材料が第2の開口部17に完全には充填されず、第2の接合部19が形状不良となるおそれがある。このため、上記アスペクト比は、1以上とするのが好ましい。
第2の接合部19は、第2の開口部17に沿う形状とされている。
図示例では、第2の接合部19は、断面矩形の角柱状とされ、4つの側面はそれぞれコンタクトパッド14a、14b、11b、12bの各辺にほぼ平行になっている。なお、以下、コンタクトパッド14a、14b、11b、12bを「コンタクトパッド14a、…」と表記することがある。
第2の接合部19は、コンタクトパッド14a、…のほぼ中央に設けるのが好ましい。
第2の接合部19の幅(図1、図4および図5に示す幅A)は、スパイラルコイル15を構成する第2の配線層14の線幅(図1、図4および図5に示すスパイラルコイル15の幅B)とほぼ同じまたはそれより大きくなるようにされる。
第2の接合部19の幅を上記範囲とすることによって、スパイラルコイル15内のインピーダンスの不整合を防ぎ、優れたQ値を得ることができる。
第2の接合部19の幅と、スパイラルコイル15を構成する第2の配線層14の線幅との差(A−B)は、10μm以下とするのが好ましい。
コンタクトパッド14a、…の幅(図1、図4および図5に示す幅C)と、第2の接合部19の幅(図1、図4および図5に示す幅A)との差(C−A)は、30μm以下であることが好ましい。この幅の差をこの範囲とすることによって、優れたQ値が得られる。
第2の接合部19の形成位置ずれが起きた場合にも導通不良を防ぐことができるように、上記幅の差は、10μm以上とするのが好ましい。
コンタクトパッド14a、…の幅Cと、第2の接合部19の幅Aとの比(C/A)は、2以下であることが好ましい。この比(C/A)をこの範囲とすることによって、優れたQ値が得られる。
この比(C/A)は、1.33以上とすると、第2の接合部19の形成位置ずれが起きた場合にも導通不良を防ぐことができるため好ましい。
コンタクトパッド14a、…の面積と、第2の接合部19の断面積との差は、2700μm以下であることが好ましい。この面積差をこの範囲とすることによって、優れたQ値が得られる。
上記面積差は、700μm以上とすると、第2の接合部19の形成位置ずれが起きた場合にも導通不良を防ぐことができるため好ましい。
コンタクトパッド14a、…の面積と、第2の接合部19の断面積との比は、4以下であることが好ましい。面積差をこの範囲とすることによって、優れたQ値が得られる。
上記面積比は、1.78以上とすると、第2の接合部19の形成位置ずれが起きた場合にも導通不良を防ぐことができるため好ましい。
コンタクトパッド14a、…と第2の接合部19との幅差、幅比、面積差、面積比は、すべてのコンタクトパッド14a、…について、上記関係が成立するのが好ましいが、第2の接合部19が接続するコンタクトパッドのうちいずれか1つについて上記関係が成立する場合でも、上記効果は得られる。
なお、スパイラルコイル15を構成する第2の配線層14の幅とは、スパイラルコイル15の平均幅を意味する。
また、コンタクトパッド14a、…および第2の接合部19の幅とは、最大幅を意味する。
第2の絶縁樹脂層13及び第2の配線層14の上には、必要に応じて、少なくとも第2の配線層14を覆う封止層(図示略)を設けることができる。
封止層は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば5〜20μmである。封止層には、外部への端子を出力するための開口部(図示略)が設けられる。
次に、上記半導体装置の製造方法について説明する。
図6は、上記半導体装置の製造方法の一例を示す工程図である。図6は、図3に示すD−D線に沿う断面図である。
図6(a)および図6(b)に示すように、半導体基板1のパッシベーション膜4の上に、第1の開口部16を有する第1の絶縁樹脂層10を形成する。
第1の絶縁樹脂層10は、例えば次の方法によって形成することができる。
回転塗布法、印刷法、ラミネート法などによって、前記樹脂からなる層を、パッシベーション膜4上に全面にわたり形成する(第1の絶縁樹脂層形成工程)。
次いで、フォトリソグラフィ技術等を利用したパターニングなどにより、電極3と整合する位置に第1の開口部16を形成する(第1の開口部形成工程)。
図6(c)に示すように、第1の絶縁樹脂層10の上に第1の配線層11、12を形成する(第1の配線層形成工程)。
第1の配線層11、12を形成するには、例えば次の方法を用いることができる。
スパッタ法等によりシード層を第1の絶縁樹脂層10上に形成する。シード層は、例えばCu層とCr層からなる積層体、またはCu層とTi層からなる積層体である。
次いで、シード層の上に、電解メッキ用のレジスト膜(図示略)を形成する。このレジスト膜は第1の配線層11、12を形成すべき領域以外の領域に形成する。
シード層上に、電解メッキ法等により、Cu等からなる第1の配線層11、12を形成するとともに、第1の開口部16内に第1の接合部18を形成する。第1の配線層11、12および第1の接合部18を形成した後、不要なレジスト膜およびシード層をエッチングにより除去する。
図6(d)に示すように、第1の絶縁樹脂層10および第1の配線層11、12の上を覆うように第2の絶縁樹脂層13を形成する。
第2の絶縁樹脂層13は、例えば次の方法によって形成することができる。
回転塗布法、印刷法、ラミネート法などによって、前記樹脂からなる層を、第1の絶縁樹脂層10および第1の配線層11、12の全面を覆うように形成する(第2の絶縁樹脂層形成工程)。
次いで、フォトリソグラフィ技術等を利用したパターニングなどにより、第1の配線層11、12のコンタクトパッド11b、12bの一部に相当する位置に第2の開口部17を形成する(第2の開口部形成工程)。
図6(e)に示すように、第2の絶縁樹脂層13の上に、スパイラルコイル15を有する第2の配線層14を形成する(第2の配線層形成工程)。
第2の配線層14を形成するには、第1の配線層11、12と同様の方法を用いることができる。
すなわち、シード層およびレジスト膜を第2の絶縁樹脂層13上に形成し、シード層上に、電解メッキ法等により、Cu等からなる第2の配線層14を形成するとともに、第2の開口部17内に第2の接合部19を形成する。
第2の配線層14の上に封止層を設ける場合は、例えば、感光性ポリイミド樹脂等の感光性樹脂からなる樹脂層を形成し、この樹脂層をフォトリゾグラフィ技術によりパターニングすることによって、所望の領域に封止層を形成することができる。
次に、上記半導体装置の作用および効果を説明する。
(1)第2の接合部19の幅Aを、第2の配線層14(スパイラルコイル15)の線幅Bとほぼ同じまたはそれより大きくなるようにするので、第2の接合部19で電流が阻害されることがなく、損失を低く抑えることができる。特に、高周波では、スパイラルコイル15内のインピーダンスの不整合を防ぐことができる。
従って、高いQ値(Quality Factor)(品質係数)を有するスパイラルコイル15を備えた半導体装置を得ることができる。
(2)コンタクトパッド14a、…の幅Cと、第2の接合部19の幅Aとの差(C−A)を、30μm以下とすることによって、スパイラルコイル15のQ値をさらに高めることができる。
上記幅の差(C−A)を上記範囲とすることによってQ値を高めることができるのは、電流がコンタクトパッドを流れる際に、電流分布のばらつきを抑えることができるためであると推測できる。
(3)コンタクトパッド14a…を略矩形状に形成したので、第2の接合部19の形成位置ずれが起きた場合にも第2の接合部19とコンタクトパッド14a、…との導通不良が発生しにくい。
図1に示す半導体装置では、第2の接合部19を深さ方向にほぼ一定の幅としたが、本発明はこれに限定されない。
図7に示す半導体装置は、第2の接合部29の幅が深さ方向に徐々に小さくなっている点で、図1に示す半導体装置と異なる。
第2の接合部29は、第2の開口部27を、幅が深さ方向に徐々に小さくなる形状にすることによって、容易に形成することができる。
第2の接合部29を有する半導体装置では、電解メッキ法などにより第2の接合部29を形成する際に、金属材料が第2の開口部27内に確実に行き渡り、隙間なく充填される。
従って、第2の接合部29の形成不良を防ぐことができる。
図8および図9は、コンタクトパッドの他の例を示すものである。
図8に示すコンタクトパッド24bは、平面視略円形である点で、図2〜図5に示す矩形状(四角形状)のコンタクトパッド14a、…と異なる。
図9に示すコンタクトパッド34bは、平面視多角形である点で、コンタクトパッド14a、…と異なる。
コンタクトパッド34bは、5角形以上の多角形状とするのが好ましい。図示例では8角形状に形成されている。
コンタクトパッド24b、34bを有する半導体装置では、スパイラルコイル15のQ値をさらに高めることができる。特に、略円形のコンタクトパッド24bを有する半導体装置では、優れたQ値が得られる。
Q値を高めることができるのは、電流がコンタクトパッドを流れる際に、電流分布のばらつきを抑えることができるためであると推測できる。
(試験例1〜5)
図1に示すように、シリコン基板である半導体基板1と、ポリイミド樹脂からなる第1の絶縁樹脂層10と、Cuからなる第1の配線層11、12と、ポリイミド樹脂からなる第2の絶縁樹脂層13と、Cuからなる第2の配線層14とを有する半導体装置を作製した。
第1および第2の絶縁樹脂層10、13の厚さは、10μmとした。
第1の配線層11、12の幅は、30μmとした。
スパイラルコイル15の巻き数は3.5とし、その線幅は30μmとした。
第2の接合部19は、断面正方形とし、その幅は表1に示す通りとした。
コンタクトパッド14a、…は正方形とし、その幅は50μmとした。
スパイラルコイル15のQ値を、周波数2GHzの条件で測定した。測定結果を表1に示す。
Figure 2006114814
表1より、第2の接合部19の幅を、スパイラルコイル15の幅以上にすることによって、優れたQ値が得られたことがわかる。
(試験例6〜10)
図1に示す半導体装置を作製した。
第2の接合部19は、断面正方形とし、その幅は30μmとした。
コンタクトパッド14a、…は正方形とし、その幅はそれぞれ40μm、50μm、60μm、70μm、80μmとした。その他の条件は試験例1と同様とした。
スパイラルコイル15のQ値を、周波数0.1〜20GHzの条件で測定した。測定結果を図10に示す。
図10より、コンタクトパッド14a、…の幅を70〜80μmとした場合に比べ、40〜60μmとした場合には、優れたQ値が得られたことがわかる。
コンタクトパッドの幅が30μmであることから、コンタクトパッドの幅と第2の接合部の幅との差を30μm以下とした場合に優れた結果が得られたことになる。
本発明は、例えば誘導素子がアンテナコイルとして機能する非接触ICタグ用半導体装置など、誘導素子を有する半導体装置に適用できる。
本発明の半導体装置の一例を示す断面図である。 図1に示す半導体装置の部分切欠斜視図である。 図1に示す半導体装置の要部を示す平面図である。 図1に示す半導体装置の要部を示す斜視図である。 図1に示す半導体装置の要部を示す斜視図である。 図1に示す半導体装置の製造方法の一例を工程順に示す模式的断面図である。 第2の接合部の変形例を示す断面図である。 コンタクトパッドの変形例を示す平面図である。 コンタクトパッドの変形例を示す平面図である。 試験結果を示すグラフである。
符号の説明
1…半導体基板、3…電極、10…第1の絶縁樹脂層、11、12…第1の配線層、11b、12b、14a、14b…コンタクトパッド、13…第2の絶縁樹脂層、14…第2の配線層、15…スパイラルコイル(誘導素子)、16…第1の開口部、17…第2の開口部、19…第2の接合部、A…第2の接合部の幅、B…スパイラルコイルの線幅(誘導素子を構成する第2の配線層の線幅)、C…コンタクトパッドの幅

Claims (4)

  1. 表面に電極が設けられた半導体基板と、
    この半導体基板を覆うように設けられ、前記電極と整合する位置に第1の開口部を有する第1の絶縁樹脂層と、
    この第1の絶縁樹脂層上に設けられ、前記第1の開口部を介して前記電極に接続された第1の配線層と、
    前記第1の絶縁樹脂層および第1の配線層を覆い、第1の配線層に整合する位置に第2の開口部を有する第2の絶縁樹脂層と、
    この第2の絶縁樹脂層上に設けられ、誘導素子を有する第2の配線層とを備え、
    この第2の配線層が、前記第2の開口部内に設けられた接合部を介して前記第1の配線層に接続され、
    前記接合部の幅が、前記誘導素子を構成する第2の配線層の線幅とほぼ同じまたはそれより大きくされていることを特徴とする半導体装置。
  2. 前記第1および第2の配線層に、それぞれコンタクトパッドが形成され、
    前記接合部は、前記第1および第2の配線層のコンタクトパッド間に設けられ、
    前記第1および第2の配線層のコンタクトパッドのうち少なくともいずれか一方の幅Cと、前記接合部の幅Aとの差(C−A)が30μm以下であることを特徴とする請求項1に記載の半導体装置。
  3. 前記誘導素子がスパイラルコイルであることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記コンタクトパッドが略矩形または略円形であることを特徴とする請求項1〜3のうちいずれか1項に記載の半導体装置。
JP2004302696A 2004-07-29 2004-10-18 半導体装置 Expired - Fee Related JP4717411B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004302696A JP4717411B2 (ja) 2004-10-18 2004-10-18 半導体装置
SG200504595A SG119329A1 (en) 2004-07-29 2005-07-22 Semiconductor device and method for manufacturing the same
US11/189,134 US7429779B2 (en) 2004-07-29 2005-07-26 Semiconductor device having gate electrode connection to wiring layer
KR1020050067691A KR100709775B1 (ko) 2004-07-29 2005-07-26 반도체 소자 및 그 제조 방법
CN2008100969594A CN101271895B (zh) 2004-07-29 2005-07-27 半导体装置及其制造方法
US12/081,960 US20080203527A1 (en) 2004-07-29 2008-04-24 Semiconductor device having gate electrode connection to wiring layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004302696A JP4717411B2 (ja) 2004-10-18 2004-10-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2006114814A true JP2006114814A (ja) 2006-04-27
JP4717411B2 JP4717411B2 (ja) 2011-07-06

Family

ID=36383056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004302696A Expired - Fee Related JP4717411B2 (ja) 2004-07-29 2004-10-18 半導体装置

Country Status (1)

Country Link
JP (1) JP4717411B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013543661A (ja) * 2010-10-05 2013-12-05 サントル ナスィオナル ド ラ ルシェルシュ スィアンティフィク(セ.エン.エル.エス.) 回路の製造方法
JP2016219819A (ja) * 2012-07-30 2016-12-22 クォルコム・メムズ・テクノロジーズ・インコーポレーテッド 集積受動デバイス及び集積受動デバイスを製造する方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020028557A1 (en) * 2000-09-05 2002-03-07 Kae-Hoon Lee Radio frequency integrated circuit and method for manufacturing the same
JP2002513510A (ja) * 1996-12-23 2002-05-08 ゼネラル・エレクトリック・カンパニイ 電子デバイス用インターフェース構造
JP2002334806A (ja) * 2001-05-07 2002-11-22 Sony Corp 高周波モジュール装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002513510A (ja) * 1996-12-23 2002-05-08 ゼネラル・エレクトリック・カンパニイ 電子デバイス用インターフェース構造
US20020028557A1 (en) * 2000-09-05 2002-03-07 Kae-Hoon Lee Radio frequency integrated circuit and method for manufacturing the same
JP2002334806A (ja) * 2001-05-07 2002-11-22 Sony Corp 高周波モジュール装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013543661A (ja) * 2010-10-05 2013-12-05 サントル ナスィオナル ド ラ ルシェルシュ スィアンティフィク(セ.エン.エル.エス.) 回路の製造方法
JP2016219819A (ja) * 2012-07-30 2016-12-22 クォルコム・メムズ・テクノロジーズ・インコーポレーテッド 集積受動デバイス及び集積受動デバイスを製造する方法

Also Published As

Publication number Publication date
JP4717411B2 (ja) 2011-07-06

Similar Documents

Publication Publication Date Title
KR100709775B1 (ko) 반도체 소자 및 그 제조 방법
US7216419B2 (en) Method of manufacturing a high-frequency coil device
CN102810506B (zh) 用于芯片级封装的电连接
TWI236763B (en) High performance system-on-chip inductor using post passivation process
US7202152B2 (en) Semiconductor device with inductive component and method of making
US20150340422A1 (en) Method of manufacturing a micro-fabricated wafer level integrated inductor or transformer for high frequency switch mode power supplies
US6939788B2 (en) Semiconductor device with inductive component and method of making
EP1027732A1 (en) Monolithic inductor
US10566126B2 (en) Chip inductor and manufacturing method thereof
US20150340338A1 (en) Conductor design for integrated magnetic devices
CN100423264C (zh) 半导体装置及其制造方法
KR100881005B1 (ko) 전자 부품
JP2006222106A (ja) チップ型電子部品およびその製造方法
JP2017195322A (ja) チップコンデンサ
JP4717411B2 (ja) 半導体装置
CN105244367A (zh) 衬底结构及其制造方法
US6781229B1 (en) Method for integrating passives on-die utilizing under bump metal and related structure
US6864581B1 (en) Etched metal trace with reduced RF impendance resulting from the skin effect
JP2008210828A (ja) 半導体装置およびその製造方法
JP2006261297A (ja) 半導体装置及びその製造方法
JP6120964B2 (ja) 半導体装置およびその製造方法
JP2011114059A (ja) スパイラルインダクタおよびスパイラルインダクタの製造方法
JP2007005702A (ja) 半導体装置およびその製造方法
JP2006294896A (ja) 半導体装置及びその製造方法
JP4644949B2 (ja) 半導体装置及びそのスパイラルインダクタ製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100603

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110322

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110330

R151 Written notification of patent or utility model registration

Ref document number: 4717411

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140408

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees