KR20220126799A - 수분 보호 캡슐화를 갖는 패키징된 전자 회로 및 그 형성 방법 - Google Patents

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Abstract

전자 회로는 상부 표면을 갖는 기판, 기판의 상부 표면 상의 제1 금속 층, 기판 반대편의 제1 금속 층 상의 제1 폴리머 층, 제1 금속 층 반대편의 제1 폴리머 층 상의 제2 금속 층, 제1 폴리머 층 및 제2 금속 층의 적어도 일 부분 상의 유전체 층, 및 유전체 층 상의 제2 폴리머 층을 포함한다.

Description

수분 보호 캡슐화를 갖는 패키징된 전자 회로 및 그 형성 방법{PACKAGED ELECTRONIC CIRCUITS HAVING MOISTURE PROTECTION ENCAPSULATION AND METHODS OF FORMING SAME}
본 명세서에서 설명되는 발명 개념은 전자 회로에 관한 것으로, 더 상세하게는 보호 캡슐화(protective encapsulation)를 갖는 패키징된 전자 회로에 관한 것이다.
다양한 패키징된 전자 회로가 본 기술 분야에 알려져 있다. 이러한 회로는 하나 이상의 반도체 집적 회로 칩 및/또는 공통 보호 패키지 내에 포함된 커패시터, 인덕터 및/또는 저항기와 같은 개별 전자 컴포넌트가 상부에 형성되어 있는 다른 전자 회로 기판을 포함할 수 있다. 예로서, 내부 정합(internally-matched) 전계 효과 트랜지스터("FET") 전력 증폭기는 본 기술 분야에서 알려진 패키징된 전자 회로의 한 유형이다. 내부 정합 FET 전력 증폭기는 복수의 병렬 증폭 경로를 제공하기 위해 병렬로 배열된 복수의 유닛 셀 트랜지스터를 갖는 하나 이상의 집적 회로 칩을 포함할 수 있다. 유닛 셀 트랜지스터는, 예를 들어, 실리콘 탄화물 및/또는 갈륨 질화물계 반도체 재료와 같은 광 밴드갭(wide bandgap) 반도체 재료를 사용하여 형성될 수 있는 고 전자 이동도 트랜지스터를 포함할 수 있다. 집적 회로 칩(들)은, 예를 들어, 임피던스 정합 네트워크, 전송 라인, 전력 분할 및 결합 구조 등을 포함하는 인쇄 회로 보드 또는 세라믹 회로 기판과 같은 다른 전자 회로 기판과 함께 보호 패키지에 패키징될 수 있다. 보호 패키지는 하나 이상의 입력 및 출력 리드 또는 패드를 포함할 수 있다. 본드 와이어는 집적 회로 칩 및 다른 전자 회로 기판을 서로 및/또는 보호 패키지의 입력/출력 리드에 연결시키는 데 사용될 수 있다.
모놀리식 마이크로파 집적 회로("MMIC")는 본 기술 분야에서 알려진 다른 패키징된 전자 회로이다. MMIC 칩은 라디오 또는 마이크로파 주파수에서 동작하도록 설계되어 있으며, 회로 요소들 모두는 적절한 입력 및 출력(예를 들면, 리드)을 갖는 보호 패키지에 인클로징된 단일 "모놀리식" 집적 회로 칩 상에 형성된다. 본드 와이어는 집적 회로 칩 상의 회로 요소를 보호 패키지의 입력/출력 리드에 전기적으로 연결시키는 데 사용될 수 있다. MMIC 증폭기는 오늘날 널리 사용되고 있으며, 고전력 MMIC 증폭기(전형적으로 통신 회로의 전송 측에서 사용됨) 및 저잡음 MMIC 증폭기(전형적으로 통신 회로의 수신 측에서 사용됨)를 포함한다. MMIC 증폭기는 전형적으로 트랜지스터 증폭기의 하나 이상의 스테이지를 포함하고, 모두가 단일 집적 회로 칩 상에 구현되는 임피던스 정합 네트워크 및 피드 네트워크와 같은 다른 요소를 추가로 포함할 수 있다. MMIC 증폭기는 전형적으로 디바이스의 각각의 증폭 스테이지가 복수의 병렬 증폭 경로를 제공하기 위해 병렬로 배열되는 복수의 "유닛 셀" 트랜지스터로서 구현되는 유닛 셀 트랜지스터 설계를 갖는다. 유닛 셀 트랜지스터는, 예를 들어, 광 밴드갭 반도체 재료를 사용하여 형성되는 고 전자 이동도 트랜지스터를 포함할 수 있다. 다른 통상적인 MMIC 디바이스는 RF 믹서 및 고주파 스위칭 회로를 포함한다.
신뢰성은 많은 패키징된 전자 회로에 대한 중요한 성능 특성일 수 있다. 예를 들어, MMIC 증폭기는 종종 셀룰러 기지국의 안테나 내부에 또는 그에 인접하여 배치되며, 따라서 지상보다 수십 또는 수백 피트 위에 장착될 수 있다. 네트워크 중단(network outage)이 최소한으로 유지되어야 하고 고장난 "타워 톱(tower-top)" 컴포넌트를 교체하는 것이 비용이 많이 드는 숙련된 기술자에 의한 타워 오르기를 필요로 하기 때문에 셀룰러 기지국 운영자는 컴포넌트 제조업체에 매우 높은 수준의 신뢰성을 요구하는 경우가 많다.
본 발명의 실시예에 따르면, 전자 회로를 제조하는 방법이 제공된다. 이러한 방법에 따르면, 제1 금속 층이 기판 상에 형성된다. 제1 폴리머 층이 제1 온도에서 제1 금속 층의 일 부분 상에 형성된다. 제2 금속 층이 제1 금속 층 반대편의 제1 폴리머 층 상에 형성된다. 유전체 층이 제2 온도에서 제2 금속 층 및 제1 폴리머 층 상에 형성되고, 제2 온도는 제1 온도보다 낮다. 제2 폴리머 층이 제3 온도에서 유전체 층 상에 형성되고, 제3 온도는 제2 온도보다 낮다. 전자 회로는 패키징된 전자 회로일 수 있다.
일부 실시예에서, 유전체 층은 제2 유전체 층일 수 있고, 이 방법은 제2 금속 층을 형성하기 전에 제1 금속 층 상에 제1 유전체 층을 형성하는 단계를 추가로 포함할 수 있다. 그러한 일부 실시예에서, 제1 금속 층, 제1 유전체 층 및 제2 금속 층은 커패시터를 형성할 수 있다.
일부 실시예에서, 제1 폴리머 층이 제1 금속 층과 제2 금속 층의 주변부 사이에 형성되고, 제1 폴리머 층은 기판의 상부 표면에 수직인 방향으로 제1 유전체 층의 두께보다 큰 두께를 갖는다.
일부 실시예에서, 제2 금속 층의 주변부는 제2 금속 층의 중심보다 제1 금속 층 위로 더 멀리 이격될 수 있다.
일부 실시예에서, 제1 금속 층은 트랜지스터의 게이트에 결합될 수 있다.
일부 실시예에서, 제1 폴리머 층은 제2 금속 층의 중심과 제1 금속 층 사이에 배치되지 않을 수 있다.
일부 실시예에서, 제1 유전체 층이 제1 금속 층의 상부 표면 상에 형성될 수 있고, 제1 폴리머 층이 제1 금속 층 및 제1 유전체 층 중 적어도 하나의 상부 표면 상에 형성될 수 있으며, 제2 금속 층이 제1 유전체 층의 상부 표면 상에 형성될 수 있고, 제2 유전체 층이 제1 폴리머 층의 상부 표면 상에 형성될 수 있으며, 제2 폴리머 층이 제2 유전체 층의 상부 표면 상에 형성될 수 있다.
일부 실시예에서, 유전체 층은 실리콘과 산소 및 질소 중 적어도 하나를 포함할 수 있고, 제1 폴리머 층과 제2 폴리머 층 각각은 탄소계 층일 수 있다.
일부 실시예에서, 유전체 층 및 제2 폴리머 층이 웨이퍼 상에 형성될 수 있고, 이 방법은 유전체 층 및 제2 폴리머 층의 형성 이후에 웨이퍼를 개별 칩으로 다이싱하는 단계를 추가로 포함할 수 있다.
일부 실시예에서, 제2 금속 층은 트랜지스터의 게이트 전극과 게이트 핑거 사이에 결합되는 게이트 점퍼일 수 있다.
일부 실시예에서, 제1 금속 층은 실질적으로 동일한 순간 전류 방향을 갖는 자기 결합 섹션을 포함하는 금속 트레이스일 수 있다.
일부 실시예에서, 패키징된 전자 회로는 모놀리식 마이크로파 집적 회로일 수 있다.
일부 실시예에서, 이 방법은 기판 상에 복수의 트랜지스터를 형성하는 단계를 추가로 포함할 수 있다. 그러한 실시예에서, 유전체 층은 트랜지스터의 상부 표면 상에 형성될 수 있고, 제2 폴리머 층은 트랜지스터의 상부 표면 상에 형성되지 않을 수 있다.
일부 실시예에서, 제1 폴리머 층 및 제2 폴리머 층은 기판의 상부 표면에 수직인 방향으로 제1 유전체 층보다 두꺼울 수 있다.
본 발명의 추가 실시예에 따르면, 전자 회로를 제조하는 추가적인 방법이 제공된다. 이러한 방법에 따르면, 제1 금속 층이 기판의 상부 표면에 형성된다. 제1 유전체 층이 제1 금속 층의 상부 표면 상에 형성된다. 제1 폴리머 층이 제1 금속 층의 상부 표면 상에 형성되고, 제1 폴리머 층은 기판의 상부 표면에 수직인 방향으로 제1 유전체 층의 두께보다 큰 두께를 갖는다. 제2 금속 층이 제1 금속 층 반대편의 제1 유전체 층 상에 형성되며, 여기서 제2 금속 층은 제1 폴리머 층 상으로 연장된다. 제2 유전체 층이 제2 금속 층 및 제1 폴리머 층 상에 형성된다. 제2 폴리머 층이 제2 유전체 층 상에 형성된다. 제1 폴리머 층이 제1 금속 층과 제2 금속 층의 주변부 사이에 형성되고, 제1 금속 층, 제1 유전체 층 및 제2 금속 층은 커패시터를 형성한다.
일부 실시예에서, 제1 폴리머 층은 제1 온도에서 형성되고, 제2 유전체 층은 제1 온도보다 낮은 제2 온도에서 형성된다.
일부 실시예에서, 제2 폴리머 층은 제2 온도보다 낮은 제3 온도에서 형성된다.
일부 실시예에서, 이 방법은 기판 상에 복수의 트랜지스터를 형성하는 단계를 추가로 포함하며, 여기서 유전체 층은 트랜지스터의 상부 표면 상에 형성되고 제2 폴리머 층은 트랜지스터의 상부 표면 상에 형성되지 않는다.
일부 실시예에서, 제2 유전체 층 및 제2 폴리머 층이 웨이퍼 상에 형성되고, 이 방법은 제2 유전체 층 및 제2 폴리머 층의 형성 이후에 웨이퍼를 개별 칩으로 다이싱하는 단계를 추가로 포함한다.
본 발명의 추가적인 실시예에 따르면, 제1 금속 트레이스가 기판 상에 형성되는 전자 회로 제조 방법이 제공된다. 제1 금속 트레이스는 실질적으로 동일한 순간 전류 방향을 갖는 병렬(side-by-side) 자기 결합 섹션을 포함한다. 제1 폴리머 층이 제1 금속 층 상에 형성된다. 제2 금속 층이 제1 금속 층 반대편의 제1 폴리머 층 상에 형성된다. 유전체 층이 제2 금속 층 및 제1 폴리머 층 상에 형성된다. 제2 폴리머 층이 유전체 층 상에 형성된다.
본 발명의 추가적인 실시예에 따르면, 상부 표면을 갖는 기판, 기판의 상부 표면 상의 제1 금속 층, 기판 반대편의 제1 금속 층 상의 제1 폴리머 층, 제1 금속 층 반대편의 제1 폴리머 층 상의 제2 금속 층, 제1 폴리머 층 및 제2 금속 층의 적어도 일 부분 상의 유전체 층 및 유전체 층 상의 제2 폴리머 층을 포함하는 전자 회로가 제공된다.
일부 실시예에서, 제2 금속 층은 커패시터 전극, 나선형 인덕터의 일 부분 및 게이트 바이패스 점퍼 중 하나를 포함한다.
일부 실시예에서, 유전체 층은 제2 유전체 층을 포함하고, 여기서 패키징된 전자 회로는 제1 금속 층, 제1 유전체 층 및 제2 금속 층이 커패시터를 형성하도록 제1 금속 층과 제2 금속 층 사이에 제1 유전체 층을 추가로 포함한다.
일부 실시예에서, 제1 폴리머 층이 제1 금속 층과 제2 금속 층의 주변부 사이에 형성되고, 여기서 제1 폴리머 층은 기판의 상부 표면에 수직인 방향으로 제1 유전체 층의 두께보다 큰 두께를 갖는다.
일부 실시예에서, 제2 금속 층의 주변부는 제2 금속 층의 중심보다 제1 금속 층 위로 더 멀리 이격된다.
일부 실시예에서, 제1 폴리머 층은 제2 금속 층의 중심과 제1 금속 층 사이에 있지 않다.
일부 실시예에서, 제1 금속 층은 트랜지스터의 게이트에 결합된다.
일부 실시예에서, 제2 금속 층은 트랜지스터의 게이트 전극과 게이트 핑거 사이에 결합되는 게이트 점퍼를 포함한다.
일부 실시예에서, 제1 금속 층은 실질적으로 동일한 순간 전류 방향을 갖는 자기 결합 섹션을 포함하는 금속 트레이스를 포함한다.
일부 실시예에서, 패키징된 전자 회로는 모놀리식 마이크로파 집적 회로이고, 여기서 복수의 트랜지스터는 기판 상에 제공되고, 여기서 유전체 층은 트랜지스터의 상부 표면 상에 형성되고 제2 폴리머 층은 트랜지스터의 상부 표면 상에 형성되지 않는다.
도 1은 내부 정합 FET 전력 증폭기의 개략 평면도이다.
도 2는 정합 회로를 포함하는 MMIC 전력 증폭기의 개략 평면도이다.
도 3은 도 2의 MMIC 전력 증폭기에 포함될 수 있는 커패시터를 예시하는 도 2의 라인 3-3을 따라 취해진 개략 단면도이다.
도 4는 수분 캡슐화(moisture encapsulation)를 포함하는 본 발명의 일부 실시예에 따른 커패시터의 개략 단면도이다.
도 5는 수분 캡슐화를 포함하는 도 2의 MMIC 전력 증폭기에 포함된 인덕터들 중 하나를 예시하는 도 2의 라인 5-5'을 따라 취해진 개략 단면도이다.
도 6a는 본 발명의 일부 실시예에 따른 전력 증폭기 집적 회로 칩의 일 부분의 금속 레이아웃의 개략 평면도이다.
도 6b는 도 6a의 라인 6B-6B'을 따라 취해진 단면도이다.
도 6c는 도 6a의 라인 6C-6C'을 따라 취해진 단면도이다.
도 7은 본 발명의 일부 실시예에 따른 패키징된 전자 회로를 형성하는 방법의 플로차트이다.
도 8은 도 3의 커패시터의 수정된 버전을 예시하는 개략 단면도이다.
내부 정합 FET 전력 증폭기, MMIC 칩 및 다양한 다른 패키징된 전자 회로는, 예를 들어, 원하는 기능성을 구현하도록 배열된 트랜지스터, 커패시터, 인덕터, 저항기, 회로 트레이스 및/또는 유전체 크로스오버(dielectric crossover)의 조합을 포함할 수 있다. 많은 경우에, 패키징된 전자 회로는 보호 패키지 외에 어떠한 캡슐화도 포함하지 않을 것이다. 다른 패키징된 전자 회로는 칩이 다이싱 동작을 통해 더 큰 구조체(예를 들면, 반도체 웨이퍼)로부터 싱귤레이션된 후에 포팅 재료(potting material) 또는 유전체 층이 칩의 상부 측에 퇴적되는 소위 "다이" 레벨 패시베이션을 갖는 집적 회로 칩 또는 다른 전자 회로 기판(총칭하여 본 명세서에서 "칩"이라고 지칭됨)을 포함한다.
패키징된 전자 회로는 (동작 동안 패키징된 전자 회로 내에 열이 축적되기 때문에) 종종 고온에서 동작되며, 또한 그 시간 중 적어도 일부 동안, 다습 환경에서 동작될 수 있다. 패키징된 전자 회로가 습한 환경에서 고온에서 동작될 때, 주변 공기 중의 수증기는 패키징된 전자 회로 내에서 원하지 않는 화학 반응을 일으킬 수 있는 수소 또는 다른 이온(예를 들면, 염소, 나트륨)을 제공할 수 있다. 칩 레벨 패시베이션이 제공될 때에도, 패시베이션 층에서의 작은 균열 또는 결함은 수분이 패시베이션을 통해 디바이스 내부로 들어갈 수 있게 할 수 있다. 이온은, 특히 높은 전기장 하에 있는 패키징된 전자 회로의 부분 근처에 위치될 때, 수산화물 형성 또는 다른 화학 반응을 위한 촉매로서 작용할 수 있다. 이러한 화학 반응은 시간이 지남에 따라 회로 요소들 중 다수의 성능을 저하시키거나 디바이스 고장을 초래할 수 있다. 가장 전형적으로, 집적 회로 칩 또는 다른 회로 기판의 습기 유발 고장은 전원이 공급되고(즉, 전압이 인가되고) 패시베이션되어 있지 않거나 열악하게 패시베이션된 디바이스의 일 부분에서 발생할 것이다. 그러한 고장은 본 명세서에서 "바이어스 습기 고장(biased humidity failure)"이라고 지칭될 수 있다.
본 발명의 실시예에 따르면, 보호 패키지 내에 하나 이상의 캡슐화된 집적 회로 칩 또는 다른 전자 회로 기판을 포함하는 패키징된 전자 회로가 제공된다. 캡슐화는 칩(들) 상의 전자 회로 요소로의 수분 침입(ingress)을 차단할 수 있다. 일부 실시예에서, 수분 캡슐화는 "웨이퍼" 레벨에서 수행될 수 있다(즉, 웨이퍼가 복수의 집적 회로 칩으로 다이싱되기 전에 웨이퍼 프로세싱 동안 수분 캡슐화 층이 도포된다). 캡슐화는, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 패시베이션 층과 같은 보호 유전체 층, 및 보호 유전체 층 위에 놓이는 보호 폴리머 층(예를 들면, 폴리이미드 층)을 포함할 수 있다. 보호 유전체 층과 보호 폴리머 층의 조합은 칩 상의 회로 요소를 캡슐화할 수 있고, 따라서 수분으로부터 이온을 회로 요소로부터 멀리 유지할 수 있는 수분 장벽을 제공할 수 있다.
다양한 집적 회로 칩 및 다른 전자 회로 기판 설계에서, 2개 이상의 금속 층이 수직으로 적층될 수 있다. 본 명세서에서, 용어 "금속 층"은 연속적인 금속 층과 패턴화된 금속 층 둘 모두를 포괄하며, 칩의 주 표면에 수직인 축이 층들/요소들 각각을 통해 연장되는 경우 2개의 금속 층(또는 다른 회로 요소)은 "수직으로 적층"된다. 그러한 수직으로 적층된 금속 층의 예는 회로 기판 상에 형성된 플레이트 커패시터의 2개의 전극 또는 나선(spiral)의 내부 부분을 나선 외부의 회로 요소에 연결시키는 나선과 교차하는 나선형 인덕터의 트레이스를 포함한다. 일부 설계에서, 단락을 방지하기 위해 2개의 수직으로 적층된 전도성 요소 사이에 소위 유전체 크로스오버가 개재될 수 있다. 일부 경우에, 유전체 크로스오버는 폴리머계 재료로 형성될 수 있다. 그러한 경우에, 유전체 층이 폴리머계 유전체 크로스오버 상에 형성되면, 특히 폴리머계 유전체 크로스오버가 만입부(indentation) 또는 보이드(void)를 포함할 때, 핀홀 및/또는 작은 균열이 유전체 층에 형성될 수 있다. 유전체 층에서의 이러한 핀홀/균열은 유전체 층을 통한 수분 침입을 위한 경로로서 작용할 수 있다. 유전체 층의 상부에 보호 폴리머 층을 제공하는 것은 이러한 핀홀/균열을 덮을 수 있고, 따라서 유전체 층과 보호 폴리머 층이 함께 수분 보호를 위해 디바이스를 캡슐화할 수 있다.
일부 실시예에서, 폴리머계 유전체 크로스오버는 제1 온도에서 회로 기판 상에 형성(예를 들면, 퇴적)될 수 있다. 이어서, 보호 유전체 층이 제1 온도보다 낮은 제2 온도에서 폴리머계 유전체 크로스오버 상에 형성될 수 있다. 더 낮은 온도에서 보호 유전체 층을 형성함으로써, 보호 유전체 층의 형성 동안 폴리머계 유전체 크로스오버에서의 재료의 가스 방출(out-gassing)이 감소되거나 방지될 수 있다. 재료의 그러한 가스 방출은, 만약 발생하면, 막 내의 핀 홀, 막 박리 또는 막 접착 문제를 야기할 수 있다. 이어서, 보호 폴리머 층이 제2 온도보다 낮은 제3 온도에서 보호 유전체 층 상에 형성될 수 있다. 보호 유전체 층(및 폴리머계 유전체 크로스오버)보다 낮은 온도에서 보호 폴리머 층을 형성함으로써, 보호 폴리머 층의 형성 동안 폴리머계 유전체 크로스오버 및/또는 보호 유전체 층에서의 재료의 가스 방출이 감소되거나 방지될 수 있다. 본 명세서에서, 지정된 온도보다 낮은 온도에서 형성되는 층에 대한 언급은 지정된 온도보다 낮은 온도에서 층이 성장, 분무, 코팅 또는 퇴적된다는 것과, 어닐링 단계와 같은 층의 적절한 형성과 연관된 임의의 퇴적후(post-deposition) 단계가 지정된 온도보다 낮은 온도에서 수행된다는 것을 의미한다.
일부 실시예에서, 폴리머계 유전체 크로스오버는 플레이트 커패시터의 상부 전극의 주변부 아래에 제공될 수 있다. 그러한 실시예에서, 커패시터는 커패시터의 하부 전극으로서 작용하는 제1 금속 층, 커패시터의 상부 전극으로서 작용하는 제2 금속 층, 및 제1 금속 층과 제2 금속 층 사이에 개재된 커패시터 유전체 층을 포함할 수 있고, 여기서 하부 전극, 커패시터 유전체 층 및 상부 전극은 수직으로 적층된다. 폴리머계 유전체 크로스오버는 제1 금속 층과 제2 금속 층의 주변부 사이에 형성될 수 있으며, 제2 금속 층의 중앙 부분 아래에는 형성되지 않을 수 있다. 폴리머계 유전체 크로스오버는 커패시터 유전체 층의 두께보다 큰 두께를 가질 수 있다. 예시적인 실시예에서, 폴리머계 유전체 크로스오버는 1 내지 3 미크론의 두께, 3 내지 10 미크론의 두께 또는 10 내지 100 미크론의 두께를 가질 수 있다. 폴리머계 유전체 크로스오버가 커패시터 유전체 층에 비해 증가된 두께를 가질 수 있기 때문에, 제2 금속 층의 주변부는 제2 금속 층의 중앙 부분보다 제1 금속 층 위로 더 멀리 이격될 수 있다.
다른 실시예에서, 폴리머계 유전체 크로스오버는 제1 금속 층에 형성된 나선형 유도 트레이스를 제2 금속 층의 일부인 연결 트레이스로부터 격리시키는 데 사용될 수 있다. 연결 트레이스는 나선 내부에 있는 나선형 유도 트레이스의 단부를 나선 외부에 있는 회로 요소에 연결시킨다. 나선형 유도 트레이스는 동일하거나 실질적으로 동일한 순간 전류 방향을 갖는 병렬 섹션을 포함할 수 있다.
또 다른 실시예에서, 패키징된 전자 회로는 게이트 점퍼 및 세그먼트화된 게이트 핑거를 갖는 전력 증폭기 집적 회로 칩을 포함할 수 있다. 게이트 점퍼는 칩 상에서(아래에 놓인 기판 위에서) 게이트 핑거와 상이한 수직 레벨에 형성될 수 있으며, 게이트 점퍼와 아래에 놓인 전도성 층 사이에 폴리머계 유전체 크로스오버가 제공될 수 있다.
본 발명의 추가 실시예에 따르면, 디바이스 내에 포함된 커패시터의 네거티브로 바이어스된 전극이 모두 더 높은 전압(예를 들면, 접지, 포지티브 전압 또는 덜 네거티브인 전압)에 결합된 전극보다 기판에 더 가깝게 위치되는 패키징된 전자 회로가 제공된다. 이 구성은 높은 네거티브 전압을 받는 커패시터의 전극을 디바이스의 상부 표면으로부터 더 멀리, 따라서, 예를 들어, 습기 가속 스트레스 테스트 동안 디바이스 고장을 일으킬 수 있는 잠재적인 이온 소스로부터 더 멀리 이동시킨다.
이제, 첨부된 도면을 참조하여 본 발명의 실시예가 더 상세히 설명될 것이다. 본 발명의 실시예에 따른 캡슐화 기술을 설명하기에 앞서, 본 발명의 실시예에 따른 캡슐화 기술을 포함할 수 있는 2개의 예시적인 패키징된 전자 회로가 도 1 및 도 2를 참조하여 설명될 것이다.
도 1은 패키지(110) 내에 포함된 복수의 전자 회로 기판을 포함하는 패키징된 내부 정합 FET 전력 증폭기(100)의 개략 평면도(즉, 위에서 디바이스를 내려다본 뷰)이다. 전자 회로 기판은 하나 이상의 집적 회로 칩을 포함할 수 있고, 예를 들어, 인쇄 회로 보드 또는 세라믹 회로 기판과 같은 다른 전자 회로 기판을 또한 포함할 수 있다. 본 명세서에서, 집적 회로 칩 및 인쇄 회로 보드 또는 세라믹 회로 기판과 같은 다른 전자 회로 기판은 총칭하여 "칩"이라고 지칭될 수 있다. 도 1에서, 패키지(110)는 패키지(110) 내의 다양한 요소를 예시하기 위해 음영도(shadow view)로 도시된다. 패키지(110)는 입력 패드(114)에 전기적으로 연결된 입력 리드(112) 및 출력 패드(116)에 전기적으로 연결된 출력 리드(118)를 포함한다.
도 1에 도시된 바와 같이, 회로 기판은 입력/출력 회로 기판(130-1, 130-2), 임피던스 정합 회로 기판(140-1, 140-2, 140-3, 140-4), 및 전계 효과 트랜지스터 증폭기 집적 회로 칩(150-1, 150-2)을 포함할 수 있다. 회로 기판(130, 140, 150)을 상호연결시키고 회로 기판(130)을 패키지(110)에 연결시키는 본드 와이어(120)가 제공된다. 본 명세서에서, 특정 요소의 하나 초과의 인스턴스가 디바이스에 포함될 때, 요소는 그의 전체 참조 번호(예를 들면, 트랜지스터 증폭기 집적 회로 칩(150-2))에 의해 개별적으로 지칭될 수 있으며, 참조 번호의 첫 번째 부분(예를 들어, 트랜지스터 증폭기 집적 회로 칩(150))에 의해 총칭하여 지칭될 수 있다.
각각의 입력/출력 회로 기판(130)은, 예를 들어, 한쪽 측면에 전도성 접지면을 갖고 반대편 측면에 RF 전송 라인(134) 및 입력/출력 본드 패드(132)와 같은 패드를 형성하는 전도성 트레이스를 갖는 세라믹 회로 기판(예를 들면, 알루미나 기판)을 포함할 수 있다. RF 전송 라인(134)은 입력/출력 본드 패드(132)를 트랜지스터 증폭기 집적 회로 칩(150)에 포함된 유닛 셀 트랜지스터의 게이트 핑거에 연결시키는 공동(corporate) 피드 네트워크(136)를 형성한다.
입력 신호를 증폭하는 유닛 셀 트랜지스터는 제1 및 제2 트랜지스터 증폭기 집적 회로 칩(150-1, 150-2) 상에 구현된다. 적합한 집적 회로 칩의 예는, 예를 들어, 미국 특허 공보 제2017/0271497호에 개시되어 있으며, 이 미국 특허 공보의 전체 내용은 참조에 의해 마치 본 명세서에 완전히 기재된 것처럼 본 명세서에 포함된다.
각각의 트랜지스터 증폭기 집적 회로 칩(150)의 임피던스는 전형적으로 입력 리드(112) 또는 출력 리드(118)(각각, 예를 들어, 50 옴일 수 있음)에서 보이는 임피던스와 잘 정합되지 않을 것이다. 그에 따라, 내부 정합 FET 전력 증폭기(100)는 내부 정합 FET 전력 증폭기(100)의 동작 주파수 대역에 걸쳐 트랜지스터 증폭기 집적 회로 칩(150)과 입력 리드(112) 및 출력 리드(118) 사이의 임피던스 정합을 개선시키는 임피던스 정합 회로 기판(140)을 추가로 포함한다. 각각의 입력 임피던스 정합 회로 기판(140)은 전송 라인 및 커패시터 및/또는 유도성 요소와 같은 리액티브 컴포넌트(reactive component)를 포함할 수 있다.
임피던스 정합 회로 기판(140)은 각각, 예를 들어, 커패시터, 인덕터 및/또는 저항기가 상부에 형성되는 세라믹 기판(예를 들면, 알루미나 기판) 또는 인쇄 회로 보드와 같은 기판을 포함할 수 있다. 일부 경우에, 예를 들어, 인덕터-커패시터-인덕터(LCL) 리액티브 회로(reactive circuit)가 각각의 트랜지스터 증폭기 집적 회로 칩(150)의 입력 및 출력에 형성되도록, 회로 기판(130, 140, 150) 사이에 연장되는 본드 와이어(120)가 인덕터로서 작용할 수 있고, 커패시터가 회로 기판(140) 상에 형성될 수 있다.
도 2는 정합 회로를 포함하는 2-스테이지 MMIC 전력 증폭기(200)의 개략 평면도이다. 도 2에 도시된 바와 같이, MMIC 증폭기(200)는 2-스테이지 MMIC 증폭기(200)의 2개의 증폭 스테이지를 나타내는, FET 드라이버 스테이지(210) 및 FET 출력 스테이지(220)를 포함한다. MMIC 증폭기(200)는 입력 임피던스 정합 회로(230-1), 스테이지 간(inter-stage) 임피던스 정합 회로(230-2) 및 출력 임피던스 정합 회로(230-3)를 추가로 포함한다. MMIC 증폭기(200)에 대한 전력 공급 및 접지 연결을 제공하는 다른 패드(244)와 함께, 입력 패드(240) 및 출력 패드(242)가 또한 제공될 수 있다.
입력 신호(예를 들면, 700MHz RF 신호)가 입력 패드(240)에서 MMIC 증폭기(200)에 입력될 수 있다. 입력 신호는 FET 드라이버 스테이지(210)의 입력과 입력 패드(240) 사이의 임피던스 정합을 개선시킬 수 있는 입력 스테이지 임피던스 정합 회로(230-1)를 통과한다. FET 드라이버 스테이지(210)는 그에 입력되는 RF 신호를 증폭시켜 더 높은 전력의 RF 신호를 제공한다. FET 드라이버 스테이지(210)에 의해 출력되는 더 높은 전력의 RF 신호는 (스테이지 간 임피던스 정합 회로(230-2)에 의한 적절한 임피던스 정합 이후에) FET 출력 스테이지(220)에 대한 입력 신호로서 제공될 수 있다. FET 출력 스테이지(220)는 RF 신호를 추가로 증폭시킨다. FET 출력 스테이지(220)에 의해 출력되는 고전력 RF 신호는 출력 스테이지 임피던스 정합 회로(230-3)를 통과하여 출력 패드(242)에서 출력된다. FET 드라이버 스테이지(210)와 FET 출력 스테이지(220)는 각각 서로 병렬로 전기적으로 연결된 복수의 유닛 셀 FET 트랜지스터(예를 들면, HEMT 트랜지스터)로서 구현될 수 있다.
임피던스 정합 회로(230) 각각은, 예를 들어, 하나 이상의 커패시터, 인덕터, 저항기 및/또는 임피던스 정합 회로(230)의 입력에서 RF 신호 입력의 임피던스와 임피던스 정합 회로(230)의 출력에서의 회로 요소의 임피던스 사이의 정합을 개선시키도록 배열된 다른 회로 요소를 포함할 수 있다. 임피던스 정합 회로(230)가 도 2에 개략적으로 예시되어 있지만, 플레이트 커패시터(300) 및 나선형 인덕터(400)가 이들 컴포넌트의 전형적인 구현을 예시하기 위해 출력 임피던스 정합 회로(230-3)에 예시되어 있다.
위에서 설명된 바와 같이, 내부 정합 FET(100)와 MMIC 증폭기(200) 둘 모두는 커패시터 및/또는 인덕터와 같은 리액티브 컴포넌트를 포함한다. 도 3은, 커패시터(300')가 어떠한 수분 캡슐화도 포함하지 않는 것을 제외하고, 도 2에 도시된 커패시터(300)와 유사한 설계를 갖는 커패시터(300')의 개략 단면도이다. 문맥상, 도 3의 단면은 도 2의 라인 3-3'을 따라 취해진 것이다(단, 도 3의 커패시터(300')는 수분 캡슐화를 포함하지 않음).
도 3에 도시된 바와 같이, 커패시터(300')가 기판(310) 상에 형성될 수 있다. 커패시터(300')가 도 2의 MMIC 증폭기(200)와 같은 MMIC 디바이스에 포함될 때, 기판(310)은 전형적으로 실리콘 탄화물 기판과 같은 반도체 기판 또는, 예를 들어, 사파이어 기판과 같은, 반도체 층이 상부에 성장될 수 있는 임의의 다른 기판일 것이다. 그렇지만, 커패시터(300')가 도 1의 내부 정합 FET(100)의 임피던스 정합 회로 기판(140) 중 하나에 사용된 경우와 같은 다른 경우에, 기판(310)이, 예를 들어, 인쇄 회로 보드 또는 세라믹 기판과 같은 어떤 다른 유형의 기판을 포함할 수 있음이 이해될 것이다. 본 명세서에서 용어 "기판"이, 예를 들어, 에피택셜 층, 유전체 층, 금속 층 등이 상부에 형성되는 반도체 또는 비-반도체 기판과 같은 베어 기판 또는 다른 층이 상부에 성장되거나 형성되는 기판을 포괄하도록 광의적으로 사용된다는 것이 또한 이해될 것이다.
커패시터(300')의 하부 전극(320)으로서 작용하는 제1 금속 층이 기판(310) 상에 형성될 수 있다. 커패시터 유전체 층(330)이 하부 전극(320)의 상부 표면 상에 형성된다. 예를 들어, 실리콘 산화물, 실리콘 질화물, 고 유전 상수 유전체 층 등을 포함한 임의의 적합한 커패시터 유전체 층이 사용될 수 있다. 커패시터(300)의 상부 전극(340)으로서 작용하는 제2 금속 층이 커패시터 유전체 층(330) 상에 형성된다. 유전체 크로스오버(350)가 커패시터(300')의 주변부 주위에서 하부 전극(320)과 상부 전극(340) 사이에 개재된다. 유전체 크로스오버(350)는 일부 실시예에서 커패시터 유전체 층(330)보다 (기판에 수직인 방향으로) 실질적으로 더 두꺼운 유전체 재료(공기를 포함함)를 포함할 수 있다. 유전체 크로스오버(350)는, 예를 들어, 폴리이미드 또는 bcb 사이클로텐, PBO, (P-페닐렌-2,6-벤조비스옥사졸), 폴리아미드, 스핀-온-글라스 등과 같은 탄소계 폴리머 재료를 포함할 수 있다. 커패시터(300')의 주변부 주위에 유전체 크로스오버(350)를 포함하는 것은 커패시터(300')의 신뢰성을 개선시킬 수 있다. 하부 전극(320)과 상부 전극(340)의 중앙 부분 사이에는 유전체 크로스오버(350)가 개재되지 않는다. 커패시터 유전체 층(330)이 묘사된 실시예에서 하부 전극(320)과 유전체 크로스오버(350) 사이에 제공되지만, 도 8에 도시된 바와 같이, 다른 실시예에서 커패시터 유전체 층(330)이 커패시터의 이 영역에서 완전히 또는 부분적으로 생략될 수 있음이 이해될 것이다.
도 3의 커패시터(300')가 습한 환경에서 동작되는 경우, 주변 공기 중의 수증기는 패키징된 전자 회로 내에서의 원하지 않는 화학 반응을 일으킬 수 있는 수소 이온(또는 다른 할로겐 이온)의 소스로서 작용할 수 있다. 그러한 이온이 전기장 하에 있는 패키징된 전자 회로의 부분 근처에 위치될 때, 이온은 수산화물 형성 또는 다른 화학 반응을 위한 촉매로서 작용할 수 있다. 이러한 화학 반응은 회로 요소들 중 다수의 성능을 저하시킬 수 있다. 이것은 커패시터(300')가 단락되도록 할 수 있으며, 이는 커패시터(300')를 포함하는 패키징된 전자 회로(예를 들면, 도 2의 MMIC 증폭기(200) 또는 도 1의 내부 정합 FET(100))의 고장을 초래할 수 있다. 예를 들어, 패키징된 전자 회로가 습기 유발 고장 메커니즘으로 인해 조기에 고장나지 않도록 보장하기 위해 패키징된 전자 회로는 습기 가속 스트레스 테스트를 거칠 수 있다. 고전력 패키징된 전자 회로는 특히 고장이 발생하기 쉬울 수 있는데, 그 이유는 그러한 디바이스와 연관된 높은 전기장 및 더 높은 동작 온도가 증가된 이온 이동 및 가속화된 화학 반응을 결과할 수 있기 때문이다. 습기 가속 스트레스 테스트는 디바이스가 그의 정격 최대 전력 능력에 또는 그 근처에서 동작되는 동안 패키징된 전자 회로를 수분 함량이 높은 고압 환경에 몇 시간 또는 며칠 동안 배치하는 것을 포함할 수 있다. 이러한 스트레스 테스트는 디바이스에 포함되는 칩(들)의 패키징 이전에 수행될 수 있다. 칩(들)이 칩의 내부로 이어지는 수분 경로를 갖는 경우, 전형적으로 디바이스를 영구적으로 손상시키는 단락으로 인해, 스트레스 테스트 동안 회로가 고장날 가능성이 있을 수 있다. 따라서, 스트레스 테스트는 수분 유발 고장이 발생하기 쉬운 디바이스를 식별할 수 있지만, 스트레스 테스트는 또한 제조 수율을 감소시킨다.
도 4는 수분 캡슐화를 포함하는 본 발명의 실시예에 따른 커패시터(300)의 개략 단면도이다.
도 4를 참조하면, 커패시터(300)는 그러한 수분 침입으로부터 보호하기 위해 커패시터를 캡슐화하는 하나 이상의 보호 층을 포함할 수 있다. 예를 들어, 커패시터(300)의 상부 표면을 캡슐화하는 보호 유전체 층(360)이 형성될 수 있다. 이러한 보호 유전체 층(360)은, 예를 들어, 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산질화물 층 등을 포함할 수 있다. 보호 유전체 층(360)은 화학적 기상 퇴적 및/또는 원자 층 퇴적을 포함한 임의의 적절한 수단에 의해 형성될 수 있다. 일부 실시예에서, 보호 유전체 층(360)은 커패시터(300)를 포함하는 칩의 상부 표면 위에 블랭킷 퇴적될 수 있다. 일부 실시예에서, 보호 유전체 층(360)은 웨이퍼 프로세싱 동안(즉, 복수의 칩을 제공하기 위해 웨이퍼가 다이싱되기 전에) 형성될 수 있다. 그러한 실시예에서, 보호 유전체 층(360)은 웨이퍼에 걸쳐 블랭킷 퇴적될 수 있거나, 웨이퍼가 나중에 다이싱될 스크라이브 라인을 따라서를 제외하고는 블랭킷 퇴적될 수 있다. 일부 실시예에서, 기판의 두께를 감소시키기 위한 임의의 그라인딩 동작, 웨이퍼에서의 비아 홀의 드릴링 및/또는 후면 금속화와 같은 웨이퍼의 "후면 프로세싱" 이전에 보호 유전체 층(360)이 완성될 수 있다.
보호 유전체 층(360)은 아래에 놓인 층의 측벽 상에 형성될 때, 특히 화학적 기상 퇴적을 사용하여 보호 유전체 층(360)이 형성될 때 양호한 커버리지를 제공하지 않을 수 있다. 추가적으로, 유전체 크로스오버(350)는, 특히 유전체 크로스오버(350)가 화학적 기상 퇴적을 통해 형성될 때, 예를 들어, 도 3에서 352로 라벨링된 영역에 보이드를 포함할 수 있다. 보호 유전체 층(360)이 이 보이드(352) 상에 형성될 때, 보호 유전체 층(360)을 통한 수분 침입을 위한 경로로서 역할할 수 있는 미세 균열이 보호 유전체 층(360)에 형성될 수 있다. 그에 따라, 도 4에 도시된 바와 같이, 이러한 경로를 차단하기 위해, 보호 유전체 층(360) 상에 보호 폴리머 층(370)이 형성될 수 있다. 보호 폴리머 층(370)도 웨이퍼의 후면 프로세싱 이전에 형성될 수 있다. 보호 폴리머 층(370)은, 예를 들어, bcb 사이클로텐, PBO(P-페닐렌-2,6-벤조비스옥사졸), 폴리아미드, 스핀-온-글라스, SU-8 2000 - MicroChem - 과 같은 영구 레지스트, 에폭시 몰드 화합물, 에폭시 수지 등을 포함할 수 있다.
커패시터(300)는, 예를 들어, 종래의 퇴적, 마스킹 및 에칭 프로세스를 사용하여 하부 전극(320), 커패시터 유전체 층(330) 및 상부 전극(340)을 순차적으로 형성함으로써 형성될 수 있다. 유전체 크로스오버(350)가 상부 전극(340) 이전 또는 그 이후에 형성될 수 있다. 유전체 크로스오버(350)는 도 8에 도시된 바와 같이 상부 전극(340)과 하부 전극(320)의 외주부(outer periphery) 사이의 공간 또는 대안적으로, 도 3에 도시된 바와 같이, 상부 전극(340)의 외주부와 커패시터 유전체 층(330) 사이의 공간을 실질적으로 채울 수 있다. 유전체 크로스오버(350)는 커패시터의 중간 부분에 형성되지 않을 수 있다(즉, 외측 에지를 따라서만 형성됨). 일부 실시예에서, 유전체 크로스오버(350)는 상부 전극(340)의 형성 이후에 형성될 수 있다. 위에서 논의된 바와 같이, 유전체 크로스오버(350)는, 예를 들어, 탄소계 폴리머 층을 포함할 수 있다. 유전체 크로스오버(350)는 제1 온도에서 형성될 수 있다. 일부 실시예에서, 제1 온도는 200 ℃보다 클 수 있다. 일부 실시예에서, 제1 온도는 200 내지 450 ℃일 수 있다. 다른 실시예에서, 제1 온도는 220 ℃ 또는 240 ℃보다 클 수 있다. 일부 예시적인 추가 실시예에서, 제1 온도는 220 내지 450 ℃, 220 내지 400 ℃, 240 내지 450 ℃ 또는 240 내지 400 ℃일 수 있다.
보호 유전체 층(360)이 유전체 크로스오버(350) 및 상부 전극(340) 상에 형성될 수 있다. 일부 실시예에서, 보호 유전체 층(360)이 전체 칩 또는 복수의 칩을 포함하는 전체 웨이퍼를 덮도록 블랭킷 퇴적될 수 있다. 보호 유전체 층(360)은 제2 온도에서 형성될 수 있다. 제2 온도는 제1 온도보다 낮을 수 있다. 이것은 유전체 크로스오버로 인한 재료의 가스 배출(off-gassing)을 감소시키거나 방지할 수 있다. 일부 실시예에서, 제2 온도는 제1 온도보다 낮으면서 160 ℃ 이상 또는 180 ℃ 이상일 수 있다. 일부 예시적인 실시예에서, 제2 온도는 또한 제1 온도보다 낮으면서 160 내지 400 ℃, 18 내지 400 ℃, 160 내지 340 ℃ 또는 180 내지 340 ℃일 수 있다.
보호 폴리머 층(370)이 보호 유전체 층(360) 상에 형성될 수 있다. 일부 실시예에서, 보호 폴리머 층(370)이 전체 칩 또는 웨이퍼를 덮도록 블랭킷 퇴적될 수 있다. 다른 실시예에서, 보호 폴리머 층(370)이 블랭킷 퇴적되고 이어서 (예를 들면, 에칭 또는 포토리소그래피를 통해) 선택적으로 제거될 수 있거나, 또는 대안적으로, 보호 폴리머 층(370)이 칩의 부분만(유전체 크로스오버(350)를 갖는 부분을 포함함)을 덮도록 선택적으로 퇴적될 수 있다. 예를 들어, 일부 실시예에서, 보호 폴리머 층(370)은 칩 상에 포함된 트랜지스터의 일부 또는 전부를 덮지 않을 수 있다. 트랜지스터의 상부로부터 보호 폴리머 층(370)을 생략(또는 제거)하는 것은, 특히 고주파(예를 들어, RF) 애플리케이션에서, 트랜지스터의 성능을 개선시킬 수 있다. 트랜지스터 위의 보호 폴리머 층(370)을 생략하는 것은 또한 디바이스 동작 동안 FET 트랜지스터에서 생성된 열이 칩으로부터 소산될 수 있게 하는 것을 용이하게 할 수 있다. 도 2에서 250으로 라벨링된 파선 박스는 보호 폴리머 층(370)이 생략될 수 있는 MMIC 칩(200)의 영역을 예시한다. 보호 유전체 층(360)은 MMIC 증폭기(200)의 전체 상부 표면 위에 블랭킷 퇴적될 수 있고, 보호 폴리머 층(370)은 파선 박스(250) 내부를 제외한 전체 상부 표면에 걸쳐 제공될 수 있다.
보호 폴리머 층(370)은 제3 온도에서 형성될 수 있다. 제3 온도는 제2 온도보다 낮을 수 있다. 이것은 유전체 크로스오버(350) 및/또는 보호 유전체 층(360)으로부터의 재료의 가스 배출을 감소시키거나 방지할 수 있다. 일부 실시예에서, 제3 온도는 제2 온도보다 낮으면서 130 ℃ 이상 또는 150 ℃ 이상일 수 있다. 일부 예시적인 실시예에서, 제3 온도는 제1 온도와 제2 온도 둘 모두보다도 낮으면서 130 내지 240 ℃, 130 내지 200 ℃, 150 내지 240 ℃ 또는 150 내지 200 ℃일 수 있다. 보호 폴리머(370)는 폴리머가 적어도 부분적으로 가교되도록 경화될 수 있다.
보호 폴리머 층(370)은, 예를 들어, 폴리이미드와 같은 탄소 함유 재료를 포함할 수 있다. 일부 실시예에서, 보호 폴리머 층(370)이 칩 상에 스핀 코팅될 수 있다.
전형적인 설계에서, 커패시터(300)를 위한 하부 전극(320)을 형성하는 제1 금속 층은, 예를 들어, 약 1 내지 5 미크론의 두께를 가질 수 있다. 커패시터 유전체 층(330)은, 예를 들어, 0.1 내지 0.7 미크론의 두께를 가질 수 있고, 두께는 커패시터 유전체 층(330)을 형성하는 데 사용되는 재료(또는 그의 유전 상수) 및 커패시터(300)에 대한 원하는 커패시턴스 레벨에 기초하여 달라질 수 있다. 상부 전극(340)을 형성하는 제2 금속 층은, 예를 들어, 약 1 내지 5 미크론의 두께를 가질 수 있다. 폴리머계 유전체 크로스오버(350)는, 예를 들어, 약 1 내지 3 미크론의 두께를 가질 수 있다. 보호 유전체 층(360)은 일부 실시예에서, 예를 들어, 약 0.2 내지 1 미크론의 두께를 갖는 더 얇은 층일 수 있다. 다른 실시예에서, 두께는 0.4 내지 0.8 미크론 또는 0.4 내지 0.6 미크론일 수 있다. 보호 폴리머 층(370)은 일부 실시예에서 약 1.5 내지 5 미크론의 두께를 가질 수 있다. 다른 실시예에서, 두께는 2.0 내지 4.0 미크론 또는 2.5 내지 3.5 미크론일 수 있다.
다른 실시예에서, 보호 폴리머 층(370)이 유전체 크로스오버(350) 상에 형성될 수 있고, 보호 유전체 층(360)이 이어서 보호 폴리머 층(370) 상에 형성될 수 있다. 보호 폴리머 층(370)과 유전체 크로스오버(350)는 상이한 재료일 수 있다. 그러한 실시예에서, 보호 유전체 층(360)은, 적어도 부분적으로, 원자 층 퇴적에 의해 퇴적될 수 있다.
일부 실시예에서, 추가적인 층이 유전체 크로스오버(350) 상에 형성될 수 있다. 예를 들어, 접착층이 보호 유전체 층(360)과 보호 폴리머 층(370) 사이에 제공될 수 있다. 더욱이, 커패시터 유전체 층(330)이 묘사된 실시예에서 하부 전극(320)과 유전체 크로스오버(350) 사이에 제공되지만, 다른 실시예에서 커패시터 유전체 층(330)이 커패시터의 이 영역에서 완전히 또는 부분적으로 생략될 수 있음이 이해될 것이다.
일부 실시예에서, 보호 유전체 층(360) 및 보호 폴리머 층(370)은 반도체 웨이퍼의 다이싱 이전에 형성될 수 있다. 예를 들어, 보호 유전체 층(360) 및 보호 폴리머 층(370)은, 그의 두께, 웨이퍼를 관통하는 비아 홀의 형성 및/또는 후면 금속화를 감소시키기 위해, 웨이퍼의 상부(디바이스) 측의 프로세싱이 완료된 후에, 그러나 웨이퍼의 그라인딩과 같은 웨이퍼의 임의의 후면 프로세싱 이전에 형성될 수 있다. 예를 들어, 접착층과 같은 다른 층이 보호 유전체 층(360) 바로 아래 및/또는 보호 유전체 층(360)과 보호 폴리머 층(370) 사이에 형성될 수 있음이 또한 이해될 것이다.
위에서 언급된 바와 같이, 유전체 크로스오버가 회로 기판 상에 포함될 때, 그의 상부 표면에, 특히 유전체 크로스오버의 상부 에지에 작은 보이드가 형성될 수 있다. 이러한 보이드 상에 패시베이션 층이 형성될 때, 디바이스의 내부로의 수분 경로로서 역할할 수 있는 미세 균열이 패시베이션 층에 형성될 수 있다. 유전체 크로스오버가 도 3 및 도 4를 참조하여 위에서 논의된 바와 같이 커패시터에 사용될 수 있지만, 유전체 크로스오버가, 인덕터 및 게이트 점퍼와 같은, 다른 회로 요소를 형성하는 데 사용될 수 있음이 이해될 것이다.
예를 들어, 도 5는 MMIC 증폭기(200)의 인덕터(400) 중 하나의 설계를 더 상세히 예시하는 도 2의 라인 5-5'을 따라 취해진 단면도이다. 인덕터(400)는 본 발명의 실시예에 따른 캡슐화를 또한 포함한다. 인덕터(400)가 도 1의 내부 정합 FET 증폭기(100)의 임피던스 정합 회로 기판(140) 중 하나에 또한 포함될 수 있다는 것이 이해될 것이다.
도 5에 도시된 바와 같이, 인덕터(400)는 기판(410) 상에 형성될 수 있다. 인덕터(400)가 MMIC 디바이스의 일부인 도 5의 실시예에서, 기판(410)은 전형적으로 실리콘 탄화물 기판과 같은 반도체 기판 또는, 예를 들어, 실리콘 또는 사파이어 기판과 같은 반도체 층이 상부에 성장될 수 있는 기판일 것이다. 기판(410)은 에피택셜 성장된 반도체 층을 포함할 수 있다. 그렇지만, 인덕터(400)가 도 1의 내부 정합 FET(100)의 임피던스 정합 회로 기판(140) 중 하나의 일부일 때와 같은 다른 경우에, 기판(410)이, 예를 들어, 인쇄 회로 보드 또는 세라믹 기판과 같은 어떤 다른 유형의 기판을 포함할 수 있음이 이해될 것이다.
제1 금속 트레이스(420)가 기판(410) 상에 형성될 수 있다. 금속 트레이스(420)는 나선형 형상을 가질 수 있다(도 2 참조). 그 결과, 제1 금속 트레이스(420)는 섹션이 실질적으로 동일한 순간 전류 방향을 갖는 근접 이격된 병렬 섹션을 갖는다. 제2 금속 트레이스(440)가 제1 금속 트레이스(420) 상에 형성된다. 제1 금속 트레이스(420)와 제2 금속 트레이스(440) 사이의 단락을 방지하기 위해 제1 금속 트레이스(420)와 제2 금속 트레이스(440) 사이에 유전체 크로스오버(450)가 개재된다. 유전체 크로스오버(450)는, 예를 들어, 폴리이미드 또는 유전체 크로스오버(350)를 형성하는 데 사용될 수 있는 상기 논의된 재료 중 임의의 것과 같은 탄소계 폴리머 재료를 포함할 수 있다.
인덕터(400)는 제2 금속 트레이스(440) 및 유전체 크로스오버(450) 상에 순차적으로 형성되는 보호 유전체 층(460) 및 보호 폴리머 층(470)을 추가로 포함한다. 보호 유전체 층(460)은 인덕터(400)의 상부 표면을 캡슐화할 수 있다. 이러한 보호 유전체 층(460)은, 예를 들어, 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산질화물 층 등을 포함할 수 있다. 보호 유전체 층(460)은 화학적 기상 퇴적 및/또는 원자 층 퇴적을 포함한 임의의 적절한 수단에 의해 형성될 수 있다. 일부 실시예에서, 보호 유전체 층(460)은 칩의 상부 표면 위에 블랭킷 퇴적될 수 있다. 일부 실시예에서, 보호 유전체 층(460)은 웨이퍼 프로세싱 동안(즉, 복수의 칩을 제공하기 위해 웨이퍼가 다이싱되기 전에) 형성될 수 있다. 그러한 실시예에서, 보호 유전체 층(460)은 웨이퍼에 걸쳐 블랭킷 퇴적될 수 있거나, 또는 웨이퍼가 나중에 다이싱될 스크라이브 라인을 따라서를 제외하고는 블랭킷 퇴적될 수 있다. 보호 폴리머 층(470)이 보호 유전체 층(460) 상에 형성될 수 있다. 보호 유전체 층(460) 및 보호 폴리머 층(470)은 도 4를 참조하여 위에서 논의된 보호 유전체 층(360) 및 보호 폴리머 층(370)과 동일할 수 있으며, 따라서 이에 대한 추가 설명은 생략될 것이다.
인덕터(400)를 제조할 때, 유전체 크로스오버(450)는 제1 온도(예를 들어, 200 내지 450 ℃의 온도)에서 형성될 수 있다. 보호 유전체 층(460)은 유전체 크로스오버(450) 및 제2 금속 트레이스(440) 상에 형성될 수 있다. 보호 유전체 층(460)은 유전체 크로스오버(450) 또는 디바이스의 다른 아래에 놓인 층으로부터의 재료의 가스 배출을 방지하기 위해 제1 온도보다 낮은 제2 온도에서 형성될 수 있다. 일부 실시예에서, 제2 온도는 또한 제1 온도보다 낮으면서 180 내지 400 ℃일 수 있다. 보호 폴리머 층(470)은 아래에 놓인 층으로부터의 가스 배출을 방지하기 위해 제2 온도보다 낮은 제3 온도에서 보호 유전체 층(460) 상에 형성될 수 있다. 일부 실시예에서, 제3 온도는 또한 제1 온도 및 제2 온도 둘 모두보다 낮으면서 150 내지 240 ℃일 수 있다. 보호 폴리머 층(470)은 폴리머가 가교되도록 경화될 수 있거나 또는 일부 실시예에서 부분적으로 경화될 수 있다. 보호 폴리머 층(470)은, 예를 들어, 탄소 함유 재료를 포함할 수 있다. 일부 실시예에서, 보호 폴리머 층(470)이 칩 상에 스핀 코팅될 수 있다. 도 3의 실시예를 참조하여 위에서 논의된 제1 온도, 제2 온도 및 제3 온도에 대한 추가적인 범위가 본 실시예에 동일하게 적용된다는 것이 이해될 것이다.
일부 실시예에서, 보호 폴리머 층(470)이 전체 칩을 덮도록 블랭킷 퇴적될 수 있다. 다른 실시예에서, 보호 폴리머 층(470)이 블랭킷 퇴적되고 이어서 (예를 들면, 에칭 또는 포토리소그래피를 통해) 선택적으로 제거될 수 있거나, 또는 대안적으로, 보호 폴리머 층(470)이 칩의 부분만(유전체 크로스오버(450)를 갖는 부분을 포함함)을 덮도록 선택적으로 퇴적될 수 있다. 예를 들어, 일부 실시예에서, 보호 폴리머 층(470)은 칩 상에 포함된 트랜지스터의 일부 또는 전부를 덮지 않을 수 있다. 트랜지스터의 상부로부터 보호 폴리머 층(470)을 생략(또는 제거)하는 것은, 특히 고주파(예를 들어, RF) 애플리케이션에서, 트랜지스터의 성능을 개선시킬 수 있다. 트랜지스터 위의 보호 폴리머 층(470)을 생략하는 것은 또한 디바이스 동작 동안 트랜지스터에서 생성된 열이 칩으로부터 소산될 수 있게 하는 것을 용이하게 할 수 있다.
본 발명의 다른 추가 실시예에 따르면, 수분 캡슐화를 갖는 전력 증폭기 집적 회로 칩이 제공된다. 이러한 집적 회로 칩은 복수의 유닛 셀 트랜지스터를 포함할 수 있다. 일부 실시예에서, 트랜지스터는 게이트 전극 또는 게이트 패드와 복수의 세그먼트화된 게이트 핑거의 각자의 부분 사이의 더 낮은 저항 연결을 제공하는 게이트 점퍼를 포함할 수 있다. 게이트 점퍼와 트랜지스터의 소스 영역과 같은 디바이스의 아래에 놓인 전도성 부분 사이에 유전체 크로스오버가 제공될 수 있다. 본 발명의 실시예에 따른 수분 캡슐화 기술은 이러한 유전체 크로스오버를 캡슐화하여 이에 의해 각자의 유전체 크로스오버의 주변에서의 수분 침투를 감소시키거나 방지하는 데 사용될 수 있다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 수분 캡슐화를 포함하는 전력 증폭기 집적 회로 칩(500)의 일 부분의 개략 평면도 및 한 쌍의 개략 단면도이다. 도 6a에서, 디바이스 구조를 더 잘 예시하기 위해 디바이스의 금속 부분만이 도시되어 있다.
도 6a 내지 도 6c에 도시된 바와 같이, 전력 증폭기(500)는, 예를 들어, 기판(501), 채널 층(502) 및 장벽 층(504)을 포함한 하나 이상의 층을 포함하는 반도체 구조체(520)를 포함한다. 다른 층(도시되지 않음)이 반도체 구조체(520)에 포함될 수 있다. 도 6a의 평면도는 이해의 편의를 위해 단순화되어 있으며, 게이트 버스(514)에 연결된 게이트 패드(512) 및 드레인 버스(534)에 연결된 드레인 패드(532)를 포함한다. 소스 패드 및 소스 버스가 도면을 단순화하기 위해 도 6a로부터 생략되어 있지만, 도 6a에 도시된 소스 콘택트 각각에 전기적으로 연결되는 소스 패드 및 소스 버스 중 하나 또는 둘 모두가 제공될 수 있다는 것이 이해될 것이다.
도 6a 내지 도 6c에 도시된 바와 같이, 복수의 게이트 핑거(516)가 게이트 버스(514)에 연결되고 y-방향으로 연장된다. 묘사된 실시예에서, 각각의 게이트 핑거(516)는 y-방향에서 갭에 의해 서로 분리되는 3개의 게이트 핑거 세그먼트(516a, 516b 및 516c)로 분할된다. 다른 실시예에서 게이트 핑거(516)가 이러한 방식으로 세그먼트화되지 않을 수 있고 그 대신에 각각의 게이트 핑거(516)가 단일의 일체형 게이트 핑거를 포함할 수 있다는 것이 이해될 것이다. 복수의 드레인 콘택트(536)는 드레인 버스(534)에 연결되고 게이트 핑거(516) 중 인접한 각자의 것과 평행하게 연장된다. 소스 콘택트(562)가 또한 제공되고 y-방향에서 게이트 핑거(516) 중 인접한 것과 평행하게 연장된다. 소스 콘택트(562)는 또한 y-방향에서 갭에 의해 서로 분리되는 각자의 소스 콘택트 세그먼트(562a, 562b 및 562c)로 분할된다. 소스 콘택트 세그먼트(562a, 562b, 562c)는, 예를 들어, 각각의 소스 콘택트 세그먼트(562a, 562b, 562c)를 소스 버스로서 작용하는 공통 전도성 층에 전기적으로 연결시키는 소스 콘택트 플러그(도시되지 않음)에 의해 서로 전기적으로 연결될 수 있다.
게이트 핑거(516)는 소스 콘택트(562)와 평행하게 연장된다. 게이트 핑거(516) 및 소스 콘택트(562)가 세그먼트화되기 때문에, 복수의 유닛 셀이 각각의 게이트 핑거(516)를 따라 정의된다. 전력 증폭기(500)는 게이트 핑거(516)와 평행하게 y-방향을 따라 연장되는 복수의 게이트 점퍼(572)를 추가로 포함한다. 게이트 점퍼(572)는 소스 콘택트 세그먼트(562), 게이트 핑거(516) 및 게이트 버스(514)의 레벨과 상이한 레벨에 형성될 수 있다. 게이트 점퍼(572)는 소스 콘택트(562) 위에 형성될 수 있고, 예를 들어, 유전체 크로스오버(550)에 의해 소스 콘택트(562)로부터 절연될 수 있다. 게이트 점퍼(572)는 게이트 버스(514)에 전기적으로 연결된다. 게이트 점퍼(572)는 게이트 핑거 세그먼트(516a 내지 516c)의 일부 또는 전부를 게이트 버스(514)에 전기적으로 연결시킬 수 있다.
도 6b는 도 6a의 라인 6B-6B'을 따라 취해진 단면이다. 도 6c는 도 6a의 라인 6C-6C'을 따라 취해진 단면이다. 도 6b 및 도 6c에서 볼 수 있는 바와 같이, 각각의 게이트 핑거 세그먼트(516b 및 516c)를 게이트 버스(514)에 전기적으로 연결시키기 위해 각각의 게이트 점퍼(572)가 게이트 신호 분배 바(574) 및 수직 콘택트 플러그(576)를 통해 게이트 핑거 세그먼트(516b, 516c)에 전기적으로 연결될 수 있다. 게이트 신호 분배 바(574)는 디바이스에서 게이트 핑거(516)보다 상위 금속 층에 형성될 수 있다. 수직 콘택트 플러그(576)는 게이트 신호 분배 바(574)를 게이트 핑거 세그먼트(516b, 516c)에 연결시킬 수 있다.
게이트 점퍼(572)는 게이트 핑거 세그먼트(516a 내지 516c)보다 더 넓고 그리고/또는 더 두꺼울 수 있다. 게이트 버스(514)에 인가된 신호는 게이트 점퍼(574)를 통해 게이트 핑거 세그먼트(516b, 516c)에 전달된다. 게이트 점퍼(572)의 더 큰 단면적은, 일렉트로마이그레이션(electromigration) 및 고주파 이득 성능의 감소와 같은, 증가된 게이트 폭과 일반적으로 연관된 문제 없이 게이트 핑거(516)보다 더 높은 전류 밀도를 더 잘 처리할 수 있다.
유전체 크로스오버(550)는 소스 콘택트 세그먼트(562a 내지 562c)를 각각의 각자의 게이트 점퍼(572)로부터 전기적으로 격리시키는 데 사용될 수 있다. 도 6b 및 도 6c에서 볼 수 있는 바와 같이, 보호 유전체 층(560) 및 보호 폴리머 층(570)이 게이트 점퍼(572) 및 유전체 크로스오버(550) 상에 형성된다. 유전체 층(560)은 위에서 설명된 유전체 층(360, 460)과 동일할 수 있고, 보호 폴리머 층(570)은 위에서 설명된 보호 폴리머 층(370, 470)과 동일할 수 있다.
본 발명의 추가 실시예에 따르면, 습한 환경에서 동작할 때 개선된 신뢰성을 나타낼 수 있는 MMIC 전력 증폭기가 제공된다. 이러한 MMIC 전력 증폭기는 유전체 크로스오버에 의해 분리되는 한 쌍의 금속 층 상부에 형성될 수 있는 보호 유전체 층 및 보호 폴리머 층을 포함하는 위에서 설명된 습기 보호 캡슐화를 포함할 수 있다. 추가적으로, 이러한 MMIC 전력 증폭기에 포함된 커패시터의 전극에 대한 연결은 바이어스 습기 고장의 가능성을 감소시키는 방식으로 배향될 수 있다.
특히, 커패시터의 극성이 MMIC 전력 증폭기의 바이어스 습기 고장에 대한 주요 메커니즘일 수 있음이 발견되었다. 위에서 논의된 바와 같이, 커패시터는 전형적으로 임피던스 정합을 개선시키고 따라서 디바이스의 반사 손실 성능(return loss performance)을 개선시키는 데 사용되는 임피던스 정합 회로의 일부로서 MMIC 전력 증폭기에 포함된다. 이러한 커패시터는 종종 트랜지스터의 게이트 전극과 접지 사이에 전기적으로 연결된다(소스 전극 또는 드레인 전극 중 어느 하나도 접지에 결합됨). 커패시터는 전형적으로 위에서 도 2 및 도 3을 참조하여 도시된 바와 같이 커패시터 유전체 층에 의해 분리되는 2개의 금속 층을 사용하여 형성된 플레이트 커패시터로서 구현된다.
이온 침투는 임의의 패시베이션 층 또는 습기 보호 캡슐화를 통해 유전체 크로스오버 내로 일어날 수 있다. 위에서 언급된 바와 같이, 커패시터의 하나의 전극은 접지에 결합될 수 있는 반면, 다른 전극은 게이트 전극에 결합될 수 있으며 따라서 상당한 네거티브 바이어스 전압이 그에 인가될 수 있다. 커패시터의 상부 전극이 게이트 전극에 결합되면, 캡슐화를 통해 유전체 크로스오버 내로 침투하는 임의의 이온은 높은 전기장의 영향을 받을 수 있다. 이것이 발생하면, 이온이 움직일 수 있으며, 수산화물 형성 및 커패시터 근처에서의 후속하는 이온 반응을 위한 촉매로서 작용할 수 있다. 이러한 반응은 단락이 발생하게 할 수 있으며, 이는 전형적으로 디바이스 고장을 초래할 수 있다.
본 발명의 실시예에 따르면, 트랜지스터의 게이트 핑거에 결합되는 MMIC 전력 증폭기에서의 각각의 커패시터의 전극은 하부 전극일 수 있는데, 그 이유는 하부 전극이 습기 보호 캡슐화로부터 더 멀리 이격되어 있기 때문이다. 이 설계는 커패시터의 네거티브로 바이어스된 전극을 잠재적인 이온 소스로부터 더 멀리 이동시키며, 이는 MMIC 전력 증폭기의 바이어스 습기 고장률을 크게 감소시킬 수 있다.
도 7은 본 발명의 일부 실시예에 따른 패키징된 전자 회로를 제조하는 방법의 플로차트이다. 도 7에 도시된 바와 같이, 동작은 기판 상에 제1 금속 층을 형성하는 것으로 시작될 수 있다(블록(600)). 이어서, 제1 폴리머 층이 제1 온도에서 제1 금속 층의 적어도 일 부분의 상부 표면 상에 형성될 수 있다(블록(610)). 이어서, 제2 금속 층이 제1 금속 층의 반대편에 있는 제1 폴리머 층의 상부 표면 상에 형성된다(블록(620)). 이어서, 유전체 층이 제2 온도에서 제2 금속 층의 상부 표면 및 제1 폴리머 층의 상부 표면 상에 형성된다(블록(630)). 제2 온도는 제1 온도보다 낮을 수 있다. 마지막으로, 제2 폴리머 층이 제3 온도에서 유전체 층의 상부 표면 상에 형성된다(블록(640)). 제3 온도는 제2 온도보다 낮을 수 있다.
비록 용어 "제1", "제2" 등이 본 명세서에서 다양한 요소를 기술하는 데 사용될 수 있지만, 이러한 요소가 이러한 용어에 의해 제한되어서는 안된다는 것이 이해될 것이다. 이러한 용어는 하나의 요소를 다른 요소와 구별하는 데만 사용된다. 예를 들어, 본 발명의 범위를 벗어나지 않으면서, 제1 요소가 제2 요소라고 지칭될 수 있고, 유사하게, 제2 요소가 제1 요소라고 지칭될 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "및/또는"은 연관된 열거된 항목 중 하나 이상의 항목의 임의의 및 모든 조합을 포함한다.
본 명세서에서 사용되는 용어가 특정 실시예를 설명하기 위한 것에 불과하고 본 발명을 제한하는 것으로 의도되지 않는다. 본 명세서에서 사용되는 바와 같이, 단수 형태 "한(a)", "한(an)" 및 "그(the)"는, 문맥이 명확하게 달리 나타내지 않는 한, 복수 형태도 포함하는 것으로 의도된다. 용어 "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)", 및/또는 "포함하는(including)"이, 본 명세서에서 사용될 때, 언급된 특징, 정수, 단계, 동작, 요소, 및/또는 컴포넌트의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술적 및 과학적 용어를 포함함)는 본 발명이 속하는 기술 분야의 통상의 기술자에 의해 통상적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어가 본 명세서 및 관련 기술 분야의 맥락에서의 그의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명확히 그렇게 정의되지 않는 한, 이상적이거나 지나치게 형식적 의미로 해석되지 않을 것임이 추가로 이해될 것이다.
층, 영역 또는 기판과 같은 요소가 다른 요소에 "상에"있거나 다른 요소 "상으로" 연장되는 것으로 언급될 때, 그 요소가 다른 요소 바로 위에 있거나 다른 요소 바로 위로 연장될 수 있거나 또는 개재 요소가 또한 존재할 수 있음이 이해될 것이다. 이와 달리, 한 요소가 다른 요소에 "바로 위에" 있거나 다른 요소 "바로 위로" 연장되는 것으로 언급될 때, 개재 요소가 존재하지 않는다. 한 요소가 다른 요소에 "연결된" 또는 "결합된" 것으로 언급될 때, 한 요소가 다른 요소에 직접적으로 연결 또는 결합될 수 있거나 또는 개재 요소가 존재할 수 있음이 또한 이해될 것이다. 이와 달리, 한 요소가 다른 요소에 "직접적으로 연결된" 또는 "직접적으로 결합된" 것으로 언급될 때, 개재 요소가 존재하지 않는다.
"아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "측방" 또는 "수직"과 같은 상대적 용어는 본 명세서에서 도면에 예시된 바와 같이 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하는 데 사용될 수 있다. 이러한 용어가 도면에 묘사된 배향 외에도 디바이스의 상이한 배향을 포괄하도록 의도되어 있음이 이해될 것이다.
본 발명의 실시예는 본 발명의 이상적인 실시예(및 중간 구조체)의 개략적인 예시인 단면 예시를 참조하여 본 명세서에서 설명된다. 도면에서의 층 및 영역의 두께는 명확성을 위해 과장될 수 있다. 추가적으로, 예를 들어, 제조 기술 및/또는 공차의 결과로서 예시의 형상에 대한 변동이 예상된다. 따라서, 본 발명의 실시예는 본 명세서에서 예시된 영역의 특정 형상으로 제한되는 것으로 해석되어서는 안되며, 예를 들어, 제조에서 발생하는 형상의 편차를 포함해야 한다.
도면 및 명세서에, 본 발명의 전형적인 실시예가 개시되어 있으며, 비록 특정 용어가 이용되더라도, 이들은 제한을 위한 것이 아니라 일반적이고 설명적인 의미로만 사용되며, 본 발명의 범위는 이하의 청구항에 기재되어 있다.

Claims (13)

  1. 패키징된 전자 회로로서,
    상부 표면을 갖는 기판;
    상기 기판의 상기 상부 표면 상의 제1 금속 층;
    상기 기판 반대편의 상기 제1 금속 층 상의 제1 폴리머 층;
    상기 제1 금속 층 반대편의 상기 제1 폴리머 층 상의 제2 금속 층;
    상기 제1 폴리머 층 및 상기 제2 금속 층의 적어도 일 부분 상의 유전체 층; 및
    상기 유전체 층 상의 제2 폴리머 층을 포함하는, 패키징된 전자 회로.
  2. 제1항에 있어서, 상기 제2 금속 층은 커패시터 전극, 나선형 인덕터의 일 부분 및 게이트 바이패스 점퍼 중 하나를 포함하는, 패키징된 전자 회로.
  3. 제1항에 있어서, 상기 유전체 층은 제2 유전체 층을 포함하고, 상기 패키징된 전자 회로는 상기 제1 금속 층, 상기 제1 유전체 층 및 상기 제2 금속 층이 커패시터를 형성하도록 상기 제1 금속 층과 상기 제2 금속 층 사이에 제1 유전체 층을 추가로 포함하는, 패키징된 전자 회로.
  4. 제3항에 있어서, 상기 제1 폴리머 층은 상기 제1 금속 층과 상기 제2 금속 층의 주변부 사이에 있고, 상기 제1 폴리머 층은 상기 기판의 상부 표면에 수직인 방향으로 상기 제1 유전체 층의 두께보다 큰 두께를 갖는, 패키징된 전자 회로.
  5. 제4항에 있어서, 상기 제2 금속 층의 주변부는 상기 제2 금속 층의 중심보다 상기 제1 금속 층 위로 더 멀리 이격되는, 패키징된 전자 회로.
  6. 제3항에 있어서, 상기 제1 폴리머 층은 상기 제2 금속 층의 중심과 상기 제1 금속 층 사이에 있지 않은, 패키징된 전자 회로.
  7. 제5항에 있어서, 상기 제1 금속 층은 트랜지스터의 게이트에 결합되는, 패키징된 전자 회로.
  8. 제1항에 있어서, 상기 제2 금속 층은 트랜지스터의 게이트 전극과 게이트 핑거 사이에 결합되는 게이트 점퍼를 포함하는, 패키징된 전자 회로.
  9. 제1항에 있어서, 상기 제1 금속 층은 실질적으로 동일한 순간 전류 방향을 갖는 자기 결합 섹션들을 포함하는 금속 트레이스를 포함하는, 패키징된 전자 회로.
  10. 제1항에 있어서, 상기 패키징된 전자 회로는 모놀리식 마이크로파 집적 회로이고, 복수의 트랜지스터들이 상기 기판 상에 제공되고, 상기 유전체 층은 상기 트랜지스터들의 상부 표면들 상에 형성되고, 상기 제2 폴리머 층은 상기 트랜지스터들의 상부 표면들 상에 형성되지 않는, 패키징된 전자 회로.
  11. 제1항에 있어서, 상기 전자 회로는 채널 층 및 장벽 층을 포함하는 유닛 셀 트랜지스터를 갖는 전력 증폭기 집적 회로 칩을 포함하고, 상기 제1 금속 층은 소스 콘택트를 포함하고, 상기 제2 금속 층은 트랜지스터의 게이트 전극과 게이트 핑거 사이에 결합되는 게이트 점퍼를 포함하는, 패키징된 전자 회로.
  12. 제1항에 있어서, 상기 전자 회로는 내부 정합 전계 효과 트랜지스터, 또는 커패시터들 및/또는 인덕터들이 상부에 형성된 세라믹 기판 또는 인쇄 회로 보드인, 패키징된 전자 회로.
  13. 제1항에 있어서, 상기 제1 폴리머 층은 상기 제2 금속 층의 제1 에지와 상기 제1 금속 층 사이에 있는, 패키징된 전자 회로.
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