KR100411353B1 - 커패시터와커패시터를형성하는방법 - Google Patents

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KR100411353B1 KR10-1998-0710676A KR19980710676A KR100411353B1 KR 100411353 B1 KR100411353 B1 KR 100411353B1 KR 19980710676 A KR19980710676 A KR 19980710676A KR 100411353 B1 KR100411353 B1 KR 100411353B1
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마이크론 테크놀로지, 인크.
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Abstract

커패시터(capacitor)를 형성하는 방법은, 커패시터로의 전기적 연결을 만드는 노드 위치(node location)를 가지는 서브스트레이트(30)(substrate)를 형성하는 단계 ; 노드 위치의 위에 있는, 겉으로 드러난 측벽(側壁)(61)을 가지는 내부 커패시터 플레이트(60)(inner capacitor plate)를 형성하는 단계 ; 겉으로 드러난 내부 커패시터 플레이트 측벽(側壁)의 위에 있는 산화 배리어 레이어(70)(oxidation barrier layer)를 형성하는 단계 ; 내부 커패시터 플레이트의 위에 있는 커패시터 유전체 플레이트(90)(capacitor dielectric plate)를 형성하는 단계 - 산화 배리어 레이어는 커패시터 유전체 플레이트의 형성 중(中)에 내부 커패시터 플레이트 측벽의 산화 작용을 제한하고 - ; 그리고 커패시터 유전체 플레이트의 위에 있는 외부 커패시터 플레이트(100)를 형성하는 단계 ; 등을 포함한다. 하나 이상의 측벽(側壁)을 가지는 내부 커패시터 플레이트 ; 하나 이상의 측벽을 덮는 관계로 위치된 산화 배리어 레이어 ; 내부 커패시터 플레이트의 위에 위치되는 커패시터 유전체 플레이트 ; 커패시터 유전체 플레이트의 위에 위치되는 외부 커패시터 플레이트 등을 포함하는 커패시터(capacitor)를 덧붙여서 기술(記述)한다. 본 발명의 선호되는 형(型)에 있어서, 절연(絶緣)하는 유전체 레이어(80)(insulating dielectric layer)는 산화 배리어 레이어(70)(oxidation barrier layer)의 위에 위치되는데, 절연(絶緣)하는 유전체 레이어는 산화 배리어 레이어와 달리 서로 다른 합성물을 포함하고 있다.

Description

커패시터와 커패시터를 형성하는 방법
집적 회로(integrated circuit)의 처리에 있어서, 일반적으로 단(單)-결정 실리콘으로 이루어진 웨이퍼 서브스트레이트(wafer substrate) 내(內)에서 형성되는 액티브 장치 영역(active device region)으로, 전기 접점(electrical contact)은 만들어져야만 한다. 절연체 물질 상(上)에서 제조되는, 그리고 서브스트레이트 표면을 덮고 있는 전도성이 높은 경로(path)나 라인(line)에 의하여, 액티브 장치 영역(active device area)은 연결된다. 전도성이 있는 경로와 액티브 장치 영역 사이에서 전기적 연결을 공급할 목적으로, 구멍(opening)이나 접점(contact)을 공급한다. 궁극적으로, 아래에 있는 액티브 장치 영역으로 전기 접점을 만들도록, 전기적으로 전도성이 있는 접점을 채우는 물질은 접점 구멍에서 공급된다.
사이에 끼이는 레이어(intervening layer)를 공급하는 집적 회로의 처리 중(中)에, 규소 화합물과 아래에 있는 실리콘 등과 접점을 채우는 물질의 혼합을 방해하는 것은 바람직하다. 따라서, 실리콘과 규소 화합물 등과 그와 관련이 있는 플러그(plug)를 채우는 물질 등의 확산을 방해하도록, 그리고 플러그(plug)를 채우는물질을 아래에 있는 서브스트레이트에 효과적으로 고착시키도록, 상기 사이에 끼이는 레이어(intervening layer)를 일반적으로 공급한다. 따라서, 상기 물질은 전기적으로 전도성이 있고, 비(非)-확산 특징 때문에 "배리어 레이어(barrier layer)" 로써 불린다.
DRAM 에서 이용되는 쌓아 올린 커패시터 구조(stacked capacitor structure)의 형성에 있어서, 아래에 있는 전극(電極)은 다(多)-결정 플러그에 의하여 또 하나의 서브스트레이트 장치에 일반적으로 전기적으로 연결된다. 정상적으로, 전극(電極)으로의 실리콘 확산과 집적 회로의 계속되는 처리에 의하여 일어날 수 있는 플러그(plug)의 산화 작용 등의 양쪽을 막을 목적으로, 커패시터의 아래에 있는 전극(電極)에서 다(多)-결정 실리콘을, 배리어 레이어(barrier layer)는 분리한다. 아래에 있는 전극(電極)과 위에 있는 전극(電極) 사이에서 유전체 레이어를 끼울 때, DRAM 기억 노드 커패시터(DRAM storage node capacitor)는 형성된다. 실리콘 2 산화물의 2 차원으로 된 레이어에 의하여, 커패시터는 일반적으로 덮이고, 보호된다. 커패시터는 워드 라인(word line)에 의하여 게이트(gate)-화(化)된 전계 효과 트랜지스터(field effect transistor)를 관통하여 비트 라인 접점(bit line contact)에 의하여 접근된다.
상기 설계는 결점이 있다. 예를 들면, 이용 가능한 전기 실행을 얻을 목적으로, 유전체 레이어는 일반적으로 침전되거나, 그렇지 않으면 매우 높은 온도에서 산소 환경에서 어닐링(annealing)된다. 상기 처리 조건 하(下)에서, 아래에 있는 배리어 레이어, 다(多)-결정 플러그, 및 액티브 영역 등의 산화 작용은 바람직하기아니 하게 일어난다. 산화물이 형성된다면, 와류(渦流) 커패시터는 만들어질 것이다. 상기 와류(渦流) 커패시터는 기억 노드 커패시터와 함께 직렬로 설치될 것이다. 결과로써 일어나는 와류(渦流) 커패시터는 기억 노드(storage node)로 전압의 전체 적용을 막을 것이다. 그 다음에, 커패시터에 의하여 기억될 수 있는 전하의 양(量)의 감소라는 결과를 일으킨다.
상기에서 드러난 문제에 추가하여, 고(高)-밀도 DRAMs 와 다른 메모리 회로 등에서 이용되는 일반적인 커패시터의 기하학적 구조에 있어서, 집적 회로의 설계자는 고(高) 유전 상수 물질(high dielectric constant material)의 적합한 범위를 공급하는 어려움에 종종 직면한다.
그러므로, 종래의 제조 기술(技術)에서 나온 이점(利點)을 달성하는, 하지만 종래의 제조 기술(技術)과 각각 관련이 있는 다른 단점(短點)을 피하는 커패시터를 형성하는 방법, 그리고 커패시터의 설계 등을 개선하는 것이 요구되어진다.
본 발명은 커패시터(capacitor), 그리고 커패시터(capacitor)를 형성하는 방법(method)에 관한 것이다.
본 발명의 선호되는 실시예는 다음의 부속되는 도면에 관하여 하기(下記)에서 기술(記述)된다.
도 1 은, 종래 기술(技術)의 반도체 웨이퍼(semiconductor wafer)의 도식적 단면도를 나타낸다 ;
도 2 는, 본 발명에 따르는 하나의 처리 단계에 있어서, 반도체 웨이퍼(semiconductor wafer)의 도식적인 단면도를 나타낸다 ;
도 3 는, 도 2 에 의하여 나타난 단계에 이어지는 처리 단계에서 도 2 웨이퍼의 그림이다 ;
도 4 는, 도 3 에 의하여 나타난 단계에 이어지는 처리 단계에서 도 2 웨이퍼의 그림이다 ;
도 5 는, 도 4 에 의하여 나타난 단계에 이어지는 처리 단계에서 도 2 웨이퍼의 그림이다 ;
도 6 는, 도 5 에 의하여 나타난 단계에 이어지는 처리 단계에서 도 2 웨이퍼의 그림이다 ;
도 7 은, 도 6 에 의하여 나타난 단계에 이어지는 처리 단계에서 도 2 웨이퍼의 그림이다 ;
도 8 은, 도 7 에 의하여 나타난 단계에 이어지는 처리 단계에서 도 2 웨이퍼의 그림이다 ;
도 9 은, 도 8 에 의하여 나타난 단계에 이어지는 처리 단계에서 도 2 웨이퍼의 그림이다 ; 그리고
도 10 은, 도 9 에 의하여 나타난 단계에 이어지는 처리 단계에서 도 9 웨이퍼의 그림이다.
*참조 번호 설명
10 : 종래 기술(技術)의 커패시터
11 : 실리콘 서브스트레이트(silicon substrate)
15 : 확산 배리어 레이어(diffusion barrier layer)
16, 17 : 워드 라인(word line)
20 : 다(多)-결정 실리콘 플러그(poly-silicon plug)
27 : 평탄(平坦)-화(化)된 실리콘 2 산화물 레이어
(planarized silicon dioxide layer)
29 : 노드 위치(node location)
30 : 실리콘 서브스트레이트(silicon substrate)
34, 35 : 워드 라인(word line)
36 : 실리콘 2 산화물 레이어(silicon dioxide layer)
37 : 접촉(contact)
38 : 전도성이 있는 플러그(conductive plug)
50 : 확산 배리어 레이어(diffusion barrier layer)
60 : 내부 커패시터 플레이트 레이어(inner capacitor plate layer)
70 : 산화 배리어 레이어(oxidation barrier layer)
80 : 산화물 레이어(oxidation layer)
90 : 커패시터 유전체 플레이트(capacitor dielectric plate)
100 : 외부 커패시터 플레이트(outer capacitor plate)
본 발명의 발표는, 미국 특허법 "과학(科學)과 이용 가능한 기술(技術)의 촉진(to promote the progress of science and useful arts)" 의 법(法)적인 목적 촉진에 종속된다(제 1 조 제 8 항).
본 발명의 하나의 특징은 커패시터(capacitor)를 형성하는 방법에 관한 것인데,
커패시터로의 전기적 연결이 만들어질 수 있는 노드 위치(node location)를 가지는 서브스트레이트(substrate)를 공급하는 단계 ;
노드 위치의 위에 있는 내부 커패시터 플레이트(inner capacitor plate)를 형성하는 단계 - 내부 커패시터 플레이트는 겉으로 드러난 측벽(側壁)을 가지고 - ;
겉으로 드러난 내부 커패시터 플레이트 측벽의 위에 있는 산화 배리어 레이어(oxidation barrier layer)를 형성하는 단계;
내부 커패시터 플레이트의 위에 있는 커패시터 유전체 플레이트(capacitor dielectric plate)를 형성하는 단계 - 커패시터 유전체 플레이트를 준비 중(中)에, 산화 배리어 레이어는 내부 커패시터 플레이트 측벽의 산화 작용을 제한하고 - ; 그리고
커패시터 유전체 플레이트의 위에 있는 외부 커패시터 플레이트(outer capacitor plate)를 형성하는 단계 ; 등을 포함한다.
본 발명의 또 하나의 특징은 커패시터(capacitor)를 형성하는 방법에 관한 것인데,
커패시터로의 전기적 연결이 만들어질 수 있는 노드 위치(node location)를 가지는 서브스트레이트(substrate)를 공급하는 단계 ;
노드 위치의 위에 있는 확산 배리어 레이어(diffusion barrier layer)를 형성하는 단계 ;
확산 배리어 레이어의 위에 있는 내부 커패시터 플레이트(inner capacitor plate)를 형성하는 단계 - 내부 커패시터 플레이트와 확산 배리어 영역 등은 겉으로 드러난 측벽(側壁)을 각각 가지도록 만들어지고 - ;
내부 커패시터 플레이트 측벽(側壁)과 확산 배리어 레이어 측벽(側壁) 등의 위에 있는 산화 배리어 레이어(oxidation barrier layer)를 형성하는 단계 ;
내부 커패시터 플레이트의 위에 있는 커패시터 유전체 플레이트(capacitor dielectric plate)를 형성하는 단계 - 커패시터 유전체 플레이트 준비 중(中)에, 산화 배리어 레이어는 적어도 내부 커패시터 플레이트 측벽(側壁)의 산화 작용을 제한하고 - ;
커패시터 유전체 플레이트의 위에 있는 외부 커패시터 플레이트(outer capacitor plate)를 형성하는 단계 ; 등을 상기 방법은 포함한다.
계속해서, 본 발명의 덧붙여지는 특징은 커패시터(capacitor)에 관한 것인데,
하나 이상의 측벽(側壁)을 가지는 내부 커패시터 플레이트(inner capacitor plate) ;
하나 이상의 측벽(側壁)에 관한 관계가 있도록 위치되는 산화 배리어 레이어(oxidation barrier layer) ;
내부 커패시터 플레이트의 위에 위치되는 커패시터 유전체 플레이트(capacitor dielectric plate) ; 그리고
커패시터 유전체 플레이트의 위에 위치되는 외부 커패시터 플레이트(outer capacitor plate) ; 등을 상기 커패시터(capacitor)는 포함한다.
본 발명을 최대로 이해할 목적으로, 종래 기술(技術)의 커패시터(10) (capacitor)는 도 1 에 관하여 기술(記述)된다. DRAM 집적 회로(DRAM integrated circuit)와 관련하여, 커패시터(10)는 실리콘 서브스트레이트(11)(silicon substrate)에 대하여 형성된다. 장(場) 산화물 영역(19)(field oxide region)과 한 쌍(雙)의 워드 라인(16, 17)(word line) 등은, 서브스트레이트(11)에 관하여 형성된다. 커패시터(10)는, 아래에 있는 전극(電極)(12), 여기서 일정한 간격을 유지하는 위에 있는 전극(電極)(13), 그리고 양쪽의 전극(電極) 사이에서 위치되는 유전체 레이어(14)(dielctric layer) 등을 가진다. 평탄(平坦)-화(化)된 실리콘 2 산화물 레이어(27)(planarized silicon dioxide layer)와 아래에 있는 전극(12) 등의 사이에서, 확산 배리어 레이어(15)(diffusion barrier layer)는 설치된다. 평탄(平坦)-화(化)된 실리콘 2 산화물 레이어(27)는, 서브스트레이트(11)와 워드라인(16, 17) 등의 밭쪽에서 형성된다. 다(多)-결정 실리콘 플러그(20)(poly-silicon plug)는 확산 배리어 레이어(15)와 전기적으로 오옴 접촉(ohmic contact)으로 연결된다. 전도성이 있는 플러그(20)에서 커패시터(10)로 실리콘의 확산을 막도록 확산 배리어 레이어(15)는 형성된다. 확산 배리어 레이어(15)로써 이용을 위하여 선택되는 물질은 티타늄 질소화물(titanium nitride)이다.
티타늄 질소화물은 실리콘의 확산에 대하여 실질적으로 불(不)-침투성의 배리어로써 작동하기 때문에, 그리고 다른 불순물의 확산에 대한 활성에너지(activation energy)는 매우 높기 때문에, 티타늄 질소화물은 집적 회로에서 접촉 확산 배리어(contact diffusion barrier)로써 인력(引力)이 있는 물질이다. 또한, 티타늄 질소화물은 화학적으로 열역학적으로 매우 안정하고, 티타늄 질소화물은 천이(遷移) 금속, 붕소화물, 및 질소화물 등에서 나타나는 낮은 전기 저항을 나타낸다.
a) 질소 기체 환경에서 티타늄을 증착(蒸着)시키는 것에 의하여 ;
b) 아르곤 기체와 질소 기체 혼합물에서 티타늄을 빠른 반응으로 스퍼터링(sputtering)하는 것에 의하여 ;
c) 활성이 없는 아르곤 기체 환경에서 티타늄 질소화물 타겟(target)에서 스퍼터링(sputtering)하는 것에 의하여 ;
d) 아르곤 환경에서 티타늄을 스퍼터링(sputtering)하면서 침전시키고, 분리된 플라즈마 질소-화(化) 작용 단계에서 타타늄을 티타늄 질소화물로 변환하는 것에 의하여 ; 또한,
e) 낮은 압력의 화학 증착법에 의하여,
티타늄 질소화물은 상기의 방식 중(中)에서 하나로써 형성되거나 공급될 수 있다.
도 1 에서 보여지는 것처럼, 실리콘 서브스트레이트(11)에서 형성된, 그리고 워드 라인(17)과 관련이 있는 아래에 있는 확산 영역(21)(diffusion region)과, 다(多)-결정 실리콘 플러그(20)는 전기적으로 연결된다. 평탄(平坦)-화(化)된 실리콘 2 산화물 레이어(22)는 외부 커패시터 전극의 위에 놓인다. 전기적으로 전도성이 있는 접촉 플러그(23)는 실리콘 2 산화물 레이어(22)를 관통하여 형성되고, 외부 커패시터 셀 플레이트(13)와 전기적 오옴 접촉(ohmic electrical contact)을 한다. 상호 연결 라인(24)(inerconnect line)은 실리콘 2 산화물 레이어(22)의 밭쪽에서 형성되는데, 전도성이 있는 플러그(23)는 상호 연결 라인(24)과, 그릭고 위에 있는 셀 플레이트(13)와 전기적으로 연결된다.
커패시터(10)를 제조하는 선호되는 방법은, 높은 온도와 산소 기체 환경에서 고(高) 유전 상수 물질 플레이트 레이어(14)의 침전물(deposite)을 포함한다. 상기 처리 조건 하(下)에서, 확산 배리어 레이어(15), 다(多)-결정 실리콘 플러그(20), 및 아래에 있는 확산 영역(21) 등의 산화 작용이 일어나다면, 와류(渦流) 커패시터는 커패시터(10)와 직렬로 형성된다. 게다가, 바람직하지 아니 한 와류(渦流) 커패시터 효과에 덧붙여서, 아래에 있는 전극(12)의 예(例)에 의한 측벽은 산화될 것이다. 상기 이유와 다른 이유로 인하여, 커패시터를 형성하는 본 방법은,
내부 커패시터 플레이트 레이어(inner capacitor plate layer)를 형성하는 단계 - 내부 커패시터 플레이트 레이어는 측벽을 가지고 - ; 그리고
내부 커패시터 플레이트 측벽을 효과적으로 산화하는 조건 하(下)에서 내부 커패시터 플레이트의 위에 있는 커패시터 플레이트의 위에 있는 커패시터 유전체 플레이트(capacitor dielectric plate)를 형성하는 단계 ; 등으로 이루어지는데, 상기 조건 하(下)에서 커패시터 유전체 플레이트 준비 중(中)에, 방법은 실질적인 산화에서 내부 커패시터 플레이트 측벽을 차폐(shielding)하는 단계를 포함한다.상기 방법의 선호되는 특징은 다음의 단락에서 상세하게 논의될 것이다.
본 발명은 도 2 내지 도 10 등에서 보여진다. 도 2 에 의한 실례(實例)에서 와 같이, 실리콘 서브스트레이트(30)(silicon substrate)를 공급하고, 이러한 서브스트레이트(30)에서 형성된 확산 영역(31, 32)을 가진다. 장 산화 영역(33)(field diffusion region)과 한 쌍(雙)의 워드 라인(34, 35)(word line) 등은, 또한 서브스트레이트(30)에 대하여 밭쪽에서 형성된다. 실리콘 2 산화물 레이어(36)( silicon dioxide layer)는 실리콘 서브스트레이트의 밭쪽에서 공급되고, 워드 라인(34, 35)에 대하여 덮이는 관계로 설치된다. 아래에 있는 영역(31)에 대한 전기적 연결은 아래에 있는 영역(31)으로 접촉(37)(contact)을 여는 것에 의하여 형성된다. 그 다음에, 다(多)-결정 실리콘이기를 선호하는 전도성이 있는 플러그(38)( conductive plug)는 접촉 구멍에서 공급된다. 상기 계속되는 논의의 목적을 위하여, 플러그(38)의 가장 바깥쪽의 부분은 노드 위치(29)(node location)를 구성하는데, 커패시터(10)로의 전기적 연결은 상기 노드 위치(29)에서 만들어진다. 전도성이 있는 플러그(38)의 준비 다음에, 예를 들면, 티타늄 질소화물이나 또 하나의 천이(遷移) 금속 등과 같은 확산 배리어 레이어(50)(diffusion barrier layer)는, 실리콘 2 산화물 레이어(36)와 노드 위치(29)의 꼭대기에서 500 Angstroms 의 두께까지 형성된다.
도 3 에 관하여, 내부 커패시터 플레이트 레이어(60)(inner capacitor plate layer)는, 배리어 레이어(50)의 위에서 따라서 노드 위치(29)의 위에서 형성된다. 가장 선호하기는, 내부 커패시터 플레이트 레이어는 약 500 에서 약 3000Angstroms 의 두께까지 형성되는 백금(platinum)으로 이루어진다. 도 4 에 관하여, 드라이 에칭 처리에 의하여 요구되어지는 모양으로 확산 배리어 레이어(50)와 내부 커패시터 플레이트 레이어(60) 등을 만들고 제거하는데 효과적인 조건을 공급한다. 실례(實例)인 드라이 에칭 화학은 Cl2를 포함한다. 상기의 형(型)-화(化) 단계와 에칭 단계 등에 의하여, 겉으로 드러나는 측벽(51, 61)을 각각 갖춘 확산 배리어 레이어(50)와 플레이트 레이어(60)가 존재하게 된다.
도 5 에 관하여, 내부 커패시터 플레이트(60)를 형성한 후(後)에, 겉으로 드러나는 내부 커패시터 플레이트 측벽(61)과 확산 배리어 레이어 측벽(51) 등의 위에 있는, 선호하기는, 유전체 물질인 산화 배리어 레이어(70)(oxidation barrier layer)를 형성하는 단계를 덧붙여서 포함한다. 선호되는 산화 배리어 레이어(70)는 실리콘 질소화물인데, 약 500 Angstroms 의 두께까지 형성된다. 대부분 선호되는 것처럼, 산화 배리어 레이어(70)는 내부 커패시터 플레이트 레이어(60)의 두께 크기보다 작은 두께를 가진다.
도 6 에 관하여, 산화 배리어 레이어(70)를 형성한 후(後)에, 실리콘 산화물을 포함하는 것을 선호하는 산화물 레이어(80)(oxidation layer)는, 산화 배리어 레이어(70)의 꼭대기에서 형성된다. 선호하기는, 상기 실리콘 2 산화물 레이어(80)는 5000 Angstroms 보다 더 큰 두께로 형성된다.
도 7 에 관하여, 선호되는 것처럼, 화학 기계적 연마(chemical mechanical polishing, CMP)나 저항 에칭-백(resist etch-back)에 의하여, 산화 배리어레이어(70)에 대하여 실리콘 2 산화물 레이어(80)를 평탄(平坦)-화(化)하는데 효과가 있는 조건을 공급한다. 선호되는 것처럼, 선택된 기술(技術)은 보여지는 것처럼 실리콘 질소화물(70)에서 끝나기 위한 높은 선택성을 가진다. 낮은 연마 속력에서 회전하는 구멍을 내는 패드와 관련하여 이용될 때, 선호되는 CMP 기술(技術)은 SiO2를 선택적으로 제거하는 연마재 입자(abrasive particle)를 포함하는 슬러리(slurry)를 이용한다.
도 8 에 관하여, 평탄(平坦)-화(化) 단계 후(後)에, 커패시터 유전체 플레이트(90)(capacitor dielectric plate)를 형성하기 전(前)에, 내부 커패시터 플레이트(60)의 꼭대기에서, 산화 배리어 레이어(70)를 제거하는 단계를 덧붙여서 포함한다. 선호되는 것처럼, 실리콘 2 산화물과 연결하여 실리콘 질소화물을 에칭(etching)하기 위한 높은 선택성을 가지는 드라이 에칭 화학(dry etching chemistry)에 의하여, 상기 제거는 완성된다. 예(例)에 의한 화학은 CF4나 O2의 존재 하(下)에서 CF4등을 포함한다.
도 9 에 관하여, 내부 커패시터 플레이트(60)를 드러낼 목적으로, 산화 배리어 레이어(70)를 내부 커패시터 플레이트(60)의 꼭대기에서 제거하는 다음의 단계에서, 아래에 있는 커패시터 플레이트(60)의 꼭대기에서 커패시터 유전체 플레이트(90)를 형성하는 단계를 덧붙여서 상기 방법은 포함한다. 커패시터 유전체 플레이트(90)는 고(高) 유전 상수 물질이나 강(强)-유전체 물질 등으로 이루어지는 것을 선호한다. 상기 문서의 문맥에 따라서, "고(高)-유전 상수(highdielectric constant)" 는, 20 보다 크다는 것을 의미한다. 특별한 예(例)가 되는 물질은 BaxSr1-xTiO3; PbZrxTi1-xO3; SrBi2Ta2O9등으로 이루어진다.
도 10 에서 보여지는 것처럼, 백금(platinum)이기를 선호하는 외부 커패시터 플레이트(100)(outer capacitor plate)는 그 다음에 형성된다. 우리가 알고 있는 것처럼, 본 발명의 방법은 커패시터를 형성하는 수단을 공급하는데, 정상적인 처리 조건 하(下)에서 커패시터 유전체 플레이트(90)의 준비 중(中)에, 내부 커패시터 플레이트 측벽(61)을 실질적인 산화 작용에서 차폐시키는 것을 특징으로 한다. 그러므로, 와류(渦流) 커패시터 형성은 줄어들거나 실질적으로 제거된다.

Claims (15)

  1. 커패시터를 형성하는 방법으로서, 상기 방법은,
    - 커패시터와의 전기적 연결을 이룰 노드 위치를 가지는 기판을 제공하고,
    - 노출된 측벽을 가지는 내부 커패시터 플레이트를 노드 위치 위에 형성하며,
    - 내부 커패시터 플레이트 꼭대기에, 그리고 내부 커패시터 측벽 위에, 산화 배리어 레이어를 형성하고, 이때 산화물 레이어는 산화 배리어 레이어 위에 형성되며,
    - 산화 배리어 레이어 형성 후, 내부 커패시터 플레이트 위에 놓이는 산화 배리어 레이어에 대해 산화물 레이어를 선택적으로 평탄화하고,
    - 산화물 레이어의 선택적 평탄화 후, 내부 커패시터 플레이트 위에 커패시터 유전체 플레이트를 형성하며, 이때 산화 배리어 레이어는 커패시터 유전체 플레이트 제공 중 내부 커패시터 플레이트 측벽의 산화를 억제하고,
    - 커패시터 유전체 플레이트 위에 외부 커패시터 플레이트를 형성하는, 이상의 단계로 구성되는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 평탄(平坦)-화(化)하는 단계 후(後)에 그리고 커패시터 유전체 플레이트를 형성한 후(後)에, 내부 커패시터 플레이트를 겉으로 드러낼 목적으로, 내부 커패시터 플레이트의 꼭대기에서 산화 배리어 레이어를 제거하는 단계를 덧붙여서 포함하는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  3. 커패시터를 형성하는 방법으로서, 상기 방법은,
    - 커패시터와의 전기적 연결을 이룰 노드 위치를 가지는 기판을 제공하고,
    - 노드 위치 위에 확산 배리어 레이어를 형성하며,
    - 확산 배리어 레이어 위에 내부 커패시터 플레이트를 형성하고, 이때 상기 내부 커패시터 플레이트와 확산 배리어 레이어는 노출된 측벽을 각각 가지도록 패턴처리되며,
    - 내부 커패시터 플레이트 측벽 및 확산 배리어 레이어 측벽 위에, 그리고 내부 커패시터 플레이트 꼭대기에, 확산 배리어 레이어를 형성하고,
    - 산화 배리어 레이어 위에 산화물 레이어를 형성하며,
    - 내부 커패시터 플레이트 위에 커패시터 유전체 플레이트를 형성하고, 상기 산화 배리어 레이어는 커패시터 유전체 플레이트 제공 중 내부 커패시터 플레이트 측벽의 산화를 억제하며,
    - 커패시터 유전체 플레이트 위에 외부 커패시터 플레이트를 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 산화 배리어 레이어의 형성 후(後)에 커패시터 유전체 플레이트 형성하기 전(前)에, 내부 커패시터 유전체 플레이트의 위에 있는 산화 배리어 레이어와 관련된 산화물 레이어를 선택적으로 평탄(平坦)-화(化)하는 단계를 덧붙여서 포함하는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  5. 제 4 항에 있어서, 평탄(平坦)-화(化) 에칭의 단계 후(後)에, 그리고 커패시터 유전체 플레이트를 공급하기 전(前)에, 내부 커패시터 플레이트를 겉으로 드러낼 목적으로, 내부 커패시터 플레이트의 꼭대기에서 산화 배리어 레이어를 제거하는 단계를 덧붙여서 포함하는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  6. 커패시터로의 전기적 연결이 만들어질 수 있는 노드 위치(node location)를 가지는 서브스트레이트(substrate)를 공급하는 단계 ;
    노드 위치의 위에 있는, 겉으로 드러난 측벽(側壁)을 가지는 내부 커패시터 플레이트(inner capacitor plate)를 형성하는 단계 ;
    내부 커패시터 플레이트의 측벽(側壁)의 위에 있는 제 1 유전체 레이어를 형성하는 단계 ;
    제 1 유전체 레이어의 위에 있는 제 2 유전체 레이어를 형성하는 단계 ;
    제 1 유전체 레이어에 관하여 제 2 유전체 레이어를 평탄(平坦)-화(化)하는 단계 ; 그리고
    내부 커패시터 플레이트의 위에서 제 1 유전체 레이어를 제거하는 단계 ; 등을 포함하는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  7. 제 6 항에 있어서, 내부 커패시터 플레이트를 형성하기 전(前)에, 노드 위치와 내부 커패시터 플레이트 등의 사이에서 확산 배리어 레이어를 형성하는 단계를 덧붙여서 포함하는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  8. 제 6 항에 있어서, 제 1 유전체 레이어는 실리콘 질소화물로 이루어지는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  9. 제 6 항에 있어서, 제 2 유전체 레이어는 실리콘 2 산화물로 이루어지는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  10. 제 6 항에 있어서, 제 1 유전체 레이어는 실리콘 질소화물로 이루어지고, 제 2 유전체 레이어는 실리콘 2 산화물로 이루어지는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  11. 제 6 항에 있어서, 내부 커패시터 플레이트의 꼭대기에서 제 1 유전체 레이어를 제거한 후(後)에, 내부 커패시터 플레이트의 꼭대기에서 커패시터 유전체 플레이트를 형성하는 단계 - 제 1 유전체 레이어는 커패시터 유전체 플레이트의 준비 중(中)에 내부 커패시터 플레이트 측벽의 산화 작용을 제한하고 - ; 그리고 커패시터 유전체 플레이트의 꼭대기에서 외부 커패시터 플레이트를 형성하는 단계 ; 등을덧붙여서 포함하는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  12. 제 11 항에 있어서, 커패시터 유전체 플레이트는 약 20 보다 큰 유전 상수를 가진 물질로 이루어지는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  13. 제 11 항에 있어서, 커패시터 유전체 플레이트는 강(强)-유전체 물질로 이루어지는 것을 특징으로 하는, 커패시터(capacitor)를 형성하는 방법.
  14. 커패시터를 형성하는 방법으로서, 상기 방법은,
    - 노드를 가지는 기판을 제공하고,
    - 노드 위에 측벽과 상부면을 가지는 내부 커패시터 플레이트를 형성하며,
    - 내부 커패시터 플레이트의 측벽과 상부면 위에 산화 배리어 레이어를 형성하고,
    - 산화 배리어 레이어 위에 유전체 레이어를 형성하며,
    - 커패시터 유전체 플레이트를 산화 배리어 레이어 꼭대기에 형성하고, 이때 상기 산화 배리어 레이어는 내부 커패시터 플레이트 측벽의 산화를 억제하며,
    - 커패시터 유전체 플레이트 위에 외부 커패시터 플레이트를 형성하는, 이상의 단계로 구성되는 것을 특징으로 하는 방법.
  15. 커패시터를 형성하는 방법으로서, 상기 방법은,
    - 노드를 가지는 기판을 제공하고,
    - 노드 위에 상부면과 측벽을 가지는 전기 부품을 제공하며,
    - 상기 전기 부품의 측벽과 상부면 위에 산화 배리어 레이어를 형성하고,
    - 산화 배리어 레이어 위에 유전체 레이어를 형성하며,
    - 산화 배리어 레이어에 대해 유전체 레이어를 평탄화하고,
    - 전기 부품 꼭대기로부터 산화 배리어 레이어를 제거하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
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