JPH07106431A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07106431A JPH07106431A JP5246912A JP24691293A JPH07106431A JP H07106431 A JPH07106431 A JP H07106431A JP 5246912 A JP5246912 A JP 5246912A JP 24691293 A JP24691293 A JP 24691293A JP H07106431 A JPH07106431 A JP H07106431A
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- insulating film
- capacitor
- semiconductor device
- dielectric
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Abstract
(57)【要約】
【目的】 キャパシタの絶縁耐圧性を保つとともに、キ
ャパシタを平坦化することによって信頼性を向上させる
半導体装置を得る。 【構成】 半導体基板１４上に積層して構成されたキャ
パシタ３８の下部電極２８を区画するための分離領域２
７に埋込絶縁膜３５を埋め込む。
ャパシタを平坦化することによって信頼性を向上させる
半導体装置を得る。 【構成】 半導体基板１４上に積層して構成されたキャ
パシタ３８の下部電極２８を区画するための分離領域２
７に埋込絶縁膜３５を埋め込む。
Description
【０００１】
【産業上の利用分野】この発明はスタックトタイプのメ
モリセルを有する半導体装置に関するものである。
モリセルを有する半導体装置に関するものである。
【０００２】
【従来の技術】近年、半導体装置は、コンピュータ等の
情報機器の目ざましい普及によってその需要が急速に拡
大しており、機能的には大規模な記憶容量及び高速動作
などの可能な半導体記憶装置が要求されている。これに
伴って、半導体装置の高集積化、高速化及び高信頼性に
関する技術開発が進められている。半導体記憶装置のう
ち、記憶情報のランダムな入出力が可能なものにＤＲＡ
Ｍがあり、このＤＲＡＭは一般的に多数の記憶情報を蓄
積する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成されている。
情報機器の目ざましい普及によってその需要が急速に拡
大しており、機能的には大規模な記憶容量及び高速動作
などの可能な半導体記憶装置が要求されている。これに
伴って、半導体装置の高集積化、高速化及び高信頼性に
関する技術開発が進められている。半導体記憶装置のう
ち、記憶情報のランダムな入出力が可能なものにＤＲＡ
Ｍがあり、このＤＲＡＭは一般的に多数の記憶情報を蓄
積する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成されている。
【０００３】図６はこの種の従来のＤＲＡＭの構成を示
すブロック図である。図において、１は単位記憶情報を
蓄積するためのメモリセル２がマトリックス状に複数個
配列され、記憶情報のデータ信号を蓄積するためのメモ
リセルアレイ、３は外部からメモリセル２を選択するた
めのアドレス信号を受けるロウアンドカラムアドレスバ
ッファである。
すブロック図である。図において、１は単位記憶情報を
蓄積するためのメモリセル２がマトリックス状に複数個
配列され、記憶情報のデータ信号を蓄積するためのメモ
リセルアレイ、３は外部からメモリセル２を選択するた
めのアドレス信号を受けるロウアンドカラムアドレスバ
ッファである。
【０００４】４、５はこのロウアンドカラムアドレスバ
ッファ３から入力されるアドレス信号を解読することに
よってメモリセル２を指定するロウデコーダ及びカラム
デコーダ、６はメモリセル２に蓄積された信号を増幅し
て読み出すセンスリフレッシュアンプ、７、８はデータ
入出力のためのデータインバッファ及びデータアウトバ
ッファ、９はクロック信号を発生するクロックジュネレ
ータである。
ッファ３から入力されるアドレス信号を解読することに
よってメモリセル２を指定するロウデコーダ及びカラム
デコーダ、６はメモリセル２に蓄積された信号を増幅し
て読み出すセンスリフレッシュアンプ、７、８はデータ
入出力のためのデータインバッファ及びデータアウトバ
ッファ、９はクロック信号を発生するクロックジュネレ
ータである。
【０００５】そして、このように構成されたＤＲＡＭの
中のメモリセル２の等価回路は図７のように示される。
図において、１０はトランジスタ、１１はこのトランジ
スタ１０に接続されたキャパシタ、１２はトランジスタ
１０に接続されたビット線、１３はトランジスタ１０に
接続されたワード線である。メモリセル２は以上のよう
に構造が簡単なため、メモリセルアレイ１の集積度を向
上させることが容易で大容量のＤＲＡＭが可能である。
中のメモリセル２の等価回路は図７のように示される。
図において、１０はトランジスタ、１１はこのトランジ
スタ１０に接続されたキャパシタ、１２はトランジスタ
１０に接続されたビット線、１３はトランジスタ１０に
接続されたワード線である。メモリセル２は以上のよう
に構造が簡単なため、メモリセルアレイ１の集積度を向
上させることが容易で大容量のＤＲＡＭが可能である。
【０００６】また、ＤＲＡＭのメモリセルは、その情報
電荷蓄積用のキャパシタ構造によっていくつかのタイプ
に分けることができるが、その一つに、いわゆるスタッ
クトタイプのメモリセルがある。スタックトタイプメモ
リセルのキャパシタ誘電膜として、従来はシリコン窒化
膜とシリコン酸化膜とからなる多層膜を使用している。
近年、メモリセルの集積化に伴うキャパシタ面積の減少
を補うため、より誘電率の高い膜であるＴａ2Ｏ5、ＰＺ
Ｔ、ＰＬＺＴ、ＳＴＯ、ＢＳＴＯ等のキャパシタ誘電膜
への適応が報告されている。この場合、基板に接続され
るキャパシタの下部電極としてはＰｔ等の金属膜が望ま
しいことも報告されている。
電荷蓄積用のキャパシタ構造によっていくつかのタイプ
に分けることができるが、その一つに、いわゆるスタッ
クトタイプのメモリセルがある。スタックトタイプメモ
リセルのキャパシタ誘電膜として、従来はシリコン窒化
膜とシリコン酸化膜とからなる多層膜を使用している。
近年、メモリセルの集積化に伴うキャパシタ面積の減少
を補うため、より誘電率の高い膜であるＴａ2Ｏ5、ＰＺ
Ｔ、ＰＬＺＴ、ＳＴＯ、ＢＳＴＯ等のキャパシタ誘電膜
への適応が報告されている。この場合、基板に接続され
るキャパシタの下部電極としてはＰｔ等の金属膜が望ま
しいことも報告されている。
【０００７】図８及び図９は誘電率の高い膜を適用した
従来のスタックタイプのメモリセルを有する半導体装置
の製造工程を示す断面図である。図において、１４は半
導体基板、１５及び１６はこの半導体基板１４に所定の
間隔を隔てて形成されたソース・ドレイン領域、１７は
このソース・ドレイン領域１５、１６の間の半導体基板
１４上に形成されたゲート酸化膜である。
従来のスタックタイプのメモリセルを有する半導体装置
の製造工程を示す断面図である。図において、１４は半
導体基板、１５及び１６はこの半導体基板１４に所定の
間隔を隔てて形成されたソース・ドレイン領域、１７は
このソース・ドレイン領域１５、１６の間の半導体基板
１４上に形成されたゲート酸化膜である。
【０００８】１８はこのゲート酸化膜１７を介して半導
体基板１４上に形成されたワード線としてのゲート電
極、１９はソース・ドレイン領域１５、１６、ゲート酸
化膜１７及びゲート電極１８で構成されるＭＯＳトラン
ジスタ、２０はゲート電極１８を覆うように形成された
絶縁膜、２１はこの絶縁膜２０を覆うように半導体基板
１４上に形成された第１の層間絶縁膜、２２はこの第１
の層間絶縁膜２１を一方のソース・ドレイン領域１５に
至るまで貫通して形成されたコンタクトホールを介して
形成されたビット線である。
体基板１４上に形成されたワード線としてのゲート電
極、１９はソース・ドレイン領域１５、１６、ゲート酸
化膜１７及びゲート電極１８で構成されるＭＯＳトラン
ジスタ、２０はゲート電極１８を覆うように形成された
絶縁膜、２１はこの絶縁膜２０を覆うように半導体基板
１４上に形成された第１の層間絶縁膜、２２はこの第１
の層間絶縁膜２１を一方のソース・ドレイン領域１５に
至るまで貫通して形成されたコンタクトホールを介して
形成されたビット線である。
【０００９】２３はビット線２２を覆うように第１の層
間絶縁膜２１上に形成された第２の層間絶縁膜、２４は
第２の層間絶縁膜２３及び第１の層間絶縁膜２１を他方
のソース・ドレイン領域１６に至るまで貫通して形成さ
れたコンタクトホール、２５はこのコンタクトホール２
４を介して形成された例えばＰｏｌｙ Ｓｉから成るプ
ラグ状の導電層、２６は分離領域２７で区画されて第２
の層間絶縁膜２３の上面に形成された例えばＰｔ等から
なる金属膜で、導電層２５と接続されている。２８はこ
の金属膜２６及び導電層２５から成る下部電極である。
間絶縁膜２１上に形成された第２の層間絶縁膜、２４は
第２の層間絶縁膜２３及び第１の層間絶縁膜２１を他方
のソース・ドレイン領域１６に至るまで貫通して形成さ
れたコンタクトホール、２５はこのコンタクトホール２
４を介して形成された例えばＰｏｌｙ Ｓｉから成るプ
ラグ状の導電層、２６は分離領域２７で区画されて第２
の層間絶縁膜２３の上面に形成された例えばＰｔ等から
なる金属膜で、導電層２５と接続されている。２８はこ
の金属膜２６及び導電層２５から成る下部電極である。
【００１０】２９は金属膜２６及び分離領域２７を覆う
ように形成されて例えばＴａ2Ｏ5のペロブスカイト構造
のものから成る誘電体膜、３０はこの誘電体膜２９の上
面に形成され、例えばＰｔ、多結晶シリコンから成る上
部電極、３１は下部電極２８、誘電体膜２９及び上部電
極３０から成るキャパシタ、３２はこのキャパシタ３１
とＭＯＳトランジスタ１９とビット線２２とから成るメ
モリセル、３３は上部電極３０の上面に形成された第３
の層間絶縁膜、３４はこの第３の層間絶縁膜３３の上面
の所望の位置に形成された配線層である。
ように形成されて例えばＴａ2Ｏ5のペロブスカイト構造
のものから成る誘電体膜、３０はこの誘電体膜２９の上
面に形成され、例えばＰｔ、多結晶シリコンから成る上
部電極、３１は下部電極２８、誘電体膜２９及び上部電
極３０から成るキャパシタ、３２はこのキャパシタ３１
とＭＯＳトランジスタ１９とビット線２２とから成るメ
モリセル、３３は上部電極３０の上面に形成された第３
の層間絶縁膜、３４はこの第３の層間絶縁膜３３の上面
の所望の位置に形成された配線層である。
【００１１】次に、図８及び図９に基づいて半導体装置
の製造工程について説明する。まず、半導体基板１４上
に熱酸化法によりゲート酸化膜１７を形成し、このゲー
ト酸化膜１７の上面にＣＶＤ法により例えばＰｏｌｙ
Ｓｉからなるゲート電極１８を形成する。（図８
（ａ））そして、このゲート電極１８を覆うように例え
ばＣＶＤ法にて絶縁膜２０を形成する。
の製造工程について説明する。まず、半導体基板１４上
に熱酸化法によりゲート酸化膜１７を形成し、このゲー
ト酸化膜１７の上面にＣＶＤ法により例えばＰｏｌｙ
Ｓｉからなるゲート電極１８を形成する。（図８
（ａ））そして、このゲート電極１８を覆うように例え
ばＣＶＤ法にて絶縁膜２０を形成する。
【００１２】次に、イオン注入を行い、ソース・ドレイ
ン領域１５、１６を形成し、絶縁膜２０を覆うように第
１の層間絶縁膜２１を形成した後、この第１の層間絶縁
膜２１を一方のソース・ドレイン領域１５に至るまで貫
通させコンタクトホールを形成し、このコンタクトホー
ルを介してビット線２２を形成する。次に、このビット
線２２を覆うように第１の層間絶縁膜２１上に第２の層
間絶縁膜２３を形成し、この第２の層間絶縁膜２３及び
第１の層間絶縁膜２１を他方のソース・ドレイン領域１
６に至るまで貫通させコンタクトホール２４を形成す
る。
ン領域１５、１６を形成し、絶縁膜２０を覆うように第
１の層間絶縁膜２１を形成した後、この第１の層間絶縁
膜２１を一方のソース・ドレイン領域１５に至るまで貫
通させコンタクトホールを形成し、このコンタクトホー
ルを介してビット線２２を形成する。次に、このビット
線２２を覆うように第１の層間絶縁膜２１上に第２の層
間絶縁膜２３を形成し、この第２の層間絶縁膜２３及び
第１の層間絶縁膜２１を他方のソース・ドレイン領域１
６に至るまで貫通させコンタクトホール２４を形成す
る。
【００１３】次に、図８（ｂ）に示すように第２の層間
絶縁膜２３の上面に例えばＣＶＤ法にて導電層２５を形
成して全面エッチングを行い、コンタクトホール２４内
にプラグ状の導電層２５を形成する。次に、第２の層間
絶縁膜２３の上面にスパッタ法にて金属膜２６を形成
後、エッチングを行って、図８（ｃ）に示すように分離
領域２７を形成し、導電層２５及び金属膜２６から成る
下部電極２８を形成する。
絶縁膜２３の上面に例えばＣＶＤ法にて導電層２５を形
成して全面エッチングを行い、コンタクトホール２４内
にプラグ状の導電層２５を形成する。次に、第２の層間
絶縁膜２３の上面にスパッタ法にて金属膜２６を形成
後、エッチングを行って、図８（ｃ）に示すように分離
領域２７を形成し、導電層２５及び金属膜２６から成る
下部電極２８を形成する。
【００１４】次に、図８（ｄ）に示すように、例えばＴ
ａ2Ｏ5をペロブスカイト構造とするためのスパッタ法に
て金属膜２６及び分離領域２７を覆うように誘電体膜２
９を形成し、この誘電体膜２９の上に図９（ａ）に示す
ように、例えばスパッタ法にて上部電極３０を形成し、
下部電極２８、誘電体膜２９及び上部電極３０からなる
キャパシタ３１を形成する。次に、上部電極３０の上面
に図９（ｂ）に示すように第３の層間絶縁膜３３を形成
し、図９（ｃ）に示すように第３の層間絶縁膜３３の上
面の所望の位置に配線層３４を形成する。
ａ2Ｏ5をペロブスカイト構造とするためのスパッタ法に
て金属膜２６及び分離領域２７を覆うように誘電体膜２
９を形成し、この誘電体膜２９の上に図９（ａ）に示す
ように、例えばスパッタ法にて上部電極３０を形成し、
下部電極２８、誘電体膜２９及び上部電極３０からなる
キャパシタ３１を形成する。次に、上部電極３０の上面
に図９（ｂ）に示すように第３の層間絶縁膜３３を形成
し、図９（ｃ）に示すように第３の層間絶縁膜３３の上
面の所望の位置に配線層３４を形成する。
【００１５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、近年のメモリセル３２の集
積化に伴うキャパシタ３１の面積の減少によるキャパシ
タ３１の容量の低下を、誘電体膜２９の誘電率の高いＴ
ａ2Ｏ5を用い、これをスパッタ法にて形成して誘電率の
良いペロブスカイト構造とすることにより補っている。
しかしながら、スパッタ法にて形成された誘電体膜２９
の被覆性は一般的に悪いので、図８（ｄ）のＡに示す金
属膜２６の側面では誘電体膜２９の膜厚が薄くなるた
め、キャパシタ３１の絶縁耐圧特性を劣化させ、又、図
９（ｃ）に示すように上部電極３０の表面に段差が残っ
たままとなるため、第３の層間絶縁膜３３にも段差が生
じその上に形成される配線層３４に断線又は短絡をおこ
し信頼性が低下するという問題点があった。
上のように構成されており、近年のメモリセル３２の集
積化に伴うキャパシタ３１の面積の減少によるキャパシ
タ３１の容量の低下を、誘電体膜２９の誘電率の高いＴ
ａ2Ｏ5を用い、これをスパッタ法にて形成して誘電率の
良いペロブスカイト構造とすることにより補っている。
しかしながら、スパッタ法にて形成された誘電体膜２９
の被覆性は一般的に悪いので、図８（ｄ）のＡに示す金
属膜２６の側面では誘電体膜２９の膜厚が薄くなるた
め、キャパシタ３１の絶縁耐圧特性を劣化させ、又、図
９（ｃ）に示すように上部電極３０の表面に段差が残っ
たままとなるため、第３の層間絶縁膜３３にも段差が生
じその上に形成される配線層３４に断線又は短絡をおこ
し信頼性が低下するという問題点があった。
【００１６】この発明は上記のような問題点を解消する
ためになされたもので、キャパシタの絶縁耐圧性を保つ
とともに、キャパシタの上に形成される配線層の断線又
は短絡の発生を防止することによって信頼性を向上させ
る半導体装置を提供することを目的とする。
ためになされたもので、キャパシタの絶縁耐圧性を保つ
とともに、キャパシタの上に形成される配線層の断線又
は短絡の発生を防止することによって信頼性を向上させ
る半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、キャパシタの下部電極の側壁部に埋込
絶縁膜が埋め込まれたものである。
る半導体装置は、キャパシタの下部電極の側壁部に埋込
絶縁膜が埋め込まれたものである。
【００１８】又、この発明の請求項２に係る半導体装置
は、埋込絶縁膜を誘電体膜と異なる絶縁膜にて形成した
ものである。
は、埋込絶縁膜を誘電体膜と異なる絶縁膜にて形成した
ものである。
【００１９】又、この発明の請求項３に係る半導体装置
は、誘電体膜をペロブスカイト構造の絶縁膜にて形成し
たものである。
は、誘電体膜をペロブスカイト構造の絶縁膜にて形成し
たものである。
【００２０】又、この発明の請求項４に係る半導体装置
は、下部電極を金属膜にて形成したものである。
は、下部電極を金属膜にて形成したものである。
【００２１】
【作用】この発明の請求項１における半導体装置の絶縁
膜は、キャパシタの上部電極を区画するための分離領域
を埋め込むことにより、上部電極の表面を平坦化する。
膜は、キャパシタの上部電極を区画するための分離領域
を埋め込むことにより、上部電極の表面を平坦化する。
【００２２】又、この発明の請求項２における半導体装
置の誘電体膜と異なる絶縁膜にて成る埋込絶縁膜は、上
部電極の表面を平坦化する。
置の誘電体膜と異なる絶縁膜にて成る埋込絶縁膜は、上
部電極の表面を平坦化する。
【００２３】又、この発明の請求項３における半導体装
置のペロブスカイト構造の絶縁膜にて成る誘電体膜は、
キャパシタの容量を増大する。
置のペロブスカイト構造の絶縁膜にて成る誘電体膜は、
キャパシタの容量を増大する。
【００２４】又、この発明の請求項４における半導体装
置の金属膜にて成るキャパシタの下部電極は、誘電体膜
のリーク電流を小さく且つ誘電率を大きくする。
置の金属膜にて成るキャパシタの下部電極は、誘電体膜
のリーク電流を小さく且つ誘電率を大きくする。
【００２５】
【実施例】実施例１．以下、この発明の実施例を図につ
いて説明する。図１はこの発明の実施例１における半導
体装置の構成を示す断面図である。図において、従来の
場合と同様の部分には同一符号を付して説明を省略す
る。３５は分離領域２７に埋め込まれた例えばＳｉＯ2
から成る埋込絶縁膜、３６は金属膜２６及び埋込絶縁膜
３５を覆うように形成された、例えばＴａ2Ｏ5のペロブ
スカイト構造のものから成る誘電体膜である。
いて説明する。図１はこの発明の実施例１における半導
体装置の構成を示す断面図である。図において、従来の
場合と同様の部分には同一符号を付して説明を省略す
る。３５は分離領域２７に埋め込まれた例えばＳｉＯ2
から成る埋込絶縁膜、３６は金属膜２６及び埋込絶縁膜
３５を覆うように形成された、例えばＴａ2Ｏ5のペロブ
スカイト構造のものから成る誘電体膜である。
【００２６】３７はこの誘電体膜３６の上面に形成され
た、例えばＰｔ、多結晶シリコンから成る上部電極、３
８は下部電極２８、誘電体膜３６及び上部電極３７から
成るキャパシタ、３９はこのキャパシタ３８とＭＯＳト
ランジスタ１９とビット線２２とから成るメモリセル、
４０は上部電極３７の上面に形成された第３の層間絶縁
膜、４１はこの第３の層間絶縁膜４０の上面の所望の位
置に形成された配線層である。
た、例えばＰｔ、多結晶シリコンから成る上部電極、３
８は下部電極２８、誘電体膜３６及び上部電極３７から
成るキャパシタ、３９はこのキャパシタ３８とＭＯＳト
ランジスタ１９とビット線２２とから成るメモリセル、
４０は上部電極３７の上面に形成された第３の層間絶縁
膜、４１はこの第３の層間絶縁膜４０の上面の所望の位
置に形成された配線層である。
【００２７】次に、上記のように構成された実施例１の
半導体装置の製造工程を図１ないし図３を用いて説明す
る。まず、従来の場合と同様に、半導体基板１４上に熱
酸化法によりゲート酸化膜１７を形成し、このゲート酸
化膜１７の上面にＣＶＤ法により例えばＰｏｌｙ Ｓｉ
からなる膜を形成した後、図２（ａ）に示すようにパタ
ーニングを行いゲート電極１８を形成する。そして、こ
のパターニングされたゲート電極１８を覆うようにＣＶ
Ｄ法に絶縁膜２０を形成する。
半導体装置の製造工程を図１ないし図３を用いて説明す
る。まず、従来の場合と同様に、半導体基板１４上に熱
酸化法によりゲート酸化膜１７を形成し、このゲート酸
化膜１７の上面にＣＶＤ法により例えばＰｏｌｙ Ｓｉ
からなる膜を形成した後、図２（ａ）に示すようにパタ
ーニングを行いゲート電極１８を形成する。そして、こ
のパターニングされたゲート電極１８を覆うようにＣＶ
Ｄ法に絶縁膜２０を形成する。
【００２８】次に、イオン注入を行いｎ-、ｎ+を拡散さ
せ、ソース・ドレイン領域１５、１６を形成し、絶縁膜
２０を覆うように半導体基板１４の上面にＣＶＤ法にて
第１の層間絶縁膜２１を形成した後、この第１の層間絶
縁膜２１を一方のソース・ドレイン領域１５に至るまで
貫通させコンタクトホールを形成し、このコンタクトホ
ールを介してビット線２２を形成する。次に、このビッ
ト線２２を覆うように第１の層間絶縁膜２１上にＣＶＤ
法にて第２の層間絶縁膜２３を形成し、この第２の層間
絶縁膜２３及び第１の層間絶縁膜２１を他方のソース・
ドレイン領域１６に至るまで貫通させコンタクトホール
２４を形成する。
せ、ソース・ドレイン領域１５、１６を形成し、絶縁膜
２０を覆うように半導体基板１４の上面にＣＶＤ法にて
第１の層間絶縁膜２１を形成した後、この第１の層間絶
縁膜２１を一方のソース・ドレイン領域１５に至るまで
貫通させコンタクトホールを形成し、このコンタクトホ
ールを介してビット線２２を形成する。次に、このビッ
ト線２２を覆うように第１の層間絶縁膜２１上にＣＶＤ
法にて第２の層間絶縁膜２３を形成し、この第２の層間
絶縁膜２３及び第１の層間絶縁膜２１を他方のソース・
ドレイン領域１６に至るまで貫通させコンタクトホール
２４を形成する。
【００２９】次に、図２（ｂ）に示すように第２の層間
絶縁膜２３の上面にＣＶＤ法にて導電層２５を形成して
全面エッチングを行い、コンタクトホール２４内にプラ
グ状の導電層２５を形成する。次に、第２の層間絶縁膜
２３の上面にスパッタ法にて金属膜２６を形成し、転写
プロセス及びエッチングを行って、その一部を取り除く
ことより、図２（ｃ）に示すように分離領域２７を形成
し、導電層２５及び金属膜２６から成る下部電極２８を
形成する。
絶縁膜２３の上面にＣＶＤ法にて導電層２５を形成して
全面エッチングを行い、コンタクトホール２４内にプラ
グ状の導電層２５を形成する。次に、第２の層間絶縁膜
２３の上面にスパッタ法にて金属膜２６を形成し、転写
プロセス及びエッチングを行って、その一部を取り除く
ことより、図２（ｃ）に示すように分離領域２７を形成
し、導電層２５及び金属膜２６から成る下部電極２８を
形成する。
【００３０】次に、図３（ａ）に示すように金属膜２６
及び分離領域２７を覆うようＣＶＤ法にてＳｉＯ2にて
成る絶縁膜３５ａを形成し、その後全面エッチングを行
っていき、図３（ｂ）に示すように分離領域２７を埋め
込まれた部分の埋込絶縁膜３５を残してエッチングを止
める。次に、図３（ｃ）に示すようにＴａ2Ｏ5をペロブ
スカイト構造とするための例えばスパッタ法にて金属膜
２６及び埋込絶縁膜３５を覆うように誘電体膜３６を形
成し、この誘電体膜３６の上面に図３（ｄ）に示すよう
に例えばスパッタ法にて上部電極３７を形成して、下部
電極２８、誘電体膜３６及び上部電極３７からなるキャ
パシタ３８を形成する。次に、上部電極３７の上面に図
１に示すように第３の層間絶縁膜４０を形成し、その後
この第３の層間絶縁膜４０の上面の所望の位置に配線層
４１を形成する。
及び分離領域２７を覆うようＣＶＤ法にてＳｉＯ2にて
成る絶縁膜３５ａを形成し、その後全面エッチングを行
っていき、図３（ｂ）に示すように分離領域２７を埋め
込まれた部分の埋込絶縁膜３５を残してエッチングを止
める。次に、図３（ｃ）に示すようにＴａ2Ｏ5をペロブ
スカイト構造とするための例えばスパッタ法にて金属膜
２６及び埋込絶縁膜３５を覆うように誘電体膜３６を形
成し、この誘電体膜３６の上面に図３（ｄ）に示すよう
に例えばスパッタ法にて上部電極３７を形成して、下部
電極２８、誘電体膜３６及び上部電極３７からなるキャ
パシタ３８を形成する。次に、上部電極３７の上面に図
１に示すように第３の層間絶縁膜４０を形成し、その後
この第３の層間絶縁膜４０の上面の所望の位置に配線層
４１を形成する。
【００３１】上記のように構成された実施例１の半導体
装置は分離領域２７に絶縁膜３５を埋め込むことによ
り、金属膜２６と埋込絶縁膜３５との面が同一となり、
その上に形成された誘電体膜３６に段差が生じないの
で、キャパシタ３８の絶縁耐圧特性を保つことができ、
又、上部電極３７の表面が平坦となるためこの上の第３
の層間絶縁膜４０も平坦となるので、この上に形成され
る配線層４１に断線又は短絡などの発生を防止すること
ができる。
装置は分離領域２７に絶縁膜３５を埋め込むことによ
り、金属膜２６と埋込絶縁膜３５との面が同一となり、
その上に形成された誘電体膜３６に段差が生じないの
で、キャパシタ３８の絶縁耐圧特性を保つことができ、
又、上部電極３７の表面が平坦となるためこの上の第３
の層間絶縁膜４０も平坦となるので、この上に形成され
る配線層４１に断線又は短絡などの発生を防止すること
ができる。
【００３２】実施例２．上記実施例１では分離領域２７
全てに埋込絶縁膜３５を埋め込む例を示したが、これに
限られることはなく、誘電体膜に極端な段差が生じない
程度の厚さ分の絶縁膜が分離領域に形成されていればよ
い。
全てに埋込絶縁膜３５を埋め込む例を示したが、これに
限られることはなく、誘電体膜に極端な段差が生じない
程度の厚さ分の絶縁膜が分離領域に形成されていればよ
い。
【００３３】実施例３．図４はこの発明の実施例３にお
ける半導体装置の構成を示す断面図である。図におい
て、従来の場合と同様の部分は同一符号を付して説明を
省略する。４２は分離領域２７に形成された誘電体膜２
９の上面に形成され、誘電体膜２９の凹部を埋め込まれ
たＳｉＯ2から成る埋込絶縁膜、４３はこの埋込絶縁膜
４２及び誘電体膜２９の上面に形成された例えばＰｔ、
多結晶シリコンから成る上部電極、４４はこの上部電極
４３、埋込絶縁膜４２、誘電体膜２９及び下部電極２８
からなるキャパシタ、４５はこのキャパシタ４４、ＭＯ
Ｓトランジスタ１９及びビット線２２からなるメモリセ
ル、４６は上部電極４３の上面に形成された第３の層間
絶縁膜、４７はこの第３の層間絶縁膜４６の上面の所望
の位置に形成された配線層である。
ける半導体装置の構成を示す断面図である。図におい
て、従来の場合と同様の部分は同一符号を付して説明を
省略する。４２は分離領域２７に形成された誘電体膜２
９の上面に形成され、誘電体膜２９の凹部を埋め込まれ
たＳｉＯ2から成る埋込絶縁膜、４３はこの埋込絶縁膜
４２及び誘電体膜２９の上面に形成された例えばＰｔ、
多結晶シリコンから成る上部電極、４４はこの上部電極
４３、埋込絶縁膜４２、誘電体膜２９及び下部電極２８
からなるキャパシタ、４５はこのキャパシタ４４、ＭＯ
Ｓトランジスタ１９及びビット線２２からなるメモリセ
ル、４６は上部電極４３の上面に形成された第３の層間
絶縁膜、４７はこの第３の層間絶縁膜４６の上面の所望
の位置に形成された配線層である。
【００３４】次に、上記のように構成された実施例３の
半導体装置の製造工程を図４ないし図５を用いて説明す
る。まず、従来の場合と同様の工程を経て、図５（ａ）
に示すようにＴａ2Ｏ5のペロブスカイト構造とするため
の例えばスパッタ法にて金属膜２６及び分離領域２７を
覆うように誘電体膜２９を形成する。次に、図５（ｂ）
に示すように誘電体膜２９の上面に例えばＣＶＤ法によ
りＳｉＯ2から成る絶縁膜４２ａを形成し、その後全面
エッチングを行っていき、図５（ｃ）に示すように分離
領域２７に形成された誘電体膜２９の凹部に埋込絶縁膜
４２を残してエッチングを止める。
半導体装置の製造工程を図４ないし図５を用いて説明す
る。まず、従来の場合と同様の工程を経て、図５（ａ）
に示すようにＴａ2Ｏ5のペロブスカイト構造とするため
の例えばスパッタ法にて金属膜２６及び分離領域２７を
覆うように誘電体膜２９を形成する。次に、図５（ｂ）
に示すように誘電体膜２９の上面に例えばＣＶＤ法によ
りＳｉＯ2から成る絶縁膜４２ａを形成し、その後全面
エッチングを行っていき、図５（ｃ）に示すように分離
領域２７に形成された誘電体膜２９の凹部に埋込絶縁膜
４２を残してエッチングを止める。
【００３５】次に、図５（ｄ）に示すように誘電体膜２
９及び絶縁膜４２を覆うように、例えばスパッタ法にて
上部電極４３を形成して、下部電極２８、誘電体膜２
９、埋込絶縁膜４２及び上部電極４３からなるキャパシ
タ４４を形成する。次に、上部電極４３の上面に図４に
示すように第３の層間絶縁膜４６を形成し、その後この
第３の層間絶縁膜４６の上面の所望の位置に配線層４７
を形成する。
９及び絶縁膜４２を覆うように、例えばスパッタ法にて
上部電極４３を形成して、下部電極２８、誘電体膜２
９、埋込絶縁膜４２及び上部電極４３からなるキャパシ
タ４４を形成する。次に、上部電極４３の上面に図４に
示すように第３の層間絶縁膜４６を形成し、その後この
第３の層間絶縁膜４６の上面の所望の位置に配線層４７
を形成する。
【００３６】上記のように構成された実施例３の半導体
装置は、分離領域２７上に形成された誘電体膜２９の凹
部に埋込絶縁膜４２を埋め込むことにより、図５（ｃ）
のＡに示すように、金属膜２６の側壁部における誘電体
膜２９の膜厚の薄い箇所は、埋込絶縁膜４２にて補われ
ているので、キャパシタ４４の絶縁耐圧特性を保つこと
ができ、又、上部電極４３の表面が平坦となるためこの
上の第３の層間絶縁膜４６も平坦となるので、この上に
形成される配線層４７に断線又は短絡などの発生を防止
することができる。
装置は、分離領域２７上に形成された誘電体膜２９の凹
部に埋込絶縁膜４２を埋め込むことにより、図５（ｃ）
のＡに示すように、金属膜２６の側壁部における誘電体
膜２９の膜厚の薄い箇所は、埋込絶縁膜４２にて補われ
ているので、キャパシタ４４の絶縁耐圧特性を保つこと
ができ、又、上部電極４３の表面が平坦となるためこの
上の第３の層間絶縁膜４６も平坦となるので、この上に
形成される配線層４７に断線又は短絡などの発生を防止
することができる。
【００３７】実施例４．上記実施例３では分離領域２７
に形成された誘電体膜２９の凹部全てに埋込絶縁膜４２
を埋め込む例を示したけれども、これに限られることは
なく、上部電極に極端な段差が生じない程度の厚さ分の
絶縁膜が分離領域に形成された誘電体膜の凹部に形成さ
れていればよい。
に形成された誘電体膜２９の凹部全てに埋込絶縁膜４２
を埋め込む例を示したけれども、これに限られることは
なく、上部電極に極端な段差が生じない程度の厚さ分の
絶縁膜が分離領域に形成された誘電体膜の凹部に形成さ
れていればよい。
【００３８】実施例５．上記各実施例では誘電体膜２
９、３６としてＴａ2Ｏ5を用いる例を示したけれども、
これに限られることはなく、誘電体膜として例えばＰＺ
Ｔ、ＰＬＺＴ、ＳＴＯ、ＢＳＴＯなどを用いてもよい。
９、３６としてＴａ2Ｏ5を用いる例を示したけれども、
これに限られることはなく、誘電体膜として例えばＰＺ
Ｔ、ＰＬＺＴ、ＳＴＯ、ＢＳＴＯなどを用いてもよい。
【００３９】実施例６．上記各実施例では埋込絶縁膜３
５、４２としてＳｉＯ2を用いる例を示したけれども、
これに限られることはなく、埋込絶縁膜として例えばＳ
ｉＮ4を用いてもよい。
５、４２としてＳｉＯ2を用いる例を示したけれども、
これに限られることはなく、埋込絶縁膜として例えばＳ
ｉＮ4を用いてもよい。
【００４０】実施例７．上記各実施例では下部電極膜２
８の金属膜２６にＰｔを用いる例を示したけれども、こ
れに限られることはなく、下部電極膜の金属膜を例えば
Ｔｉ又はＴａなどを用いてもよい。
８の金属膜２６にＰｔを用いる例を示したけれども、こ
れに限られることはなく、下部電極膜の金属膜を例えば
Ｔｉ又はＴａなどを用いてもよい。
【００４１】
【発明の効果】以上のように、この発明の請求項１によ
ればキャパシタの下部電極を区画するための分離領域に
絶縁膜が埋め込まれるようにしたので、キャパシタの絶
縁耐圧性を保つとともに、キャパシタの上に形成される
配線層の断線又は短絡の発生を防止することによって信
頼性を向上させる半導体装置を提供することができる。
ればキャパシタの下部電極を区画するための分離領域に
絶縁膜が埋め込まれるようにしたので、キャパシタの絶
縁耐圧性を保つとともに、キャパシタの上に形成される
配線層の断線又は短絡の発生を防止することによって信
頼性を向上させる半導体装置を提供することができる。
【００４２】又、この発明の請求項２によれば埋込絶縁
膜を誘電体膜と異なる絶縁膜にて形成したので、キャパ
シタの絶縁耐圧性を保つとともに、キャパシタの上に形
成される配線層の断線又は短絡の発生を防止することに
よって信頼性を向上させることが可能な半導体装置を提
供することができる。
膜を誘電体膜と異なる絶縁膜にて形成したので、キャパ
シタの絶縁耐圧性を保つとともに、キャパシタの上に形
成される配線層の断線又は短絡の発生を防止することに
よって信頼性を向上させることが可能な半導体装置を提
供することができる。
【００４３】又、この発明の請求項３によれば誘電体膜
をペロブスカイト構造にて形成したので、キャパシタの
絶縁耐圧性を保つとともに、キャパシタの上に形成され
る配線層の断線又は短絡の発生を防止することによって
信頼性を向上させることが可能な半導体装置を提供する
ことができる。
をペロブスカイト構造にて形成したので、キャパシタの
絶縁耐圧性を保つとともに、キャパシタの上に形成され
る配線層の断線又は短絡の発生を防止することによって
信頼性を向上させることが可能な半導体装置を提供する
ことができる。
【００４４】又、この発明の請求項４によればキャパシ
タの下部電極を、金属膜にて形成したので、キャパシタ
の絶縁耐圧性を保つとともに、キャパシタの上に形成さ
れる配線層の断線又は短絡の発生を防止することによっ
て信頼性を向上させることが可能な半導体装置を提供す
ることができる。
タの下部電極を、金属膜にて形成したので、キャパシタ
の絶縁耐圧性を保つとともに、キャパシタの上に形成さ
れる配線層の断線又は短絡の発生を防止することによっ
て信頼性を向上させることが可能な半導体装置を提供す
ることができる。
【図１】この発明の実施例１における半導体装置の構成
を示す断面図である。
を示す断面図である。
【図２】図１に示す半導体装置の製造工程の一部を示す
断面図である。
断面図である。
【図３】図１に示す半導体装置の製造工程の残部を示す
断面図である。
断面図である。
【図４】この発明の実施例３における半導体装置の構成
を示す断面図である。
を示す断面図である。
【図５】図４に示す半導体装置の製造工程を示す断面図
である。
である。
【図６】従来のＤＲＡＭの構成を示すブロック図であ
る。
る。
【図７】図６に示すＤＲＡＭの中のメモリセルの等価回
路を示す図である。
路を示す図である。
【図８】従来の半導体装置の製造工程の一部を示す断面
図である。
図である。
【図９】従来の半導体装置の製造工程の残部を示す断面
図である。
図である。
２、３２、３９、４５ メモリセル １１、３１、３８、４４ キャパシタ １２、２２ ビット線 １４ 半導体基板 １５、１６ ソース・ドレイン領域 １７ ゲート酸化膜 １８ ゲート電極 １９ ＭＯＳトランジスタ ２７ 分離領域 ２８ 下部電極 ２９、３６ 誘電体膜 ３０、３７、４３ 上部電極 ３５、４２ 埋込絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】次に、図８（ｄ）に示すように、例えばＳ
ＴＯをペロブスカイト構造とするためのスパッタ法にて
金属膜２６及び分離領域２７を覆うように誘電体膜２９
を形成し、この誘電体膜２９の上に図９（ａ）に示すよ
うに、例えばスパッタ法にて上部電極３０を形成し、下
部電極２８、誘電体膜２９及び上部電極３０からなるキ
ャパシタ３１を形成する。次に、上部電極３０の上面に
図９（ｂ）に示すように第３の層間絶縁膜３３を形成
し、図９（ｃ）に示すように第３の層間絶縁膜３３の上
面の所望の位置に配線層３４を形成する。
ＴＯをペロブスカイト構造とするためのスパッタ法にて
金属膜２６及び分離領域２７を覆うように誘電体膜２９
を形成し、この誘電体膜２９の上に図９（ａ）に示すよ
うに、例えばスパッタ法にて上部電極３０を形成し、下
部電極２８、誘電体膜２９及び上部電極３０からなるキ
ャパシタ３１を形成する。次に、上部電極３０の上面に
図９（ｂ）に示すように第３の層間絶縁膜３３を形成
し、図９（ｃ）に示すように第３の層間絶縁膜３３の上
面の所望の位置に配線層３４を形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、近年のメモリセル３２の集
積化に伴うキャパシタ３１の面積の減少によるキャパシ
タ３１の容量の低下を、誘電体膜２９の誘電率の高いＳ
ＴＯを用い、これをスパッタ法にて形成して誘電率の良
いペロブスカイト構造とすることにより補っている。し
かしながら、スパッタ法にて形成された誘電体膜２９の
被覆性は一般的に悪いので、図８（ｄ）のＡに示す金属
膜２６の側面では誘電体膜２９の膜厚が薄くなるため、
キャパシタ３１の絶縁耐圧特性を劣化させ、又、図９
（ｃ）に示すように上部電極３０の表面に段差が残った
ままとなるため、第３の層間絶縁膜３３にも段差が生じ
その上に形成される配線層３４に断線又は短絡をおこし
信頼性が低下するという問題点があった。
上のように構成されており、近年のメモリセル３２の集
積化に伴うキャパシタ３１の面積の減少によるキャパシ
タ３１の容量の低下を、誘電体膜２９の誘電率の高いＳ
ＴＯを用い、これをスパッタ法にて形成して誘電率の良
いペロブスカイト構造とすることにより補っている。し
かしながら、スパッタ法にて形成された誘電体膜２９の
被覆性は一般的に悪いので、図８（ｄ）のＡに示す金属
膜２６の側面では誘電体膜２９の膜厚が薄くなるため、
キャパシタ３１の絶縁耐圧特性を劣化させ、又、図９
（ｃ）に示すように上部電極３０の表面に段差が残った
ままとなるため、第３の層間絶縁膜３３にも段差が生じ
その上に形成される配線層３４に断線又は短絡をおこし
信頼性が低下するという問題点があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【実施例】実施例１．以下、この発明の実施例を図につ
いて説明する。図１はこの発明の実施例１における半導
体装置の構成を示す断面図である。図において、従来の
場合と同様の部分には同一符号を付して説明を省略す
る。３５は分離領域２７に埋め込まれた例えばＳｉＯ2
から成る埋込絶縁膜、３６は金属膜２６及び埋込絶縁膜
３５を覆うように形成された、例えばＳＴＯのペロブス
カイト構造のものから成る誘電体膜である。
いて説明する。図１はこの発明の実施例１における半導
体装置の構成を示す断面図である。図において、従来の
場合と同様の部分には同一符号を付して説明を省略す
る。３５は分離領域２７に埋め込まれた例えばＳｉＯ2
から成る埋込絶縁膜、３６は金属膜２６及び埋込絶縁膜
３５を覆うように形成された、例えばＳＴＯのペロブス
カイト構造のものから成る誘電体膜である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】次に、図３（ａ）に示すように金属膜２６
及び分離領域２７を覆うようＣＶＤ法にてＳｉＯ2にて
成る絶縁膜３５ａを形成し、その後全面エッチングを行
っていき、図３（ｂ）に示すように分離領域２７を埋め
込まれた部分の埋込絶縁膜３５を残してエッチングを止
める。次に、図３（ｃ）に示すようにＳＴＯをペロブス
カイト構造とするための例えばスパッタ法にて金属膜２
６及び埋込絶縁膜３５を覆うように誘電体膜３６を形成
し、この誘電体膜３６の上面に図３（ｄ）に示すように
例えばスパッタ法にて上部電極３７を形成して、下部電
極２８、誘電体膜３６及び上部電極３７からなるキャパ
シタ３８を形成する。次に、上部電極３７の上面に図１
に示すように第３の層間絶縁膜４０を形成し、その後こ
の第３の層間絶縁膜４０の上面の所望の位置に配線層４
１を形成する。
及び分離領域２７を覆うようＣＶＤ法にてＳｉＯ2にて
成る絶縁膜３５ａを形成し、その後全面エッチングを行
っていき、図３（ｂ）に示すように分離領域２７を埋め
込まれた部分の埋込絶縁膜３５を残してエッチングを止
める。次に、図３（ｃ）に示すようにＳＴＯをペロブス
カイト構造とするための例えばスパッタ法にて金属膜２
６及び埋込絶縁膜３５を覆うように誘電体膜３６を形成
し、この誘電体膜３６の上面に図３（ｄ）に示すように
例えばスパッタ法にて上部電極３７を形成して、下部電
極２８、誘電体膜３６及び上部電極３７からなるキャパ
シタ３８を形成する。次に、上部電極３７の上面に図１
に示すように第３の層間絶縁膜４０を形成し、その後こ
の第３の層間絶縁膜４０の上面の所望の位置に配線層４
１を形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】次に、上記のように構成された実施例３の
半導体装置の製造工程を図４ないし図５を用いて説明す
る。まず、従来の場合と同様の工程を経て、図５（ａ）
に示すようにＳＴＯのペロブスカイト構造とするための
例えばスパッタ法にて金属膜２６及び分離領域２７を覆
うように誘電体膜２９を形成する。次に、図５（ｂ）に
示すように誘電体膜２９の上面に例えばＣＶＤ法により
ＳｉＯ2から成る絶縁膜４２ａを形成し、その後全面エ
ッチングを行っていき、図５（ｃ）に示すように分離領
域２７に形成された誘電体膜２９の凹部に埋込絶縁膜４
２を残してエッチングを止める。
半導体装置の製造工程を図４ないし図５を用いて説明す
る。まず、従来の場合と同様の工程を経て、図５（ａ）
に示すようにＳＴＯのペロブスカイト構造とするための
例えばスパッタ法にて金属膜２６及び分離領域２７を覆
うように誘電体膜２９を形成する。次に、図５（ｂ）に
示すように誘電体膜２９の上面に例えばＣＶＤ法により
ＳｉＯ2から成る絶縁膜４２ａを形成し、その後全面エ
ッチングを行っていき、図５（ｃ）に示すように分離領
域２７に形成された誘電体膜２９の凹部に埋込絶縁膜４
２を残してエッチングを止める。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】実施例５．上記各実施例では誘電体膜２
９、３６としてＳＴＯを用いる例を示したけれども、こ
れに限られることはなく、誘電体膜として例えばＰＺ
Ｔ、ＰＬＺＴ、ＢＳＴＯなどを用いてもよい。
９、３６としてＳＴＯを用いる例を示したけれども、こ
れに限られることはなく、誘電体膜として例えばＰＺ
Ｔ、ＰＬＺＴ、ＢＳＴＯなどを用いてもよい。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (4)
- 【請求項１】 基板表面に設けられたトランジスタ、上
記トランジスタの上面を覆って形成された層間絶縁膜、
上記層間絶縁膜上に形成され側壁部を有する下部電極と
上記層間絶縁膜上で上記側壁部に形成された埋込絶縁膜
と上記下部電極上に形成された誘電体膜と上部電極とで
成るキャパシタを備えたことを特徴とする半導体装置。 - 【請求項２】 埋込絶縁膜は誘電体膜と異なる絶縁膜に
て成ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 誘電体膜はＴａ2Ｏ5ペロブスカイト構造
の絶縁膜にて成ることを特徴とする請求項１記載の半導
体装置。 - 【請求項４】 キャパシタの下部電極は金属膜にて成る
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5246912A JPH07106431A (ja) | 1993-10-01 | 1993-10-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5246912A JPH07106431A (ja) | 1993-10-01 | 1993-10-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106431A true JPH07106431A (ja) | 1995-04-21 |
Family
ID=17155602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5246912A Pending JPH07106431A (ja) | 1993-10-01 | 1993-10-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106431A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041479A (ja) * | 1996-04-30 | 1998-02-13 | Lg Semicon Co Ltd | 半導体メモリセルの製造方法 |
| JP2006216978A (ja) * | 1996-06-26 | 2006-08-17 | Micron Technology Inc | キャパシタ |
| JP2007220807A (ja) * | 2006-02-15 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009158956A (ja) * | 2007-12-05 | 2009-07-16 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
-
1993
- 1993-10-01 JP JP5246912A patent/JPH07106431A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041479A (ja) * | 1996-04-30 | 1998-02-13 | Lg Semicon Co Ltd | 半導体メモリセルの製造方法 |
| JP2006216978A (ja) * | 1996-06-26 | 2006-08-17 | Micron Technology Inc | キャパシタ |
| JP2007220807A (ja) * | 2006-02-15 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009158956A (ja) * | 2007-12-05 | 2009-07-16 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
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