KR20010112117A - 층 내 특정 장소에 개구를 형성하는 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 5
- 239000000463 material Substances 0.000 claims abstract description 115
- 238000000034 method Methods 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000004377 microelectronic Methods 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 76
- 239000001257 hydrogen Substances 0.000 claims description 30
- 229910052739 hydrogen Inorganic materials 0.000 claims description 30
- 239000003990 capacitor Substances 0.000 claims description 26
- 239000011241 protective layer Substances 0.000 claims description 26
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 25
- 230000004888 barrier function Effects 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 12
- 230000035515 penetration Effects 0.000 claims description 10
- 239000012777 electrically insulating material Substances 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 5
- 230000008569 process Effects 0.000 description 10
- 230000015654 memory Effects 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 150000002431 hydrogen Chemical class 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- -1 platinum metals Chemical class 0.000 description 4
- 239000002002 slurry Substances 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910010282 TiON Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 229910052762 osmium Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- 238000001226 reprecipitation Methods 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 206010070834 Sensitisation Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000008313 sensitization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
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Abstract
본 발명은 층(15)내에, 특히 마이크로일렉트로닉 구조물의 특정 장소에 개구를 형성하는 방법에 관한 것이다. 본 발명에 따른 방법에서 기판(1, 5, 7, 9) 위에 융기된 보조 구조물(11)이 디포짓됨으로써, 상기 기판(1, 5, 7, 9) 표면의 일부를 덮고, 개방될 층(15)이 상기 보조 구조물(11) 위에 디포짓되며, 상기 보조 구조물(11)에서 상기 층(15)이 개방되고, 보조 재료(13)가 노출될 때까지 플레이너 에칭에 의해 층(15)의 재료 및 필요한 경우 추가 재료(17)가 제거된다.
Description
본 발명은 층 내, 특히 마이크로일렉트로닉 구조물의 보호층 내 특정 장소에 개구를 형성하는 방법에 관한 것이다. 본 발명은 특히 이진 데이터를 저장하기 위한 비휘발성 메모리 셀의 제조 방법에 관한 것이다. 상기와 같은 메모리 셀은 통상 하나의 스위칭 트랜지스터 및 하나의 메모리 커패시터를 포함한다. 커패시터 전극은 백금 금속을 함유할 수 있으며, 상기 커패시터 전극들 사이에는 유전체로서 강유전체 또는 상유전체가 배치된다.
종래의 마이크로일렉트로닉 반도체 메모리 소자(DRAMs)는 하나의 선택 트랜지스터 또는 스위칭 트랜지스터 및 메모리 커패시터로 구성되며, 상기 메모리 커패시터 내부에는 2 개의 커패시터 플레이트 사이에 하나의 유전체가 삽입된다. 유전체로는 통상 최대 약 8의 유전상수를 갖는 산화막 또는 질화막이 사용된다. 메모리 커패시터의 소형화 및 비휘발성 메모리의 제조를 위해 훨씬 더 높은 유전 상수를 갖는 "신종의" 커패시터 재료(강유전체 또는 상유전체)가 요구된다. "Neue Dielektrika fuer Gbit-Speicherchips", W. Hoenlein 저, Phys. B1. 55(1999)에 상기 재료의 예에 관해 언급되어있다. 집적 밀도가 높은 비휘발성 반도체 메모리 소자에 사용하기 위한 강유전성 커패시터를 제조하기 위해 예컨대 SrBi2(Ta, Nb)2O3(SBT 또는 SBTN), Pb(Zr, Ti)O3(PZT)와 같은 강유전체 또는 Bi4Ti3O12(BTO)가 유전체로서 커패시터 플레이트 사이에 설치될 수 있다. 그러나 예컨대(Ba,Sr)TiO3(BST)와 같은 상유전성 재료도 사용될 수 있다.
그러나 신종의 유전체를 사용함으로써 반도체 프로세스 기술은 새로운 도전에 직면하게 된다. 먼저 이러한 신종의 재료는 더이상 종래의 전극 재료와 다결정 실리콘을 결합시키지 않는다. 그러므로 예컨대 백금 금속 또는 그의 도전 산화물(예: RuO2)과 같은 불활성 전극 재료를 사용해야 한다. 그 이유는 약 550 내지 800℃의 온도 및 산소함유 분위기에서 강유전체가 증착된 후, 경우에 따라 여러번 템퍼링(컨디셔닝)되어야 하기 때문이다. 따라서 전극을 가진 강유전체의 바람직하지 않은 화학 반응을 막기 위해, 상기 전극은 대부분 백금 또는 예컨대 다른 백금 금속(Pd, Ir, Rh, Ru, Os)과 같이 충분한 온도 안정성을 갖는 다른 불활성 재료로 제조된다.
메모리 커패시터의 집적을 위해 수소함유 분위기에서 실시되는 프로세스 단계가 수행된다. 따라서 예컨대 금속층 및 트랜지스터의 컨디셔닝을 위해 95%의 질소(N2)와 5%의 수소(H2)로 조성된 성형 가스 내에서의 템퍼링이 필요하다. 그러나 처리된 메모리 커패시터 내부, 즉 유전체 내부로 수소가 침투되면 환원 반응에 의해 상기 유전체의 산화 세라믹의 감성(減成)이 야기될 수 있다. 또한 금속간 산화물(PECVD) 내지는 질화규소-패시베이션층의 플라즈마 지지 증착을 통해 층 내 수소 함량이 높아짐에 따라 유전체의 강유전성 또는 상유전성 재료의 환원이 일어날 수 있다. 예컨대 내화 금속(텅스텐 또는 티탄)과 같은 도전 재료의 증착시에도 수소가 사용된다. 증착은 예컨대 층의 형성 또는 콘택홀의 충전에 이용된다.
커패시터 내지는 그의 유전체를 수소에 대해 보호하기 위해, 커패시터 내부로의 수소 침투를 막는 배리어로서 보호층을 제공하는 것을 제안한다. 상기 보호층은 예컨대 Al2O3, ZrO2또는 TiON과 같은 산화물로 이루어지고, 예컨대 커패시터 구조물 위에 직접 디포짓된다.
통상 마이크로일렉트로닉 구조물의 전기 콘택팅을 위해서는 고유 구조물의 제조 후 및 경우에 따라 상기 구조물 위에 추가 재료를 디포짓한 후에 콘택홀을 에칭하여, 상기 콘택홀을 도전 재료로 채운다. 전기 콘택팅이 보호층이 놓인 측면으로부터 실시되면 상기 보호층이 개방되어야 한다.
콘택홀이 RIE(Reactive Ion Etching)-공정에 따라 형성된다는 것은 이미 공지되어있다. RIE-공정은 화학적-물리적 건식 에칭 공정에 속한다. 개구를 목표한 바대로 형성할 수 있기 위해서 레지스트-마스크를 사용한다. 상기 방식에 따라 매우 정확한 위치에 에칭할 수는 있으나, Al2O3및 ZrO2의 경우에는 에칭 비율이 매우 낮다. RIE와 같이 공지된 방법에 따라 콘택홀을 에칭하는 경우, 상기 콘택홀이 일반적으로 보호층 위에 놓이는 재료(대부분 SiO2)에 의해 먼저 에칭되어야 하기 때문에 상기 문제가 더 악화된다. 적절한 에칭 단계 이후에 보호층이 얻어진다. 그러나 어차피 홀의 바닥, 여기서는 콘택홀의 상부에 있는, 에칭하기 어려운 재료만을 에칭하는 것은 매우 어렵다. 즉, 에칭 속도가 매우 느리고, 부정확하다.
또한 상이한 재료들 사이의 선택 가능성이 낮다. 즉, 상기 방법을 통해 통상 레지스트-마스크 재료 및/또는 콘택홀 바닥에 있는 전극 재료가 제거되기도 한다. 에칭될 표면에 이온이 비스듬하게 주입되는 경우, 즉 이온이 표면 위에 수직으로 충돌하지 않는 경우, 경사진 에칭 모서리에 대한 반사가 일어날 수 있다. 이는 에칭 모서리의 에지 또는 에칭된 홀 바닥의 측면에 바람직하지 않은 트렌치 또는 홀을 형성시킨다(소위 트렌치 효과). 또한 RIE 공정에서 높은 운동 에너지를 갖는 이온이 충돌하면 에칭될 표면이 손상될 수 있다. 결과적으로 RIE에서는 소위 재침전이 일어난다. 즉, 디포짓된 재료가 다른 장소에 침전된다.
특히 전술한, 수소의 침투를 막는 배리어로서의 보호층의 경우처럼, 개방될 층의 무결성이 문제가 되는 경우에는, 공지된 효과가 층의 기능 내지는 마이크로일렉트로닉 구조물의 기능에 불리하게 작용할 수 있다. 예컨대 에칭된 개구의 바닥 측면의 트렌치에 의해 추후에 수소 배리어에 수소 분자가 침투될 수 있다.
본 발명의 목적은 개방될 층의 목표한 위치에 개구를 형성할 수 있고, 상기 개구의 영역 외부에 있는 개방될 층이 손상되지 않고 남겨지는, 도입부에 언급한 방식의 방법을 제공하는 것이다.
도 1은 개방될 층을 가진 기판 및 보조 구조물의 표면이 덮여있는 상태의, 2 개의 융기된 섬 형태의 보조 구조물을 갖는 기판.
도 2는 도 1에 이어서 2 개의 보조 재료가 디포짓된 후, 평평한 표면이 형성된 구조.
도 3은 도 2에 이어서 플레이너 에칭에 의해 개방될 층내에 개구가 형성된 후의 구조.
도 4는 도3에 이어서 마이크로일렉트로닉 구조물의 전기 콘택팅용 홀이 형성된 후의 구조.
* 도면의 주요 부호 설명*
1 : 지지체 재료 3 : 전기적 연결부
5 : 제 1 전극 7 : 유전체
9 : 제 2 전극 11 : 아일랜드
13 : 보조 재료 15 : 보호층
17 : 산화막 19 : 콘택홀
상기 목적은 청구항 제 1 항에 따른 특징들을 갖는 방법을 통해 달성된다. 개선예들은 종속항에 제시된다.
본 발명에 따른 방법에 의해 기판 위, 경우에 따라 상기 기판에 배치되는 구조물, 특히 마이크로일렉트로닉 구조물 위에 보조 재료로 된 하나 이상의 융기 보조 구조물이 디포짓됨에 따라, 상기 보조 구조물이 기판의 표면 일부를 덮는다.여기서 기판이라 함은 마이크로일렉트로닉 구조물이 놓여있는 고유 기판 및 상기 구조물을 의미한다. 기판에 할당되는 추가의 층들 또는 부품들이 존재할 수 있다.
상기 보조 구조물 위에는 개방될 층이 디포짓됨으로써, 상기 층이 기판 및 보조 구조물의 관련 표면 영역을 덮는다. 그런 다음 보조 구조물의 층이 개방되고 보조 재료가 노출될 때까지, 상기 층의 재료 및 경우에 따라 표면에 높인 추가 재료가 플레이너 에칭에 의해 제거된다.
플레이너 에칭이라 함은 평평한 표면에 재료를 거의 균일하게 디포짓하거나, 또는 평평한 표면이 형성되도록 표면에 재료를 디포짓하는 에칭 방법을 말한다. 플레이너 에칭을 통해 융기된 보조 구조물에 존재하는 층 재료가 삐뚤어지지 않게 제거되고, 상기 보조 구조물의 재료(보조 재료)가 노출된다. 그와 달리 융기된 표면 영역 외부의 보조 재료는 변형되지 않은 채 유지된다.
본 발명의 장점은 트렌치-효과 및 재침전과 같이, 층의 개방시 원치 않는 부수 효과가 발생하지 않는다는 것이다. 또한 개방될 층과 보조 구조물 재료 사이에 정확하게 한정된 예리한 접합부가 형성된다. 상기 접합부의 크기 또는 위치는 보조 구조물 및 층의 형태에 의해 및 플레이너 에칭의 발전에 의해 규정된다. 그러나 층 내 개구의 크기는 플레이너 에칭의 발전과는 상관이 없을 수 있다. 즉, 융기된 보조 구조물의 에지에서 층은 에칭 평면에 대해 수직으로 연장되는 방향으로 뻗는다. 이 경우 보조 구조물의 융기부 위에 존재하는, 특히 에칭 평면에 대해 평행하게 연장되는 재료만이 디포짓되어야 한다.
융기된 보조 구조물은 특히 섬 형태의 융기부이다. 이 경우 층의 재료는 노출된 보조 재료의 주위를 둘러싸는 폐쇄된 에지를 형성하는 방식으로 제거된다. 상기 방법의 실시예는 특히 개방될 층을 통과하여 전기 콘택팅이 수행되어야 하는 경우 유용하게 사용될 수 있다.
방법의 개선예에서는 개방될 층이 디포짓된 후 제 2 보조 재료가 디포짓됨에 따라 고르지 못한 면이 적어도 부분적으로 조정되거나, 더 깊은 영역이 적어도 부분적으로 채워진다. 바람직하게는 플레이너 에칭시 에칭 평면이 제 2 보조 재료 표면에 대해 거의 평행하게 설정된다. 보조 구조물의 보조 재료와 동일한 원료 또는 다른 원료로 이루어질 수 있는 제 2 보조 재료는 전체 구조물, 특히 개방될 층의 물리적 안정화에 사용된다. 따라서 플레이너 에칭의 프로세스의 진행에 의해서만 재료 디포지션이 제어됨이 보증된다. 또한 제 2 보조 재료는 개방될 영역의 외부에 놓인 층의 재료를 외부의 영향에 대해 지속적으로 보호한다.
제 1 및/또는 제 2 보조 재료는 특히 예컨대 SiO2와 같은 산화 재료이다. 그러나 다른 적절한 재료도 사용될 수 있다. 제 1 및/또는 제 2 보조 재료에 의해 전기 절연이 달성되어야 하는 경우, 예컨대 폴리머(예: PTEE(Polytetrafluorethylen))와 같은 임의의 유전성 재료가 사용될 수 있다. 상기 재료는 부분적으로 매우 높은 유전 상수에 의해 구별된다.
바람직하게는 플레이너 에칭이 적어도 부분적으로 CMP에 의해 실시된다. 플레이너 방법으로서 공지된 상기 방법의 경우, 화학적으로 원조되는 물리적 폴리싱과 물리적 작용의 도움을 받는 화학적 습식 에칭 사이의, 방법 요소의 가중치가 필요에 따라 변동될 수 있다. 통상 CMP에서 탄성 지지대(패드)를 갖춘 폴리싱 테이블이 제공되며, 상기 패드 위에 다시 폴리싱제(슬러리)가 디포짓된다. 에칭될 표면이 상기 패드 위로 가압됨에 따라 표면과 패드사이에 상대 운동이 일어난다. 이 때 폴리싱 테이블 및/또는 에칭될 표면이 회전할 수 있다.
슬러리가 바람직하게는 디포짓되는 재료들의 각 특성을 고려하여 선택되며, 이 때 가능한 한 큰 에칭 개선이 달성되어야 한다.
전술한 제 2 보조 구조가 디포짓됨으로써 평평한 표면이 형성되는 방법의 실시예에서 바람직하게는 먼저 제 2 보조 재료의 관점에서 가장 적합한 슬러리가 사용되고, 적절한 에칭 단계 이후 개방될 층의 재료의 관점에서 가장 적합한 슬러리로 변환된다. 이 때 원한다면, 개방될 층의 재료에서 선택적으로 더 높은 에칭 비율이 달성될 수 있다.
방법의 개선예에서는 보조 구조물의 노출된 보조 재료 내부에 공동이 에칭되며, 상기 공동은 특히 개방될 층을 통하는 전기 콘택팅에 사용된다. 바람직하게는 보조 구조물의 보조 재료에 의해 형성되는 폐쇄된 순환 에지가 형성된다. 따라서 상기 공동은 개방될 층의 재료에 의해 가압된다. 이는 개방될 층이 물리적으로 안정화된다는 장점을 갖는다. 또한 예컨대 전술한 RIE와 같이 공지된 콘택홀 및 공동 형성 방법이 사용될 수 있다. 보조 구조물의 보조 재료는 개방층을 보호하고, 층 재료의 바람직하지 않은 디포지션이 일어나는 것을 방해한다. 특히 도전 재료까지 이르는 공동 내부에는 추가 도전 재료가 주입될 수 있다. 또한 상기 공동은 반대편에 놓인 기판의 외부면까지 이르며, 상기 공동이 도전 재료로 충전된 이후에 비로소 추가의 전기 콘택팅이 실시된다.
본 발명에 따른 방법은 커패시터를 갖춘 마이크로일렉트로닉 구조물을 포함하고, 상기 커패시터의 유전체가 강유전성 또는 상유전성 재료를 포함하는 기판에 사용되는 것이 매우 유리하다. 여기서 개방될 층은 특히 마이크로일렉트로닉 구조물 내로의 물질 침투를 막는 배리어를 의미한다. 예컨대 상기 유전체는 수소의 침투 또는 수소와의 접촉에 대해 민감하고, 개방될 층은 마이크로일렉트로닉 구조물의 내부, 특히 유전체 영역 내부로의 수소 침투를 막는 배리어를 형성한다.
상기 실시예에서는 특히 개방될 영역 외부의 개방될 층에 대한 온전성이 문제가 된다. 디지털 메모리 소자의 진보된 소형화에 있어서, 상기 구조물의 합목적적이고 정확한 형성을 허용하며 상기 구조의 지속적인 기능에 무해한, 처리하기 쉬운 공정 기술이 매우 중요하다.
따라서 본 발명은, 재료의 평탄한 디포지션을 가능하게 함에도 불구하고, 또는 그렇기 때문에 개구의 정확한 형성을 가능하게 하는 방법을 제공한다. 즉, 개구의 위치는 보조 구조물의 형성에 의해 미리 결정되거나, 적어도 동시에 결정된다. 보조 구조물의 형성은 공지된 기술에 의해 매우 정확하게 구현될 수 있다. 예컨대 RIE와 같이 공지된 건식 에칭 방법이 사용된다. 보조 구조물의 구조화시 추후 개방될 층은 아직 존재하지 않으므로, 상기 층의 손상이 방지된다.
본 발명은 이제 실시예에 의해 더 자세히 설명된다. 여기서는 첨부된 도면을 참고로 한다. 그러나 본 발명이 상기 실시예에만 제한되는 것은 아니다.
도 1에 도시된 구조는 반도체 소자의 제조시 통상 사용되는, 예컨대 결정화 실리콘과 같은 지지체 재료(1)를 포함한다. 상기 지지체 재료(1)내에는 마이크로일렉트로닉 구조물의 전기적 콘택팅 및 연결을 위한 전기 연결부(3)가 제공된다. 상기 전기 연결부(3)는 도전성 재료 , 특히 백금-금속(Pt, Pd, Ir, Rh, Ru, Os)과 같은 불활성 재료로 이루어진 제 1 전극(5)에 접촉한다.
상기 제 1 전극(5) 위에는 강유전성 또는 상유전성 재료로 이루어진 유전체(7)가 디포짓된다. 상기 유전체 재료는 특히 수소의 접촉 및/또는 콘택에 대해 민감하다.
상기 유전체(7) 위에는 특히 제 1 전극(5)과 동일한 재료로 이루어진 제 2 전극(9)이 디포짓된다. 상기 두 전극(5, 9) 및 유전체(7)가 함께 디지털 정보 저장용 커패시터를 형성한다. 상기 저장용 커패시터는 공지된 방식으로 선택 트랜지스터 또는 스위칭 트랜지스터에 의해 기억 소자(DRAM)에 결합된다. 트랜지스터는 특히 지지체 재료(1)의 내부 또는 하부에 배치되며, 바람직하게는 전기 연결부(3)를 통해 제 1 전극(5)에 전기적으로 연결된다(도시되지 않음).
도 1에 도시된 바와 같이, 제 2 전극(9)의 왼쪽 단부 영역에 보조 재료(13)로 된 아일랜드(11)가 제공된다. 보조 재료(13)로 된 추가 아일랜드(11)가 상기 지지체 재료(1)의 표면 위에 직접 제공된다. 상기 보조 재료(13)는 특히, 예컨대 SiO2와 같은 산화된 보조 재료이다. 보조 재료(13)가 공지된 방식으로 기판(1, 5, 7, 9) 위에 대략 동일한 높이의 층으로서 증착된 다음, 역시 공지된 방식으로 예컨대 마스크의 사용하에 도 1에 도시된 섬 형태의 구조물이 에칭된다.
도 1 내지 도 4에 따라 기술된 실시예에서는 아일랜드(11)가 커패시터(5,7, 9)의 레벨 이상으로 융기된다는 점에 주의해야 한다.
아일랜드(11)의 구조화 이후 개방될 보호층이 제공됨에 따라, 커패시터(5, 7, 9) 지지체 및 아일랜드(11)의 공통 표면은 한 측면이 관통되는 방식으로 보호층(15) 재료로 커버된다. 상기 층 재료는 예컨대 Al2O3, ZrO2또는 TiON과 같은 산화물 함유 재료이다. 수소의 침투를 막기 위해 보호층(15)이 적합한 재료로 이루어지고 충분한 두께를 가진다. 따라서 상기 보호층(15)은 수소의 침투를 막는 배리어층이며, 수소에 민감한 유전체(7)를 보호한다. 상기 보호층(15)은 제 2 전극(9)을 따라 볼 때, 또는 지지체 재료(1)의 표면을 따라 볼 때, 아일랜드(11)의 에지로부터 수평 방향으로(도 1) 연장된다. 심지어 제 2 전극(9)과 보호층(15) 사이 또는 지지체 재료(1)와 보호층(15) 사이의 재료 접합부에 공동이 배치되는 경우에는, 아일랜드(11) 영역내에 수소가 침투한다 할지라도, 기술된 구조는 커패시터(5, 7, 9)내에서 수소 침투를 막는 효과적인 배리어의 역할을 수행한다. 이를 위해 실시예에서 제 2 전극 및 지지체 재료(1)도 수소의 침투를 막는 효과적인 배리어의 역할을 수행하는 것이 도움이 된다.
도 2에서 볼 수 있듯이, 도 1에 도시된 구조 위에 제 2 보조 재료, 말하자면 산화막(17)이 제공되며, 상기 산화막(17)은 예컨대 SiO2로 이루어진다. 상기 산화막(17)은 아일랜드(11) 및 커패시터(5, 7, 9)에 의해 고르지 못한 면을 평탄하게 하고, 전반적으로 평평한 표면을 형성한다.
이제 CMP(chemical-mechanical polishing)를 이용하여 전체 구조의 재료가 위에서부터 디포짓된다. 이 때 에칭 평면이 산화막(17)의 표면 평면에 대해 평행하게 연장된다. 에칭 공정이 진행되는 동안에 우선 산화막(17)의 재료만 디포짓된 다음, 다음 과정에서 보호층(15)이 도 2의 좌측에 도시된 아일랜드(11)의 일종의 커버 역할을 하는 영역내에 보호층(15)의 재료도 디포짓되고, 이어서 도 2의 좌측에 도시된 아일랜드(11)의 재료 및 보호층(15)의 추가 재료도 디포짓되며, 이 때 상기 보호층(15)은 도 2의 우측에 도시된 아일랜드(11)의 커버를 형성한다. 좌측에 도시된 아일랜드(11)의 보조 재료(13)뿐만 아니라 우측에 도시된 아일랜드(1)의 보조 재료(13)도 노출됨에 따라 에칭 과정이 종료될 수 있다. 그러면 보호층(15)내에 윈도 형태의 제 2 개구를 형성시키려는 목적이 달성된다(도 3 참조).
이어서 나머지 아일랜드의 영역에 있는 보조 재료(13) 내부로 콘택홀(19)이 삽입된다. 도 4의 좌측에 도시된 콘택홀(19)은 제 2 전극(9)까지 뻗는다. 도 4의 우측에 도시된 콘택홀(19)은 지지체 재료(1)의 하부면까지 이르는 스루홀(through hole)이다. 이어서 공지된 방식으로 상기 콘택홀(19)을 충전시킴으로써 전기 콘택팅 및 상기 스루홀(19)의 하단부에서의 추가 콘택팅이 수행될 수 있다.
앞서 기술한 실시예에서 개방될 층의 재료는 전기 절연 재료이다. 그러나 본 발명이 상기 재료에만 제한되는 것은 아니다. 개방될 층이 도전성 재료를 함유하면, 본 발명에 따른 방법의 변형예에서 층의 개방 이후 내지는 보조 재료의 노출 이후 개방될 층의 남겨진 재료 위에 전기 절연 재료가 제공된다. 이는 아직 더 제공될 표면 금속층과 개방될 층의 바람직하지 않은 연결이 방지될 수 있다는 장점을 갖는다. 전기 절연 재료는 바람직하게는 얇은 추가 층으로서 제공된다. 상기와 같은 얇은 층은 통상 더 깊은 곳에 놓인 영역의 충전에 사용된 재료와 달리 콘택홀의 추후 에칭시 아무런 방해가 되지 않는다. 바람직하게는 보조 구조물의 재료와 개방될 층의 남겨진 재료 위에 제공된 절연체의 재료가 화학적으로 서로 유사하거나 동일한 재료이다. 이 경우 계속되는 에칭 단계에서 콘택홀의 에칭시 추가 절연층 내부 및 보조 구조물 재료의 내부에 각각의 홀이 에칭될 수 있다. 또한 선택의 폭이 큰 에칭 방법이 사용될 수 있다. 즉, 사용된 재료 또는 임의의 재료에서의 선택적 에칭이 허용된다.
또한 본 발명에 따른 방법은 섬 형태의 보조 구조물의 제공에만 제한되지는 않는다. 오히려 예컨대 섬 형태이나 그 내부 또는 중심 영역에 리세스를 갖는 보조 구조물을 제공할 수 있다. 상기와 같은 보조 구조물은 예컨대 그 횡단면이 링형이다. 상기 보조 구조물은 섬 형태의 보조 구조물처럼, 불필요한 재료가 에칭 제거되는 단 하나의 리소그래피 단계를 통해 형성될 수 있다.
상기 보조 구조물이 전기 절연 재료로 이루어지고, 개방될 층이 도전성 재료로 이루어지면, 개장될 층이 개방된 후 도전성 재료를 포함하는 2 개 이상의 영역이 형성되며, 상기 영역들은 보조 구조물의 재료에 의해 서로에 대해 전기적으로 절연된다.
앞서 기술한 구조의 경우, 개방될 층의, 서로에 대해 절연된 2 개의 도전 영역이 존재하며, 이러한 구조는 도 1 내지 4에 따라 기술한 바와 같이 개방될 층이 수소 배리어의 역할을 하는 경우에 매우 바람직하다. 개방될 층 또는 플레이너 에칭을 통해 이미 개방된 층이 다수의 전극과 전기적으로 접촉되고, 이 때 하나의 커패시터에 각각 하나의 전극이 할당되면, 상기 전극들간의 단락은 방지될 수밖에 없다. 이는 다른 영역들에 대해 전기적으로 절연된, 도전 수소 배리어 영역 중 각각 하나의 영역이 하나의 전극에만 전기적으로 연결됨으로써 달성된다. 각각의 전극이 하나의 도전 수소 배리어 영역에 연결된다는 것은, 커패시터의 전극이 전체적으로 구조화되는 것과 상응한 방식으로 상기 수소 배리어가 전기적으로 구조화된다는 것을 의미한다.
따라서 본 발명에 따른 방법에 의해 먼저 전기 절연 재료로 된 하나 이상의 보조 구조물이 제공된 다음 지속적인 도전 수소 배리어가 제공되고, 분리되어 서로 절연된 영역을 갖는 수소 배리어의 바람직한 구조가 형성되는 방식으로 플레이너 에칭에 의해 상기 수소 배리어가 개방된다.
층 내 특정 장소에 개구를 형성하기 위한, 공지된 방법에 비해 CMP는 더 높은 에칭 비율을 얻을 수 있다는 장점이 있다. 또한 바람직하게는 그 외에 반도체 소자상의 산화막(17) 또는 상응하는 층의 일반적인 평탄화 방법도 보호층(15) 또는 상응하는 층의 개구를 위한 단일 방법 단계에 이용될 수 있다. 또한 콘택홀(19)이 보호층(15)에 대해 현저한 간격을 두고 보조 재료(13)내로 삽입됨에 따라, 개방된 영역 외부의 보호층(15)이 전체적으로 손상되지 않은 채 유지된다. 따라서 실시예에 나타난 바와 같이 예컨대 수소와 같은 바람직하지 않은 물질의 접촉에 대해 전체적으로 효과적인 배리어가 구현될 수 있다. 또한 에칭시 정확하게 조준할 필요가 없기 때문에, 즉 궁극적으로 마스크가 사용될 필요가 없거나(CMP의 경우) 콘택홀의 에칭시 마스크의 위치 설정을 위해 비교적 큰 공간이 사용되기 때문에, CMP에서뿐만 아니라 추후 콘택홀의 에칭시에도 프로세스의 진행이 비교적 간단하다. 다만 아일랜드(11)의 실시예에서 보조 구조물을 구조화할때 추후 콘택홀의 원하는 위치가 대략적으로 고정되도록 주의하고, 실시예에서 수직 방향으로 연장되는 보조 구조물의 에지가 보호층(15)의 재료에 의해 충분히 커버되도록 주의하면 된다.
보호층(15) 또는 상응하는 층이 보조 구조물 위에 직접 디포짓될 필요는 없다. 오히려 보조 구조물 위에 먼저 추가 재료가 디포짓되거나, 보조 구조물의 재료와 개방될 층의 재료 사이에 적어도 부분적으로 추가 재료가 배치되도록 전체 구조가 형성될 수 있다.
본 발명을 통해 개방될 층의 특정 장소에 개구를 형성할 수 있고, 상기 개구의 영역 외부에 있는 개방될 층이 손상되지 않고 남겨지는, 도입부에 언급한 방식의 방법을 제공하는 것이 보증된다.
Claims (9)
- 마이크로일렉트로닉 구조물의 보호층(15) 내 특정 장소에 개구를 형성하기 위한 방법에 있어서,- 기판(1, 5, 7, 9) 위, 경우에 따라 상기 기판에 배치된 구조물 위에 보조 재료(13)로 된 하나 이상의 융기된 보조 구조물(11)이 디포짓됨으로써, 상기 보조 구조물(11)이 상기 기판(1, 5, 7, 9)의 표면 일부를 덮는 단계,- 상기 보조 구조물(11)위에 개방될 층(15)이 디포짓됨으로써, 상기 층(15)이 기판(1, 5, 7, 9) 및 보조 구조물(11)의 관련 표면 영역을 덮는 단계, 및- 보조 구조물(11)에서 층(15)이 개방되고, 보조 재료(13)가 노출될 때까지 상기 층(15)의 재료 및 경우에 따라 표면에 놓인 추가 재료(17)가 플레이너 에칭에 의해 제거되는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서,융기된 상기 보조 구조물(11)은 섬 형태의 융기부이며, 노출된 보조 재료(13)의 주위를 둘러싸는 폐쇄된 에지가 형성되는 방식으로 상기 층(15)의 재료를 제거하는 것을 특징으로 하는 방법.
- 제 1항 또는 2항에 있어서,개방될 층(15)을 디포짓한 후 제 2 보조 재료(17)를 디포짓하는 것을 특징으로 하는 방법.
- 제 1항 또는 2항에 있어서,상기 플레이너 에칭을 적어도 부분적으로 CMP(chemical-mechanical-polishing)에 의해 수행하는 것을 특징으로 하는 방법.
- 제 1항 또는 2항에 있어서,상기 보조 구조물(11)의 노출되는 보조 재료(13) 내부에 공동(19)을 에칭하는 것을 특징으로 하는 방법.
- 제 5항에 있어서,도전 재료까지 이르는 상기 공동(19) 내부에 도전 재료를 주입하는 것을 특징으로 하는 방법.
- 제 1항 또는 2항에 있어서,상기 기판(1, 5, 7, 9)이 커패시터를 갖춘 마이크로일렉트로닉 구조물(5, 7, 9)을 포함하고, 상기 커패시터의 유전체(7)가 강유전성 또는 상유전성 재료를 포함하며, 개방될 층(15)이 상기 마이크로일렉트로닉 구조물(5, 7, 9) 내부로의 물질 침투를 막는 배리어를 형성하는 것을 특징으로 하는 방법.
- 제 7항에 있어서,상기 유전체(7)는 수소의 영향에 대해 민감하고, 개방될 층(15)은 상기 유전체(7)로의 수소 침투를 막는 배리어인 것을 특징으로 하는 방법.
- 제 1항 또는 2항에 있어서,개방될 층(15)은 도전 재료로 이루어지며, 보조 재료의 노출 후에 전기 절연 재료를 개방될 층의 남겨진 재료 위에 디포짓하는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10029290.9 | 2000-06-14 | ||
| DE10029290 | 2000-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010112117A true KR20010112117A (ko) | 2001-12-20 |
| KR100432986B1 KR100432986B1 (ko) | 2004-05-24 |
Family
ID=7645697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0033543A KR100432986B1 (ko) | 2000-06-14 | 2001-06-14 | 층 내 특정 장소에 개구를 형성하는 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20020016012A1 (ko) |
| EP (1) | EP1164631A3 (ko) |
| JP (1) | JP3868764B2 (ko) |
| KR (1) | KR100432986B1 (ko) |
| CN (1) | CN1276497C (ko) |
| DE (1) | DE10066082B4 (ko) |
| TW (1) | TW530343B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6984857B2 (en) * | 2003-07-16 | 2006-01-10 | Texas Instruments Incorporated | Hydrogen barrier for protecting ferroelectric capacitors in a semiconductor device and methods for fabricating the same |
| US7019352B2 (en) * | 2003-08-07 | 2006-03-28 | Texas Instruments Incorporated | Low silicon-hydrogen sin layer to inhibit hydrogen related degradation in semiconductor devices having ferroelectric components |
| US7001821B2 (en) * | 2003-11-10 | 2006-02-21 | Texas Instruments Incorporated | Method of forming and using a hardmask for forming ferroelectric capacitors in a semiconductor device |
| US6982448B2 (en) * | 2004-03-18 | 2006-01-03 | Texas Instruments Incorporated | Ferroelectric capacitor hydrogen barriers and methods for fabricating the same |
| JP5526061B2 (ja) * | 2011-03-11 | 2014-06-18 | 株式会社東芝 | Ｍｅｍｓ及びその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6239027A (ja) * | 1985-08-14 | 1987-02-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5206183A (en) * | 1992-02-19 | 1993-04-27 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells |
| US5313089A (en) * | 1992-05-26 | 1994-05-17 | Motorola, Inc. | Capacitor and a memory cell formed therefrom |
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| KR0179289B1 (ko) * | 1996-04-12 | 1999-04-15 | 문정환 | 금속배선 형성방법 |
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-
2000
- 2000-06-14 DE DE10066082A patent/DE10066082B4/de not_active Expired - Fee Related
-
2001
- 2001-06-13 TW TW090114271A patent/TW530343B/zh not_active IP Right Cessation
- 2001-06-13 EP EP01114346A patent/EP1164631A3/de not_active Withdrawn
- 2001-06-14 KR KR10-2001-0033543A patent/KR100432986B1/ko not_active IP Right Cessation
- 2001-06-14 CN CNB011210125A patent/CN1276497C/zh not_active Expired - Fee Related
- 2001-06-14 JP JP2001180037A patent/JP3868764B2/ja not_active Expired - Fee Related
- 2001-06-14 US US09/881,431 patent/US20020016012A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| DE10066082B4 (de) | 2006-05-18 |
| DE10066082A1 (de) | 2002-09-12 |
| EP1164631A2 (de) | 2001-12-19 |
| EP1164631A3 (de) | 2004-03-24 |
| US20020016012A1 (en) | 2002-02-07 |
| CN1329359A (zh) | 2002-01-02 |
| JP2002016149A (ja) | 2002-01-18 |
| KR100432986B1 (ko) | 2004-05-24 |
| JP3868764B2 (ja) | 2007-01-17 |
| CN1276497C (zh) | 2006-09-20 |
| TW530343B (en) | 2003-05-01 |
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