DE69736816T2 - Verfahren zur herstellung eines kondensators - Google Patents

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Description

  • Diese Erfindung bezieht sich auf einen Kondensator und Verfahren zur Herstellung eines Kondensators.
  • Diese Erfindung wurde mit Unterstützung der Regierung der Vereinigten Staaten gemacht, unter den Vertragsnr. MDA972-93-C-0033 und MDA972-94-C-0006 gewährt durch die Advanced Research Projects Agency (ARPA). Die Regierung der Vereinigten Staaten hat gewisse Rechte an dieser Erfindung.
  • Bei der Entwicklung von integrierten Schaltkreisen muss elektrischer Kontakt zu aktiven Vorrichtungsregionen hergestellt werden, die innerhalb des typischerweise monokristallines Silizium aufweisenden Wafersubstrats gebildet sind. Die aktiven Vorrichtungsregionen sind über hochleitende Pfade oder Leitungen verbunden, die über einem Isoliermaterial hergestellt werden, die Substratoberfläche bedeckend. Um eine elektrische Verbindung zwischen dem leitenden Pfad und den aktiven Vorrichtungsregionen bereitzustellen, wird eine Öffnung oder ein Kontakt bereitgestellt. Schließlich wird in der Kontaktöffnung ein elektrisch leitendes Kontaktfüllmaterial bereitgestellt, um einen elektrischen Kontakt zur darunter liegenden aktiven Vorrichtungsregion herzustellen.
  • Es ist wünschenswert, während des Bearbeitens von integrierten Schaltkreisen eine Zwischenschicht bereitzustellen, um das Vermischen des Kontaktfüllmaterials mit Silizid und dem darunter liegenden Silizium zu verhindern. Entsprechend wird diese Zwischenschicht üblicherweise bereitgestellt, um die Diffusion des Siliziums und des Silizids mit einem zugehörigen Verschlussfüllmaterial zu verhindern und um das Verschlussfüllmaterial wirksam an das darunter liegende Substrat anzuheften. Ein derartiges Material ist entsprechend auch elektrisch leitend und wird aufgrund seiner Anti-Diffusions-Eigenschaften üblicherweise als "Barriereschicht" bezeichnet.
  • Bei der Bildung einer geschichteten Kondensatorstruktur, die bei einem DRAM zum Einsatz gelangt, wird typischerweise eine untere Elektrode mit einer anderen Substratvorrichtung mittels eines Polysiliziumverschlusses elektrisch verbunden. Normalerweise trennt die Barriereschicht den Polysiliziumverschluss von der unteren Elektrode des Kondensators, um sowohl die Diffusion von Silizium in die Elektrode als auch eine Oxidation des Verschlusses, die beim kontinuierlichen Betreiben des integrierten Schaltkreises auftreten könnte, zu verhindern. Ein DRAM-Speicherknotenkondensator wird gebildet, wenn eine dielektrische Schicht zwischen eine untere Elektrode und eine obere Elektrode eingefügt wird. Der Kondensator ist typischerweise abgedeckt und geschützt mittels einer planarisierten Schicht aus Siliziumdioxid. Auf den Kondensator wird mittels eines Bitleitungskontakts durch einen mittels einer Wortleitung gesteuerten Feldeffekttransistor zugegriffen.
  • Die obige Anordnung ist nicht ohne Nachteile. Beispielsweise wird die dielektrische Schicht typischerweise bei einer sehr hohen Temperatur und in einer Sauerstoffumgebung aufgebracht oder anderweitig eingebrannt, um eine brauchbare elektrische Leistung zu erhalten. Unter diesen Bearbeitungsbedingungen kann unerwünschterweise eine Oxidation der darunter liegenden Barriereschicht, des Polysiliziumverschlusses oder eines aktiven Bereichs auftreten. Wenn sich Oxid bildet, wird ein parasitärer Kondensator geschaffen. Dieser parasitäre Kondensator wäre in Serie mit dem Speicherknotenkondensator angeordnet. Der resultierende parasitäre Kondensator wird die vollständige Spannungsbeaufschlagung des Speicherknotens verhindern. Dies wiederum verringert die Ladungsmenge, die vom Kondensator gespeichert werden kann.
  • Zusätzlich zu den vorstehend umrissenen Problemen sind Konstrukteure von integrierten Schaltkreisen oft mit der Schwierigkeit konfrontiert, eine adäquate Abdeckung von Materialien mit hoher Dielektrizitätskonstante über typischen Kondensatorgeometrien bereitzustellen, wie sie in DRAMs hoher Dichte und anderen Speicherschaltungen genutzt werden.
  • Die US 5 335 138 offenbart ein älteres Verfahren zur Herstellung eines Kondensators.
  • Es wäre daher wünschenswert, den Aufbau eines Kondensators und Verfahren zur Herstellung eines Kondensators zu verbessern, wobei die von älteren Herstellungstechniken ableitbaren Vorteile erzielt, jedoch die vorstehenden und andere individuell damit verbundenen Nachteile vermieden werden.
  • Bevorzugte Ausgestaltungen der Erfindung sind nachstehend unter Bezugnahme auf die folgenden beigefügten Zeichnungen beschrieben.
  • 1 ist eine schematische Schnittansicht eines Halbleiterwafers gemäß dem Stand der Technik.
  • 2 ist eine schematische Schnittansicht eines Halbleiterwafers bei einem Bearbeitungsschritt gemäß der vorliegenden Erfindung.
  • 3 ist eine Ansicht des Wafers aus 2 bei einem Bearbeitungsschritt, der dem in 2 gezeigten folgt.
  • 4 ist eine Ansicht des Wafers aus 2 bei einem Bearbeitungsschritt, der dem in 3 gezeigten folgt.
  • 5 ist eine Ansicht des Wafers aus 2 bei einem Bearbeitungsschritt, der dem in 4 gezeigten folgt.
  • 6 ist eine Ansicht des Wafers aus 2 bei einem Bearbeitungsschritt, der dem in 5 gezeigten folgt.
  • 7 ist eine Ansicht des Wafers aus 2 bei einem Bearbeitungsschritt, der dem in 6 gezeigten folgt.
  • 8 ist eine Ansicht des Wafers aus 2 bei einem Bearbeitungsschritt, der dem in 7 gezeigten folgt.
  • 9 ist eine Ansicht des Wafers aus 2 bei einem Bearbeitungsschritt, der dem in 8 gezeigten folgt.
  • 10 ist eine Ansicht des Wafers aus 9 bei einem Bearbeitungsschritt, der dem in 9 gezeigten folgt.
  • Diese Offenbarung der Erfindung wird zur Förderung der konstitutionellen Zwecke der US-Patentgesetze vorgelegt, "um den Fortschritt von Wissenschaft und nützlichen Künsten voranzubringen" (Artikel 1, Abschnitt 8).
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Bilden eines Kondensators, wie in Anspruch 1 definiert.
  • Um die vorliegende Erfindung am besten zu verstehen, wird ein Kondensator 10 aus dem Stand der Technik unter Bezugnahme auf 1 beschrieben. Der Kondensator 10 wird relativ zu einem Siliziumsubstrat 11 in Zuordnung zu einer DRAM-integrierten Schaltung gebildet. Eine Feldoxidregion 19 und ein Paar aus Wortleitungen 16 und 17 werden relativ zum Substrat 11 gebildet. Der Kondensator 10 hat eine untere Elektrode 12; eine obere Elektrode 13, die davon beabstandet ist; und eine dielektrische Schicht 14, die zwischen den oberen und unteren Elektroden 12 bzw. 13 angeordnet ist. Eine Diffusionsbarriereschicht 15 ist zwischen der unteren Elektrode 12 und einer planarisierten Siliziumdioxidschicht 27 angeordnet.
  • Die planarisierte Siliziumdioxidschicht 27 ist außerhalb des Substrats 11 und der Wortleitungen 16 und 17 gebildet. Ein Polysiliziumverschluss 20 ist ohmsch-elektrisch mit der Diffusionsbarriereschicht 15 verbunden. Die Diffusionsbarriereschicht 15 wird gebildet, um die Diffusion des Siliziums vom leitenden Verschluss 20 in den Kondensator 10 zu verhindern. Ein Material der Wahl zur Verwendung als Diffusionsbarriereschicht 15 ist Titaniumnitrid. Titaniumnitrid ist ein attraktives Material für eine Kontaktdiffusionsbarriere in integrierten Schaltkreisen, weil es sich wie eine im Wesentlichen undurchlässige Barriere für die Diffusion von Silizium verhält und weil die Aktivierungsenergie für die Diffusion anderer Verunreinigungen sehr hoch ist. Titaniumnitrid ist auch chemisch und thermodynamisch sehr stabil und weist einen niedrigen elektrischen Widerstand auf, der typisch für die Übergangsmetallcarbide, -boride und -nitride ist.
  • Titaniumnitrid kann auf eine der folgenden Weisen bereitgestellt oder gebildet werden:
    • a) mittels Verdampfen von Titan in eine stickstoffhaltige Umgebung;
    • b) reaktives Sputtern von Titan in ein Gemisch aus Argon und Stickstoff;
    • c) Sputtern von einem Titannitridtarget in eine inerte Argonumgebung;
    • d) Sputteraufbringen von Titan in eine Argonumgebung und Umwandeln des Titans in Titaniumnitrid in einem separaten Plasmanitrationsschritt; oder
    • e) mittels chemischer Niedrigdruckaufdampfung.
  • Wie in 1 ersichtlich, ist der Polysiliziumverschluss 20 mit einer darunter liegenden Diffusionsregion 21 elektrisch verbunden, die im Siliziumsubstrat 11 gebildet ist und die der Wortleitung 17 zugeordnet ist. Eine planarisierte Siliziumdioxidschicht 22 liegt über einer äußeren Kondensatorelektrode 13. Ein elektrisch leitender Kontaktverschluss 23 wird durch eine Siliziumdioxidschicht 22 gebildet und ist in ohmsch-elektrischem Kontakt mit der anderen Kondensatorzellenplatte 13. Eine Verbindungsleitung 24 wird außerhalb der Siliziumdioxidschicht 22 gebildet, wobei der leitende Verschluss 23 die Verbindungsleitung 24 mit der oberen Zellenplatte 13 elektrisch verbindet.
  • Bevorzugte Verfahren zur Herstellung des Kondensators 10 beinhalten das Aufbringen einer Plattenschicht 14 aus einem Material mit hoher Dielektrizitätskonstante bei einer hohen Temperatur und in einer sauerstoffhaltigen Umgebung. Unter diesen Bearbeitungsbedingungen wird ein parasitärer Kondensator in Serie mit dem Kondensator 10 gebildet, wenn eine Oxidation der Diffusionsbarriereschicht 15, des Polysiliziumverschlusses 20 oder der darunter liegenden Diffusionsregion 21 auftritt. Ferner werden die dargestellten Seitenwände der unteren Elektrode 12 oxidieren, was weiter zum ungewünschten parasitären Kondensatoreffekt beiträgt. Aus diesen und anderen Gründen weist das vorliegende Verfahren zum Bilden eines Kondensators das Bereitstellen einer Oxidationsbarriereschicht oben auf der inneren Kondensatorplatte und über der Seitenwand der inneren Kondensatorplatte auf. In den folgenden Absätzen werden im Detail bevorzugte Merkmale dieses Verfahrens diskutiert.
  • Die gegenwärtige Erfindung ist in den 2 bis 10 gezeigt. Wie in 2 dargestellt, wird ein Siliziumsubstrat 30 mit darin gebildeten Diffusionsregionen 31 und 32 bereitgestellt. Eine Feldoxidregion 33 und ein Paar aus Wortleitungen 34 und 35 werden ebenfalls in Bezug auf das Substrat 30 außerhalb gebildet. Eine Schicht aus Siliziumdioxid 36 wird außerhalb des Siliziumsubstrats 30 bereitgestellt und in abdeckender Relation in Bezug auf die Wortleitungen 34 und 35 angeordnet. Eine elektrische Verbindung zur darunter liegenden Region 31 wird durch das Öffnen eines Kontakts 37 zur darunter liegenden Region 31 gebildet. Danach wird ein leitender Verschluss 38, der vorzugsweise aus Polysilizium ist, in der Kontaktöffnung bereitgestellt. Für die Zwecke dieser folgenden Diskussion bildet der äußerste Teilbereich des Verschlusses 38 eine Knotenpunktstelle 29, zu der eine elektrische Verbindung mit einem Kondensator 10 herzustellen ist. Anschließend an das Bereitstellen des leitenden Verschlusses 38 wird eine Diffusionsbarriereschicht 50, zum Beispiel Titaniumnitrid oder ein anderes Übergangsmetallnitrid, bis zu einer Stärke von etwa 500 Angström (1 Angström = 0,1 nm) oben auf der Siliziumdioxidschicht 36 und dem Knotenpunkt 29 bereitgestellt.
  • Mit Bezug auf 3 wird eine innere Kondensatorplattenschicht 60 über der Barriereschicht 50 und entsprechend der Knotenpunktstelle 29 gebildet. Höchst vorzugsweise weist die innere Kondensatorplattenschicht Platin auf, das bis zu einer Stärke von ungefähr 500 bis etwa 3.000 Angström gebildet ist. Mit Bezug auf 4 werden Bedingungen bereitgestellt, die effektiv sind zum Gestalten und Entfernen eines Teilbereichs aus der Diffusionsbarriereschicht 50 und der inneren Kondensatorplatte 60 in eine gewünschte Form mittels eines Trockenätzverfahrens. Eine beispielhafte Trockenätzchemikalie beinhaltet Cl2.
  • Der obige Form- und Ätzschritt hat zur Folge, dass die Diffusionsbarriereschicht 50 bzw. die Plattenschicht 60 exponierte Seitenwände 51 bzw. 61 haben.
  • Mit Bezug auf 5 weist das Verfahren nach dem Bilden der inneren Kondensatorplatte 60 das Bilden einer Oxidationsbarriereschicht 70 über den exponierten inneren Kondensatorplattenseitenwänden 61 und den Diffusionsbarriereseitenwänden 51 auf. Die Oxidationsbarriereschicht 70 ist aus Siliziumnitrid, das bis zu einer Stärke von etwa 500 Angström gebildet wird. Höchst vorzugsweise hat die Oxidationsbarriereschicht 70 eine Stärke, die geringer als die Stärkenabmessung der inneren Kondensatorplattenschicht 60 ist.
  • Mit Bezug auf 6 und nach dem Bilden der Oxidationsbarriereschicht 70 wird eine, vorzugsweise Siliziumdioxid aufweisende, Oxidschicht 80 oben auf der Oxidationsbarriereschicht 70 gebildet. Diese Siliziumdioxidschicht 80 wird vorzugsweise bis zu einer Stärke größer als etwa 5.000 Angström gebildet.
  • Mit Bezug auf 7 werden effektive Bedingungen zum Planarisieren, vorzugsweise mittels chemisch-mechanischen Polierens (CMP) oder Resist-Rückätzung, der Siliziumdioxidschicht 80 relativ zur Oxidationsbarriereschicht 70 bereitgestellt. Wie gezeigt, hat die ausgewählte Technik vorzugsweise eine hohe Stopping-Selektivität auf Siliziumnitrid 70. Eine bevorzugte CMP-Technik setzt eine wässrige Masse mit abrasiven Partikeln ein, die bei Verwendung in Verbindung mit einer bei geringen Poliergeschwindigkeiten rotierenden perforierten Unterlage selektiv SiO2 entfernen.
  • Mit Bezug auf 8 weist das Verfahren nach dem Planarisationsschritt und vor dem Bilden der dielektrischen Kondensatorplatte 90 ferner das Entfernen der Oxidationsbarriereschicht 70 von oben auf der inneren Kondensatorplatte 60 auf. Dieses Entfernen wird vorzugsweise mittels einer Trockenätzchemikalie mit einer hohen Selektivität zum Ätzen von Siliziumnitrid in Bezug auf Siliziumdioxid erreicht. Eine beispielhafte Chemikalie beinhaltet CF4 oder CF4 unter Anwesenheit von O2.
  • Mit Bezug auf 9 weist das Verfahren, folgend dem Schritt des Entfernens der Oxidationsbarriereschicht 70 von oben auf der inneren Kondensatorplatte 60, um die innere Kondensatorplatte 60 zu exponieren, ferner das Bilden einer dielektrischen Kondensatorplatte 90 oben auf der unteren Kondensatorplatte 60 auf. Die dielektrische Kondensatorplatte 90 weist vorzugsweise ein Material mit hoher Dielektrizitätskonstante oder ein ferroelektrisches Material auf. Im Kontext dieses Dokuments bedeutet "hohe Dielektrizitätskonstante" größer als etwa 20. Spezifische Beispielmaterialien beinhalten BaxSr1-xTiO3; PbZrxTi1-xO3 und SrBi2Ta2O9.
  • Wie in 10 ersichtlich, wird danach eine äußere Kondensatorplatte 100 gebildet, die vorzugsweise aus Platin ist. Wie erkannt werden wird, stellt das Verfahren der vorliegenden Erfindung ein Mittel zum Bilden eines Kondensators bereit, wobei die innere Kondensatorseitenwand 61 während des Bereitstellens der dielektrischen Kondensatorplatte 90 unter normalen Prozessbedingungen von substanzieller Oxidation abgeschirmt wird. Somit wird die parasitäre Kondensatorbildung reduziert oder im Wesentlichen eliminiert.

Claims (7)

  1. Verfahren zum Bilden eines Kondensators, aufweisend: Bereitstellen eines Substrats (30–38), das eine planare obere Fläche besitzt, die eine Knotenpunktstelle (29) besitzt, mit der eine elektrische Verbindung mit einem Kondensator herzustellen ist; Bilden einer planaren inneren Kondensatorplatte (60) über der Knotenpunktstelle (29), wobei die innere Kondensatorplatte eine freiliegende Seitenwand (61) besitzt; Bilden einer Oxidationsbarriereschicht (70) oben auf der inneren Kondensatorplatte (60) und über der inneren Kondensatorplattenseitenwand (61), wobei die Oxidationsbarriereschicht Siliziumnitrid aufweist; Bilden einer Oxidschicht (80) über der Oxidationsbarriereschicht (70); nach Bildung der Oxidschicht (80) selektives Planarisieren der Oxidschicht (80), so dass die Oxidationsbarriereschicht (70), die über der inneren Kondensatorplatte (60) liegt, freigelegt ist; nach dem selektiven Planarisieren der Oxidschicht (80) Bilden einer dielektrischen Kondensatorplatte (90) über der inneren Kondensatorplatte (60), wobei die Oxidationsbarriereschicht (70) die Oxidation der inneren Kondensatorplattenseitenwand (61) während der Bereitstellung der dielektrischen Kondensatorplatte (90) begrenzt; und Bilden einer äußeren Kondensatorplatte (100) über der dielektrischen Kondensatorplatte (90).
  2. Verfahren zum Bilden eines Kondensators gemäß Anspruch 1, wobei nach dem Schritt des Planarisierens und vor dem Bilden der dielektrischen Kondensatorplatte die Oxidationsbarriereschicht von oben auf der inneren Kondensatorplane entfernt wird, um die innere Kondensatorplatte freizulegen.
  3. Verfahren zum Bilden eines Kondensators gemäß Anspruch 1, wobei nach dem Bereitstellen des Substrats eine Diffusionsbarriereschicht (50) über der Knotenpunktstelle (29) gebildet wird, bevor die innere Kondensatorplatte gebildet wird, wobei die innere Kondensatorplatte und die Diffusionsbarriereschicht so gestaltet werden, dass sie jeweils eine freiliegende Seitenwand besitzen, und wobei die Oxidationsbarriereschicht (70) des Weiteren über der Diffusionsbarriereschichtseitenwand gebildet wird.
  4. Verfahren zum Bilden eines Kondensators gemäß Anspruch 1, wobei nach dem Schritt des Planarisierens und vor dem Bereitstellen der dielektrischen Kondensatorplatte (90) die Oxidationsbarriereschicht (70) von oben auf der inneren Kondensatorplatte (60) entfernt wird, um die innere Kondensatorplatte (60) freizulegen.
  5. Verfahren zum Bilden eines Kondensators gemäß Anspruch 1, wobei die Oxidschicht (80) Siliziumdioxid aufweist.
  6. Verfahren zum Bilden eines Kondensators gemäß Anspruch 1, wobei die dielektrische Kondensatorplatte ein Material mit einer Dielektrizitätskonstante von größer als etwa 20 aufweist.
  7. Verfahren zum Bilden eines Kondensators gemäß Anspruch 1, wobei die dielektrische Kondensatorplatte (90) ein ferroelektrisches Material aufweist.
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093575A (en) * 1996-09-04 2000-07-25 Nippon Steel Corporation Semiconductor device and production method of a semiconductor device having a capacitor
US6251720B1 (en) 1996-09-27 2001-06-26 Randhir P. S. Thakur High pressure reoxidation/anneal of high dielectric constant materials
US5910880A (en) 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
JP3090198B2 (ja) * 1997-08-21 2000-09-18 日本電気株式会社 半導体装置の構造およびその製造方法
US6063713A (en) * 1997-11-10 2000-05-16 Micron Technology, Inc. Methods for forming silicon nitride layers on silicon-comprising substrates
US6165833A (en) 1997-12-19 2000-12-26 Micron Technology, Inc. Semiconductor processing method of forming a capacitor
US6911371B2 (en) * 1997-12-19 2005-06-28 Micron Technology, Inc. Capacitor forming methods with barrier layers to threshold voltage shift inducing material
KR100506513B1 (ko) * 1997-12-27 2007-11-02 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
US7034353B2 (en) * 1998-02-27 2006-04-25 Micron Technology, Inc. Methods for enhancing capacitors having roughened features to increase charge-storage capacity
US6150706A (en) * 1998-02-27 2000-11-21 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6682970B1 (en) 1998-02-27 2004-01-27 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6162744A (en) * 1998-02-28 2000-12-19 Micron Technology, Inc. Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers
US6191443B1 (en) 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
US6156638A (en) 1998-04-10 2000-12-05 Micron Technology, Inc. Integrated circuitry and method of restricting diffusion from one material to another
US6730559B2 (en) 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6165834A (en) * 1998-05-07 2000-12-26 Micron Technology, Inc. Method of forming capacitors, method of processing dielectric layers, method of forming a DRAM cell
US6255186B1 (en) 1998-05-21 2001-07-03 Micron Technology, Inc. Methods of forming integrated circuitry and capacitors having a capacitor electrode having a base and a pair of walls projecting upwardly therefrom
JP2000138349A (ja) * 1998-10-30 2000-05-16 Sharp Corp 半導体記憶装置の製造方法
US6159786A (en) * 1998-12-14 2000-12-12 Taiwan Semiconductor Manufacturing Company Well-controlled CMP process for DRAM technology
WO2000046856A1 (fr) * 1999-02-04 2000-08-10 Rohm Co., Ltd. Condensateur et son procede de fabrication
US6696718B1 (en) * 1999-04-06 2004-02-24 Micron Technology, Inc. Capacitor having an electrode formed from a transition metal or a conductive metal-oxide, and method of forming same
TW454330B (en) * 1999-05-26 2001-09-11 Matsushita Electronics Corp Semiconductor apparatus and its manufacturing method
US6720096B1 (en) 1999-11-17 2004-04-13 Sanyo Electric Co., Ltd. Dielectric element
JP3976462B2 (ja) * 2000-01-26 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
US6590246B1 (en) * 2000-02-08 2003-07-08 Micron Technology, Inc. Structures and methods for improved capacitor cells in integrated circuits
US7005695B1 (en) 2000-02-23 2006-02-28 Micron Technology, Inc. Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
US6339007B1 (en) 2000-05-02 2002-01-15 International Business Machines Corporation Capacitor stack structure and method of fabricating description
US6833329B1 (en) 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6686298B1 (en) 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6660657B1 (en) 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
US6903005B1 (en) 2000-08-30 2005-06-07 Micron Technology, Inc. Method for the formation of RuSixOy-containing barrier layers for high-k dielectrics
US6461909B1 (en) 2000-08-30 2002-10-08 Micron Technology, Inc. Process for fabricating RuSixOy-containing adhesion layers
US6562684B1 (en) 2000-08-30 2003-05-13 Micron Technology, Inc. Methods of forming dielectric materials
US6410968B1 (en) * 2000-08-31 2002-06-25 Micron Technology, Inc. Semiconductor device with barrier layer
US6576964B1 (en) * 2000-08-31 2003-06-10 Micron Technology, Inc. Dielectric layer for a semiconductor device having less current leakage and increased capacitance
US6521544B1 (en) 2000-08-31 2003-02-18 Micron Technology, Inc. Method of forming an ultra thin dielectric film
JP2002151657A (ja) * 2000-11-08 2002-05-24 Sanyo Electric Co Ltd 誘電体素子およびその製造方法
US6709945B2 (en) 2001-01-16 2004-03-23 Micron Technology, Inc. Reduced aspect ratio digit line contact process flow used during the formation of a semiconductor device
JP2002231903A (ja) 2001-02-06 2002-08-16 Sanyo Electric Co Ltd 誘電体素子およびその製造方法
US6696336B2 (en) * 2001-05-14 2004-02-24 Micron Technology, Inc. Double sided container process used during the manufacture of a semiconductor device
KR100420121B1 (ko) * 2001-06-21 2004-03-02 삼성전자주식회사 강유전막을 평탄화막으로 이용하는 강유전체 메모리 장치 및 그 제조방법
US6878585B2 (en) 2001-08-29 2005-04-12 Micron Technology, Inc. Methods of forming capacitors
US6670717B2 (en) * 2001-10-15 2003-12-30 International Business Machines Corporation Structure and method for charge sensitive electrical devices
US6723599B2 (en) 2001-12-03 2004-04-20 Micron Technology, Inc. Methods of forming capacitors and methods of forming capacitor dielectric layers
JP2004146772A (ja) 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2004063559A (ja) * 2002-07-25 2004-02-26 Renesas Technology Corp 半導体装置
US7008840B2 (en) * 2002-08-26 2006-03-07 Matsushita Electrical Industrial Co., Ltd. Method for manufacturing semiconductor device with capacitor elements
KR100492903B1 (ko) * 2002-11-13 2005-06-02 주식회사 하이닉스반도체 강유전체 메모리 소자의 캐패시터 제조방법
KR20050002032A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 엠티피 구조의 캐패시터를 구비하는 강유전체 메모리소자의 제조 방법
US7230292B2 (en) * 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
US7256980B2 (en) * 2003-12-30 2007-08-14 Du Pont Thin film capacitors on ceramic
US7126182B2 (en) * 2004-08-13 2006-10-24 Micron Technology, Inc. Memory circuitry
US7776715B2 (en) * 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US8742540B2 (en) * 2005-08-31 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Insulation layer to improve capacitor breakdown voltage
JP4954614B2 (ja) * 2006-05-30 2012-06-20 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4464701A (en) * 1983-08-29 1984-08-07 International Business Machines Corporation Process for making high dielectric constant nitride based materials and devices using the same
JPS63221646A (ja) * 1987-03-10 1988-09-14 Nec Corp 半導体装置
JPH0479317A (ja) * 1990-07-23 1992-03-12 Sony Corp 半導体装置の製法
US5262343A (en) * 1991-04-12 1993-11-16 Micron Technology, Inc. DRAM stacked capacitor fabrication process
JP2722873B2 (ja) * 1991-07-29 1998-03-09 日本電気株式会社 半導体装置およびその製造方法
JP3055242B2 (ja) * 1991-09-19 2000-06-26 日本電気株式会社 半導体装置およびその製造方法
JPH05109982A (ja) * 1991-10-18 1993-04-30 Sharp Corp 半導体装置及びその製造方法
US5401680A (en) * 1992-02-18 1995-03-28 National Semiconductor Corporation Method for forming a ceramic oxide capacitor having barrier layers
JPH0685173A (ja) * 1992-07-17 1994-03-25 Toshiba Corp 半導体集積回路用キャパシタ
JP3141553B2 (ja) * 1992-08-06 2001-03-05 日本電気株式会社 半導体装置の製造方法
JPH0685193A (ja) * 1992-09-07 1994-03-25 Nec Corp 半導体装置
JPH0783061B2 (ja) * 1993-01-05 1995-09-06 日本電気株式会社 半導体装置
KR950009813B1 (ko) * 1993-01-27 1995-08-28 삼성전자주식회사 반도체장치 및 그 제조방법
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
US5471364A (en) * 1993-03-31 1995-11-28 Texas Instruments Incorporated Electrode interface for high-dielectric-constant materials
JPH0730077A (ja) * 1993-06-23 1995-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5330931A (en) * 1993-09-22 1994-07-19 Northern Telecom Limited Method of making a capacitor for an integrated circuit
JPH07106431A (ja) * 1993-10-01 1995-04-21 Mitsubishi Electric Corp 半導体装置
JPH07176627A (ja) * 1993-12-17 1995-07-14 Nec Corp 半導体装置の製造方法
US5504041A (en) * 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers
JPH08162528A (ja) * 1994-10-03 1996-06-21 Sony Corp 半導体装置の層間絶縁膜構造
JPH08148470A (ja) * 1994-11-21 1996-06-07 Sanyo Electric Co Ltd 半導体装置の製造方法
KR0168346B1 (ko) * 1994-12-29 1998-12-15 김광호 고유전율 재료를 이용한 커패시터 및 그 제조방법
US5567636A (en) * 1995-02-27 1996-10-22 Motorola Inc. Process for forming a nonvolatile random access memory array
KR100199346B1 (ko) * 1995-04-04 1999-06-15 김영환 반도체 소자의 전하저장전극 형성방법
JPH08316430A (ja) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
US5654222A (en) * 1995-05-17 1997-08-05 Micron Technology, Inc. Method for forming a capacitor with electrically interconnected construction
US5663088A (en) * 1995-05-19 1997-09-02 Micron Technology, Inc. Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer
US5786248A (en) * 1995-10-12 1998-07-28 Micron Technology, Inc. Semiconductor processing method of forming a tantalum oxide containing capacitor

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Publication number Publication date
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US5844771A (en) 1998-12-01

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