KR20070053636A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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신이찌 아라까와
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소니 가부시끼 가이샤
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Abstract

배선이나 배선 간을 접속하는 플러그 등의 내부에 포함되어 있는 망간을 그 배선이나 접속 플러그의 상면에 확산시켜 망간 실리케이트막을 생성함으로써, 종래의 배리어막보다도 저유전율의 배리어막의 형성을 가능하게 한다. 절연막(11)에 형성된 오목부(12)의 내부에 형성된 도전체(14) 상면에, 상기 도전체(14) 상에 형성된 산화 실리콘계 절연막(21)과의 반응에 의해 생성된 망간 실리케이트막(22)이 형성되어 있는 것이다.
도전체, 절연막, 망간 실리케이트막, 배리어막, 산화 실리콘계 절연막, 반도체 기판, 질화 탄화 실리콘

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 반도체 장치에 따른 일 실시예의 제1 예를 도시한 개략적인 구성 단면도.
도 2는 본 발명의 반도체 장치에 따른 일 실시예의 제2 예를 도시한 개략적인 구성 단면도.
도 3은 본 발명의 반도체 장치에 따른 일 실시예의 제3 예를 도시한 개략적인 구성 단면도.
도 4는 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제1 예를 도시한 제조 공정 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제2 예를 도시한 제조 공정 단면도.
도 6은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제2 예를 도시한 제조 공정 단면도.
도 7은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제3 예를 도시한 제조 공정 단면도.
도 8은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제3 예를 도 시한 제조 공정 단면도.
도 9은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제4 예를 도시한 제조 공정 단면도.
도 10은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제5 예를 도시한 제조 공정 단면도.
도 11은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제6 예를 도시한 제조 공정 단면도.
도 12는 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제7 예를 도시한 제조 공정 단면도.
도 13은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제7 예를 도시한 제조 공정 단면도.
도 14는 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제7 예를 도시한 제조 공정 단면도.
도 15는 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제7 예를 도시한 제조 공정 단면도.
도 16은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제8 예를 도시한 제조 공정 단면도.
도 17은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제8 예를 도시한 제조 공정 단면도.
도 18은 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제8 예를 도시한 제조 공정 단면도.
도 19는 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제8 예를 도시한 제조 공정 단면도.
도 20은 종래 기술의 반도체 장치의 일례를 도시한 개략적인 구성 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
11 : 절연막
12 : 오목부
21 : 산화 실리콘계 절연막
22 : 망간 실리케이트막
[비특허 문헌 1] Z.C.Wu, T.J.Chou, S.H.Lin, Y.L.Huang, C.H.Lin, L.P.Li, B.T.Chen, Y.C.Lu, C.C.Chiang, M.C.Chen, W.Chang, S.M.Jang, and M.S.Liang저 「High Performance 90/65㎚ BEOL Technology with CVD Porous Low-K Dielectrics(K~2.5) and Low-K Etching Stop(K~3.0)」 International Electron Device Meeting Tech. Dig., December 2003 p.849-852, 2003년
[비특허 문헌 2] T.Usui, H.Nasu, J.Koike, M.Wada, S.Takahashi, N.Shimizu, T.Nishikawa, M.Yoshimura and H.Shibata저 「Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSixOy Barrier Layer」 International Interconnect Technology Conference 2005 p.188-190 2005년
본 발명은, 배선 간 용량의 저감을 용이하게 한 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
구리(Cu) 배선의 다마신(Damascene) 구조에서는, 도 20에 도시하는 바와 같이, 산화막(211) 내에의 구리 확산을 방지할 목적으로, 산화막(211)에 형성된 배선 홈(212) 내면에 배리어막(213)이 형성되어 있다. 통상적으로, 배선 홈(212)의 측벽 및 바닥 부분은, 배리어막(13)에, 탄탈(Ta), 질화 탄탈(TaN), 질화 티탄(TiN), 질화 텅스텐(WN) 등의 메탈계 재료를 이용하는 경우가 많고, 또한 배선 홈(212) 내부에 배리어막(213)을 개재하여 형성된 구리 배선(214) 상면의 배리어 절연막(215)에는 실리콘계 절연막 재료가 이용되며, 예를 들면, 질화 실리콘(SiN), 질화 탄화 실리콘(SiCN), 탄화 실리콘(SiC), SiCON 등의 화학적 기상 성장(CVD)계 재료가 이용되는 경우가 많다.
구리 배선(214) 상면에 형성되는 배리어막(215)으로서 필요한 요소는, 구리의 확산을 억제하는 배리어성 외에, 배리어막(215) 자체의 유전율, 배리어막과 그 계면과의 밀착성, 배리어막(215)의 가공의 유연성도, 로버스트한 프로세스 구축에는 중요한 파라미터라고 할 수 있다. 특히, 65㎚ 세대 이후의 디바이스에서는, 회로의 동작 속도에 대한 영향은 배선부가 차지하는 비율이 많아지고, 구리 배 선(214) 상면의 배리어막으로서는, 유전율을 낮추면서, 상기한 특성을 갖는 것이 요구되고 있다.
구리 확산을 억제하는 배리어 절연막으로서는, 65㎚ 세대 이후에 요구되는 유전율을 충족시키면서, 상기한 여러 특성(구리의 확산을 억제하는 배리어성, 배리어막과 그 계면과의 밀착성, 막 스트레스, 배리어막의 가공의 유연성 등)을 만족시키는 것은 곤란하다. 또한, 배리어 절연막의 유전율과 각종 특성과의 관계의 일례는, 문헌(예를 들면, 비특허 문헌 1 참조.)에서 소개되어 있고, 배리어 절연막의 유전율과 각종 특성과는 트레이드 오프의 관계로 되어 있다.
또한, 구리의 배리어 절연막으로서, 구리 망간(CuMn) 합금 시드층을 이용하여, 소위 자기 형성적으로 구리의 배리어 절연막을 형성하는 기술이 공지되어 있다(예를 들면, 비특허 문헌 2 참조.).
해결하고자 하는 문제점은, 배선 상면의 배리어 절연막 재료로서 이용되고 있는 재료의 유전율이 높기 때문에, 배선 간 용량의 저감이 곤란한 점이다.
본 발명은, 종래, 배선 상면에 형성되어 있던 유전율이 높은 배리어 절연막을 형성하는 것을 없애어, 배선 간 용량의 저감을 가능하게 하는 것을 과제로 한다.
본 발명의 반도체 장치는, 절연막에 형성된 오목부의 내부에 형성된 도전체 상면에, 상기 도전체 상에 형성된 산화 실리콘계 절연막과의 반응에 의해 생성된 망간 실리케이트막이 형성되어 있는 것을 특징으로 한다.
본 발명의 반도체 장치에서는, 도전체의 상면에, 상기 도전체 상에 형성된 산화 실리콘계 절연막과의 반응에 의해 생성된 망간 실리케이트막이 형성되어 있기 때문에, 종래의 실리콘계의 배리어 절연막을 형성할 필요가 없게 된다. 또한, 이 망간 실리케이트막은 절연막 상에 형성되지 않고 도전체 상면에만 선택적으로 형성되어 있다.
본 발명의 반도체 장치의 제조 방법은, 절연막에 형성된 오목부의 내부에, 망간을 포함하는 구리계 막으로 이루어지는 도전체를 형성하는 공정과, 상기 도전체를 피복하도록 상기 절연막 상에 산화 실리콘계 절연막을 형성하는 공정과, 상기 도전체 내에 포함되는 망간과 상기 산화 실리콘계 절연막의 반응에 의해 상기 도전체 상면에 망간 실리케이트층을 형성하는 공정을 구비한 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에서는, 도전체의 상면에, 상기 도전체 상에 형성한 산화 실리콘계 절연막과의 반응에 의해 생성된 망간 실리케이트막을 형성하기 때문에, 종래의 유전율이 높은 실리콘계의 배리어 절연막을 형성할 필요가 없게 된다. 또한, 이 망간 실리케이트막은, 절연막 상에 형성되지 않고 도전체 상면에만 선택적으로 형성된다.
<실시예>
본 발명의 반도체 장치에 따른 일 실시예의 제1 예를, 도 1의 개략적인 구성 단면도에 의해 설명한다.
도 1에 도시하는 바와 같이, 절연막(11)에 오목부(12)가 형성되어 있다. 이 오목부(12)는, 예를 들면, 배선 홈이거나, 혹은 상층 배선과 하층 배선을 접속하는 접속 구멍이거나, 혹은 배선 홈과 이 배선 홈의 저부에 형성된 접속 구멍이다. 여기서는, 일례로서, 배선 홈으로서 설명한다. 상기 오목부(12)의 내부에는 배리어막(13)을 개재하여 도전체(예를 들면 배선)(14)가 형성되어 있다. 상기 배리어막(13)은, 예를 들면 탄탈(Ta)막으로 형성되어 있다. 상기 도전체(14)는, 예를 들면 망간을 포함하는 것이 가능한 것으로, 구리 혹은 구리를 주성분으로 하는 구리 합금 등의 구리계 재료로 형성되어 있다. 상기 절연막(11) 상에는, 상기 도전체(14) 상을 피복하도록 산화 실리콘계 절연막(21)이 형성되어 있다. 상기 도전체(14) 상면에는, 이 도전체(14) 내에 포함되어 있던 망간(Mn)과 상기 산화 실리콘계 절연막(21)의 실리콘(Si)과 산소(O)와의 반응에 의해 생성된 망간 실리케이트(MnSixOy)막(22)이 형성되어 있다. 이 x, y는 구리에 대한 배리어성을 고려하여 적절히 설정된다.
또한, 상기 절연막(11)은 산화 실리콘계 절연막으로 형성되며, 상기 배리어막(13)은 망간 실리케이트(MnSixOy)막으로 형성되어 있어도 된다. 이 x, y는 구리에 대한 배리어성을 고려하여 적절히 설정된다. 이 망간 실리케이트막은, 예를 들면, 상기 절연막(11)이 산화 실리콘계 절연막으로 형성되어 있고, 상기 오목부(12) 내에 도전체(14)를 형성하기 전에, 상기 오목부(12) 내면에 형성된, 예를 들면 구리 망간 합금층(도시하지 않음)의 망간(Mn)과 상기 산화 실리콘계 절연막의 실리콘(Si)과 산소(O)가 반응함으로써 생성된다.
이와 같이, 배리어막(13)이 망간 실리케이트막으로 이루어지는 경우에는, 상기 배리어막(13)과 상기 망간 실리케이트막(22)은, 동종의 재료인 망간 실리케이트막으로 연속적으로 접속하도록 형성할 수 있다. 이 때문에, 상기 도전체(14)는 상기 배리어막(13)과 상기 망간 실리케이트막(22)에 의해 포함된 상태로 된다.
상기 구성을 갖는 반도체 장치(1)에서는, 도전체(14)의 상면에, 산화 실리콘계 절연막(21)과의 반응에 의해 생성된 망간 실리케이트막(22)이 형성되어 있기 때문에, 종래의 실리콘계의 배리어 절연막을 형성할 필요가 없게 되므로, 배선 간의 용량값을 저감할 수 있다고 하는 이점이 있다. 또한, 절연막(11) 상에는 형성되지 않고, 도전체(14)의 상면에만 선택적으로 망간 실리케이트막(22)이 형성되어 있기 때문에, 배선 간 용량의 저감이 가능하게 된다고 하는 이점이 있다. 또한, 오목부(12)의 내면과 도전체(14)의 경계에 망간 실리케이트막으로 이루어지는 배리어막(13)이 형성되어 있는 것에서는, 망간 실리케이트막으로 이루어지는 배리어막(13)과 망간 실리케이트막(22)으로 도전체(14)를 감싸게 되므로, 구리의 마이그레이션 내성이 높아져서, 일렉트로 마이그레이션, 스트레스 마이그레이션 등에 대한 배선 신뢰성을 향상시킬 수 있다고 하는 이점이 있다.
다음으로, 본 발명의 반도체 장치에 따른 일 실시예의 제2 예를, 도 2의 개략적인 구성 단면도에 의해 설명한다. 제2 예는, 오목부(13)가 배선 홈과 접속 구멍으로 이루어지는 것으로, 배선 상에 망간 실리케이트막을 형성한 것이다.
도 2에 도시하는 바와 같이, 반도체 기판(도시하지 않음) 상에, 제1 절연막(31)이 예를 들면 산화 실리콘계 절연막으로 형성되어 있다. 이 제1 절연막(31) 은, 예를 들면 유전율이 3 이하인 무기계 산화막, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로, 200㎚의 두께로 형성되어 있다. 상기 제1 절연막(31)에는 오목부(이하, 배선 홈으로서 설명함)(32)가, 예를 들면 150㎚의 깊이로 형성되어 있다. 상기 배선 홈(32) 내부에는, 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(33)을 개재하여 구리계 막으로 이루어지는 도전체(이하 제1 배선으로서 설명함)(37)로 이루어져 있다.
상기 제1 배선(34)의 상면에는, 제1 배선(34) 내로 확산된 망간(Mn)과, 이 제1 배선(34)의 상면에 형성한 산화 실리콘계 절연막(도시하지 않음) 내의 실리콘(Si), 산소(O)와 반응하여 생성된, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(35)이 형성되어 있다. 즉, 구리계 배선으로 되는 제1 배선(34) 상에만 선택적으로 망간 실리케이트막(35)이 형성되어 있다. 또한, 상기 산화 실리콘계 절연막은 제거되어 있다.
또한 상기 제1 배선(34)을 피복하도록 상기 제1 절연막(31) 상에 배리어막(36)이 형성되어 있다. 이 배리어막(36)은, 예를 들면 질화 탄화 실리콘(SiCN)막으로 성막되어 있고, 예를 들면 30㎚의 두께로 형성되어 있다. 상기 배리어막(36) 상에는 제2 절연막(41)이 형성되어 있다. 이 제2 절연막(41)은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 250㎚의 두께로 퇴적하여 형성되어 있다.
상기 제2 절연막(41) 상에는 상기 배리어막(36)을 관통하여 제1 배선(34)에 도달하는 비어홀(42)이 형성되어 있다. 또한, 비어홀(42) 상부의 제2 절연막(41)에는, 배선 홈(43)이 형성되어 있다. 즉, 배선 홈(43)의 저부에 상기 비어홀(42)이 형성되어 있다. 상기 배선 홈(43)의 내부 및 비어홀(42)의 내부에는, 시드막(도시하지 않음) 내의 망간(Mn)과 산화 실리콘계 절연막으로 이루어지는 제2 절연막(41) 내의 실리콘(Si), 산소(O)가 반응하여 생성된, 구리 배리어성이 높은, 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(44)을 개재하여, 도전체의 제2 배선(45) 및 접속 플러그(46)가 형성되어 있다. 상기 배리어막(44)은, 상기 배선 홈(43) 측벽과 저면 및 비어홀(42)의 측벽에, 소위 자기 형성되어 있다.
상기 제2 배선(45)을 피복하도록 상기 제2 절연막(41) 상에는 산화 실리콘계 절연막으로 이루어지는 제3 절연막(51)이 형성되어 있다. 이 산화 실리콘계 절연막은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 250㎚의 두께로 퇴적하여 형성되어 있다.
또한, 상기 제2 배선(45)과 상기 제3 절연막(51) 사이에는, 제2 배선(45) 내로 확산된 망간(Mn)과, 산화 실리콘계 절연막으로 이루어지는 제3 절연막(51) 내의 실리콘(Si), 산소(O)가 반응하여 생성된, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(47)이 형성되어 있다. 이 망간 실리케이트막(47)은, 구리계 재료로 이루어지는 제2 배선(45) 상에만 선택적으로 형성되어 있다.
상기 구성을 갖는 반도체 장치(7)에서는, 제1 배선(34), 제2 배선(45)의 상면에, 산화 실리콘계 절연막과의 반응에 의해 생성된 망간 실리케이트막(35, 47)이 형성되어 있기 때문에, 종래의 실리콘계의 배리어 절연막을 형성할 필요가 없게 되므로, 배선 간의 용량값을 저감할 수 있다고 하는 이점이 있다. 또한, 제1 절연막(31) 상, 제2 절연막(41) 상에는 형성되지 않고, 제1 배선(34), 제2 배선(45)의 상면에만 선택적으로 망간 실리케이트막(35, 47)이 형성되어 있기 때문에, 배선 간 용량의 저감이 가능하게 된다고 하는 이점이 있다. 또한, 제1 배선(34)을 배리어막(33)과 망간 실리케이트막(35)으로 감싸게 되고, 제2 배선(45) 및 접속 플러그(46)를 배리어막(44)과 망간 실리케이트막(47)으로 감싸게 되므로, 구리의 마이그레이션 내성이 높아져서, 일렉트로 마이그레이션, 스트레스 마이그레이션 등에 대한 배선 신뢰성을 향상시킬 수 있다고 하는 이점이 있다.
다음으로, 본 발명의 반도체 장치에 따른 일 실시예의 제3 예를, 도 3의 개략적인 구성 단면도에 의해 설명한다. 제3 예는, 오목부(13)가 배선 홈과 접속 구멍으로 이루어지는 것으로, 배선 상과 접속 플러그 상의 양쪽에 망간 실리케이트막을 형성한 것이다.
도 3에 도시하는 바와 같이, 반도체 기판(도시하지 않음) 상에, 제1 절연막(31)이 예를 들면 산화 실리콘계 절연막으로 형성되어 있다. 이 제1 절연막(31)은, 예를 들면 유전율이 3 이하인 무기계 산화막, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로, 200㎚의 두께로 형성되어 있다. 상기 제1 절연막(31)에는 오목부(이하 배선 홈으로서 설명함)(32)가, 예를 들면 150㎚의 깊이로 형성되어 있다. 상기 배선 홈(32) 내부에는, 망간 실리케이트(MnSixOy)막으 로 이루어지는 배리어막(33)을 개재하여 구리계 막으로 이루어지는 도전체(이하 제1 배선으로서 설명함)(34)가 형성되어 있다.
상기 제1 배선(34)의 상면에는, 제1 배선(34) 내로 확산된 망간(Mn)과, 이 제1 배선(34)의 상면에 형성되어 있는 산화 실리콘계 절연막으로 이루어지는 제2 절연막(41) 내의 실리콘(Si), 산소(O)와 반응하여 생성된, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(35)이 형성되어 있다. 즉, 구리계 배선으로 되는 제1 배선(34) 상에만 선택적으로 망간 실리케이트막(35)이 형성되어 있다.
상기 제2 절연막(41)은, 상기 제1 배선(34) 상을 피복하도록 상기 제1 절연막(31) 상에 형성되어 있다. 이 산화 실리콘계 절연막은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 100㎚의 두께로 퇴적하여 형성되어 있다.
상기 제2 절연막(41)에는 상기 제1 배선(34)에 도달하는 오목부(이하 비어홀로서 설명함)(42)가 형성되어 있다. 상기 비어홀(42)의 내부에는, 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(44)을 개재하여 구리계 막으로 이루어지는 도전체(이하 접속 플러그로서 설명함)(46)가 형성되어 있다.
상기 접속 플러그(46)의 상면에는, 접속 플러그(46) 내로 확산된 망간(Mn)과, 이 접속 플러그(46)의 상면에 형성되어 있는 산화 실리콘계 절연막으로 이루어지는 제3 절연막(51) 내의 실리콘(Si), 산소(O)와 반응하여 생성된, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(47)이 형성되어 있다. 즉, 접속 플러그(46) 상에만 선택적으로 망간 실리케이트막(47)이 형성되어 있다.
상기 제3 절연막(51)은, 상기 접속 플러그(46) 상을 피복하도록 상기 제2 절연막(41) 상에 형성되어 있다. 이 산화 실리콘계 절연막은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 150㎚의 두께로 퇴적하여 형성되어 있다.
상기 제3 절연막(51)에는 오목부(이하 배선 홈으로서 설명함)(52)가 형성되어 있다. 상기 배선 홈(52) 내부에는, 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(53)을 개재하여 구리계 막으로 이루어지는 도전체(이하 제2 배선으로 설명함)(54)가 형성되어 있다.
또한 상기 제2 배선(54)의 상면에는, 제2 배선(54) 내로 확산된 망간(Mn)과, 이 제2 배선(54)의 상면에 형성된 산화 실리콘계 절연막으로 이루어지는 제4 절연막(61) 내의 실리콘(Si), 산소(O)와 반응하여 생성된, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(55)이 형성되어 있다. 즉, 구리계 배선으로 되는 제2 배선(54) 상에만 선택적으로 망간 실리케이트막(55)이 형성되어 있다.
상기 구성을 갖는 반도체 장치(8)에서는, 제1 배선(34), 제2 배선(54)의 상면에, 산화 실리콘계 절연막과의 반응에 의해 생성된 망간 실리케이트막(35, 55)이 형성되어 있기 때문에, 종래의 실리콘계의 배리어 절연막을 형성할 필요가 없게 되므로, 배선 간의 용량값을 저감할 수 있다고 하는 이점이 있다. 또한, 제1 절연막(31) 상, 제3 절연막(51) 상에는 형성되지 않고, 제1 배선(34), 제2 배선(54)의 상면에만 선택적으로 망간 실리케이트막(35, 55)이 형성되어 있기 때문에, 배선 간 용량의 저감이 가능하게 된다고 하는 이점이 있다. 또한, 제1 배선(34)을 배리어 막(33)과 망간 실리케이트막(35)으로 감싸게 되고, 접속 플러그(46)를 배리어막(44)과 망간 실리케이트막(47)으로 감싸게 되며, 제2 배선(54)을 배리어막(53)과 망간 실리케이트막(55)으로 감싸게 되므로, 구리의 마이그레이션 내성이 높아져서, 일렉트로 마이그레이션, 스트레스 마이그레이션 등에 대한 배선 신뢰성을 향상시킬 수 있다고 하는 이점이 있다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제1 예를, 도 4의 제조 공정 단면도에 의해 설명한다.
도 4의 (1)에 도시하는 바와 같이, 절연막(11)에 오목부(12)를 형성한다. 이 절연막은, 예를 들면 산화 실리콘계 절연막으로 형성한다. 상기한 오목부(12)는, 예를 들면 배선 홈이며, 예를 들면 상층 배선과 하층 배선을 접속하는 접속 구멍이거나, 또는 배선 홈과 이 배선 홈의 저부에 형성된 접속 구멍이어도 된다. 여기서는, 일례로서, 배선 홈으로서 설명한다. 상기 오목부(12)의 형성 방법은, 통상의 레지스트 도포와 리소그래피 기술에 의해 레지스트 마스크(도시하지 않음)를 형성하고, 그 레지스트 마스크를 이용하여, 드라이 에칭에 의해 상기 절연막(11)에 오목부(12)를 형성한다. 그 후, 상기 레지스트 마스크는 제거한다.
다음으로, 상기 오목부(12)의 내면에 구리 망간 합금층을 형성하고, 또한 구리막으로 상기 오목부(12) 내를 매립한 후, 열처리를 실시하여, 절연막(11)과 구리막 사이에 망간 실리케이트막으로 이루어지는 배리어막(13)을 형성한다. 그 후, 절연막(11) 상의 잉여의 구리막, 배리어막(13)을 제거함으로써, 상기 오목부(12) 내부에 망간 실리케이트막으로 이루어지는 배리어막(13)을 개재하여 구리막으로 이 루어지는 도전체(예를 들면 배선)(14)를 형성한다. 이 때, 잉여의 망간이 구리막 내에 확산되어 있다.
다음으로, 도 4의 (2)에 도시하는 바와 같이, 상기 도전체(14)를 피복하도록 상기 절연막(11) 상에 산화 실리콘계 절연막(21)을 형성한다. 이 산화 실리콘계 절연막(21)은, 예를 들면 산화 실리콘(SiO2)을 주성분으로 하는 막이면 된다. 여기서는, 일례로서 저유전율의 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로 형성하였다.
다음으로, 도 4의 (3)에 도시하는 바와 같이, 열처리를 행함으로써, 도전체(14) 내의 망간과 산화 실리콘계 절연막의 실리콘(Si) 및 산소(O)를 반응시켜, 상기 절연막(11)과 상기 도전체(14)와의 계면에 망간 실리케이트(MnSixOy)막(22)을 형성한다. 이 x, y는 구리에 대한 배리어성을 고려하여 적절히 설정된다.
상기 망간 실리케이트막으로 이루어지는 배리어막(13)과 상기 망간 실리케이트막(22)은 연속적으로 접속하도록 형성되어 있다. 이 때문에, 상기 도전체(14)은 망간 실리케이트막으로 이루어지는 배리어막(13)과 망간 실리케이트막(22)에 의해 포함된 상태로 된다.
상기 반도체 장치의 제조 방법에서는, 도전체(14)의 상면에, 도전체(14) 상에 형성한 산화 실리콘계 절연막(21)과의 반응에 의해 생성된 망간 실리케이트막(22)을 형성하기 때문에, 종래의 유전율이 높은 실리콘계의 배리어 절연막을 형성할 필요가 없게 된다. 또한, 이 망간 실리케이트막(22)은, 절연막(11) 상에 형 성되지 않고 도전체(14) 상면에만 선택적으로 형성되기 때문에, 배선 간 용량의 저감이 가능하게 된다고 하는 이점이 있다. 또한, 망간 실리케이트막(22)을 절연막(11) 상에는 형성하지 않고 도전체(14) 상면에만 선택적으로 형성하므로, 망간 실리케이트막으로 이루어지는 배리어막(13)과 망간 실리케이트막(22)으로 도전체(14)가 포함된다. 이것에 의해, 구리의 마이그레이션 내성이 높아져서, 일렉트로 마이그레이션, 스트레스 마이그레이션 등에 대한 배선 신뢰성을 향상시킬 수 있다고 하는 이점이 있다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제2 예를, 도 5~도 6의 제조 공정 단면도에 의해 설명한다.
도 5의 (1)에 도시하는 바와 같이, 반도체 기판(도시하지 않음) 상에, 절연막(11)을 형성한다. 이 절연막(11)은, 예를 들면 화학 기상법(CVD)을 이용하여, 유전율이 3 이하인 무기계 산화막, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로 형성한다. 그 막두께는, 예를 들면 200㎚으로 한다. 또한, 상기 절연막(11) 상에 유기 반사 방지막(BARC:bottom anti refractive Coat)(71)을 도포하여 형성한 후, 오목부(예를 들면 배선 홈)(12)를 형성하기 위한 에칭 마스크(72)를, 예를 들면 화학 증폭형 ArF 레지스트를 이용하여 형성한다. 이 에칭 마스크(72)에는, 예를 들면 선 폭 60㎚의 홈 패턴(73)을 형성한다.
다음으로, 도 5의 (2)에 도시하는 바와 같이, 상기 에칭 마스크(72)〔상기 도 5의 (1) 참조〕를 이용하여 상기 절연막(11)을 가공하고, 홈 패턴(73)〔상기 도 5의 (2) 참조〕이 연장 형성된 오목부(배선 홈)(12)를 형성한다. 이 에칭에서는, 예를 들면 불화 탄소(CF)계의 에칭 가스를 이용하여, 상기 오목부(12)를 예를 들면 150㎚의 깊이로 형성한다. 그 후, 이 에칭 가공으로 남은 에칭 마스크(72), 유기 반사 방지막(71)을, 예를 들면 산소(O2)계 가스 애싱으로 박리한다.
다음으로, 도 5의 (3)에 도시하는 바와 같이, 상기 오목부(12)의 내면 및 상기 절연막(11)의 표면에, 배리어 메탈막(74)을 형성한다. 이 배리어 메탈막(74)에는, 예를 들면 탄탈(Ta)막을 이용하고, 그 막두께는 예를 들면 5㎚로 하였다. 또한, 시드막(75)을 형성한다. 이 시드막(75)은, 예를 들면 망간(Mn)을 2wt% 함유한 구리 망간(CuMn) 합금막으로 이루어지며, 예를 들면 40㎚의 두께로 형성하였다. 이들 배리어 메탈막(74), 시드막(75)은, 스퍼터링법, 원자층 증착법 등의 박막 형성 기술에 의해 형성할 수 있다. 또한, 전해 도금(ECP)법 혹은 CVD법으로, 오목부(12)를 매립하도록 구리계 막(76)을 형성하였다. 여기서는, 구리막을 형성하였다.
다음으로, 도 5의 (4)에 도시하는 바와 같이, 기계적 화학 연마(CMP)법에 의해, 절연막(11) 표면의 잉여의 구리계 막(76)〔상기 도 5의 (3) 참조〕, 시드막(75), 배리어 메탈막(74) 등을 연마하여, 절연막(11) 표면을 노출시킴과 함께, 상기 오목부(12) 내에 배리어 메탈막(74), 시드막(75)을 개재하여 구리계 막(76)으로 이루어지는 도전체(예를 들면 배선)(14)를 형성한다.
다음으로, 도 6의 (5)에 도시하는 바와 같이, 상기 구리계 막(76)을 피복하도록 상기 절연막(11) 상에 산화 실리콘계 절연막(21)을 형성한다. 이 산화 실리 콘계 절연막(21)은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 250㎚의 두께로 퇴적하여 형성하였다.
다음으로, 도 6의 (6)에 도시하는 바와 같이, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 시드막(75)〔상기 도 5의 (4) 참조〕중의 망간(Mn)이 구리계 막(76)〔상기 도 5의 (4) 참조〕의 표면 부분까지 확산되고, 이 망간(Mn)이 산화 실리콘계 절연막(21) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixO)층(22)을 형성한다. 즉, 구리계 막(76)으로 이루어지는 도전체(14) 상에만 선택적으로, 구리/배리어성을 갖는 망간 실리케이트막(22)이 형성된 것으로 된다. 또한, 산화 실리콘계 절연막(21)을 CVD 성막할 때의 서멀 버젯에 의해, 자기 형성 배리어막인 망간 실리케이트막(22)을 형성하기 위해 상기 열처리는, 필수는 아니지만, 망간 실리케이트막(22)의 형성 효율을 높이기 위해 행하는 것이 바람직하다. 또한, 시드막(75) 내의 망간이 망간 실리케이트막(22)을 생성할 때에 사용되므로, 시드막(75)은 구리막으로 되고 도전체(14)의 일부로 된다. 따라서, 오목부(12) 내에는 배리어막(74)을 개재하여 도전체(14)가 형성되고, 이 도전체(14) 상면에 망간 실리케이트막(22)이 형성된다.
상기 반도체 장치의 제조 방법에서는, 기존 기술에서 형성하였던 배선 상의 유전율이 5정도인 질화 탄화 실리콘(SiCN)계 절연막을 형성하지 않아도 되므로, 용량값은, 종래 기술과 비교하여 10% 저감할 수 있었다. 또한, 도전체(14)와 망간 실리케이트막(22)과의 계면 밀착성이 향상됨으로써, 스트레스 마이그레이션(SM), 일렉트로 마이그레이션(EM) 등의 내성이 향상되어, 배선 신뢰성의 개선이 얻어졌다.
또한, 상기 반도체 장치의 제조 방법에서는, 소위 싱글 다마신(Single-damascene) 구조를 설명하였지만, 듀얼 다마신(Dual-damascene) 구조에 대해서도, 본 발명의 반도체 장치의 제조 방법은 마찬가지로 적용하는 것이 가능하다. 또한, 도전체(14)를 구성하는 재료로서는, 구리, 구리 합금 등으로 구성되는 구리계 막뿐만 아니라, 은(Ag), 금(Au), 알루미늄(Al) 등의 금속을 이용하는 것도 가능하다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제3 예를, 도 7~도 8의 제조 공정 단면도에 의해 설명한다.
도 7의 (1)에 도시하는 바와 같이, 상기 도 5의 (1)~(2)에 의해 설명한 제2 예와 마찬가지로 하여, 반도체 기판(도시하지 않음) 상에, 절연막(11)을 산화 실리콘계 절연막으로 형성한다. 이 절연막(11)은, 예를 들면 화학 기상법(CVD)을 이용하여, 유전율이 3 이하인 무기계 산화막, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로 형성한다. 그 막두께는, 예를 들면 200㎚으로 한다. 또한, 에칭에 의해 상기 절연막(11)에 오목부(예를 들면 배선 홈)(12)를 형성한다. 이 에칭에서는, 예를 들면 불화 탄소(CF)계의 에칭 가스를 이용하여, 상기 오목부(12)를 예를 들면 150㎚의 깊이로 형성한다.
다음으로, 상기 오목부(12)의 내면 및 상기 절연막(11)의 표면에, 시드막(75)을 형성한다. 이 시드막(75)은, 예를 들면 구리 망간(CuMn) 합금막으로 이루어지며, 예를 들면 40㎚의 두께로 형성하였다. 이 시드막(75)은, 스퍼터링법, 원자층 증착법 등의 박막 형성 기술에 의해 성막할 수 있다. 또한, 전해 도금(ECP)법 혹은 CVD법으로, 오목부(12)를 매립하도록 구리계 막(76)을 형성하였다. 여기서는, 구리막을 형성하였다.
다음으로, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 구리계 막(76)의 구리의 그레인 성장이 촉진됨과 함께, 시드막(75) 내의 망간(Mn)과 산화 실리콘계 절연막으로 이루어지는 절연막(11) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(13)을 형성한다. 이와 같이 하여, 배리어막(13)은, 오목부(12)의 측벽 및 저면에, 소위 자기 형성된다.
다음으로, 도 7의 (2)에 도시하는 바와 같이, 기계적 화학 연마(CMP)법에 의해, 절연막(11) 표면의 잉여의 구리계 막(76)〔상기 도 7의 (1) 참조〕, 배리어막(13)〔상기 도 7의 (1) 참조〕, 시드막(75)〔상기 도 7의 (1) 참조〕의 미반응 부분 등을 연마하여, 절연막(11) 표면을 노출시킴과 함께, 상기 오목부(12) 내에 망간 실리케이트로 이루어지는 배리어막(13)을 개재하여 구리계 막(76)으로 이루어지는 도전체(배선)(14)를 형성한다. 상기 망간 실리케이트막의 형성에서는, 구리 망간 합금으로 이루어지는 시드막(75) 내의 망간을 모두 소비하지 않고, 망간을 남기고 있다. 이 망간은, 도전체(14) 내로 확산되고 있다.
다음으로, 도 7의 (3)에 도시하는 바와 같이, 상기 도전체(14)를 피복하도록 상기 절연막(11) 상에 산화 실리콘계 절연막(21)을 형성한다. 이 산화 실리콘계 절연막(21)은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 250㎚의 두께로 퇴적하여 형성하였다.
다음으로, 도 8에 도시하는 바와 같이, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 도전체(14) 내로 확산된 망간(Mn)이 도전체(14)의 표면 부분까지 확산되고, 이 망간(Mn)이 산화 실리콘계 절연막(21) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)층(22)을 형성한다. 즉, 구리계 배선으로 되는 도전체(14) 상에만 선택적으로 망간 실리케이트막(22)이 형성된 것으로 된다. 또한, 산화 실리콘계 절연막(21)을 CVD 성막할 때의 서멀 버젯에 의해, 자기 형성 배리어막인 망간 실리케이트막(22)을 형성하기 위해 상기 열처리는 필수는 아니지만, 망간 실리케이트막(22)의 형성 효율을 높이기 위해 행하는 것이 바람직하다.
상기 반도체 장치의 제조 방법에서는, 기존 기술로 형성하고 있던 배선 상의 유전율이 5정도인 질화 탄화 실리콘(SiCN)계 절연막을 형성하지 않아도 되므로, 용량값은, 상기 제조 방법의 제2 예와 마찬가지로 종래 기술과 비교하여 저감할 수 있었다. 또한, 도전체(14)와 망간 실리케이트막(22)과의 계면 밀착성이 향상됨으로서, 스트레스 마이그레이션(SM), 일렉트로 마이그레이션(EM) 등의 내성이 향상되어, 배선 신뢰성의 개선이 얻어졌다.
또한, 상기 반도체 장치의 제조 방법에서는, 소위 싱글 다마신(Single-damascene) 구조를 설명하였지만, 듀얼 다마신(Dual-damascene) 구조에 대해서도, 본 발명의 반도체 장치의 제조 방법은 마찬가지로 적용하는 것이 가능하다. 또한, 도전체(14)를 구성하는 재료로서는, 구리, 구리 합금 등으로 구성되는 구리계 막뿐만 아니라, 은(Ag), 금(Au), 알루미늄(Al) 등의 금속을 이용하는 것도 가능하다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제4 예를, 도 9의 제조 공정 단면도에 의해 설명한다.
도 9의 (1)에 도시하는 바와 같이, 상기 도 5의 (1)~(2)에 의해 설명한 제2 예와 마찬가지로 하여, 반도체 기판(도시하지 않음) 상에, 절연막(11)을 산화 실리콘계 절연막으로 형성한다. 이 절연막(11)은, 예를 들면 화학 기상법(CVD)을 이용하여, 유전율이 3 이하인 무기계 산화막, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로 형성한다. 그 막두께는, 예를 들면 200㎚으로 한다. 또한, 에칭에 의해 상기 절연막(11)에 오목부(예를 들면 배선 홈)(12)를 형성한다. 이 에칭에서는, 예를 들면 불화 탄소(CF)계의 에칭 가스를 이용하여, 상기 오목부(12)를 예를 들면 150㎚의 깊이로 형성한다.
다음으로, 상기 오목부(12)의 내면 및 상기 절연막(11)의 표면에, 제1 시드막(77)을 형성한다. 이 제1 시드층(77)은, 예를 들면 구리 망간(CuMn) 합금막으로 이루어지며, 예를 들면 40㎚의 두께로 형성하였다. 이 제1 시드막(77)은, 스퍼터링법, 원자층 증착법 등의 박막 형성 기술에 의해 성막할 수 있다. 또한, 전해 도금(ECP)법 혹은 CVD법으로, 제1 구리계 막(78)을 형성한다. 여기서는, 구리막을 예를 들면 50㎚의 두께로 형성하였다.
계속해서, 상기 제1 구리계 막(78)의 표면에, 제2 시드막(79)을 형성한다. 이 제2 시드막(79)은, 예를 들면 구리 망간(CuMn) 합금막으로 이루어지며, 예를 들면 10㎚의 두께로 형성하였다. 이 제2 시드막(79)은, 스퍼터링법, 원자층 증착법 등의 박막 형성 기술에 의해 성막할 수 있다. 또한, 전해 도금(ECP)법 혹은 CVD법으로, 상기 오목부(11)를 매립하도록 제2 구리계 막(80)을 형성한다. 여기서는, 구리막을 형성하였다. 또한, 각 시드막(77, 79), 각 구리계 막(78, 80)의 막두께를 조정하여, 오목부(12) 내를 상기 이상의 다수층 구조로 하는 것도 가능하다.
다음으로, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 제1, 제2 구리계 막(78, 80)의 구리의 그레인 성장이 촉진됨과 함께, 제1, 제2 시드막(77, 79) 내의 망간(Mn)과 산화 실리콘계 절연막으로 이루어지는 절연막(11) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(도시하지 않음)을 형성한다. 이와 같이 하여, 배리어막은, 오목부(12)의 측벽 및 저면에, 소위 자기 형성된다.
다음으로, 도 9의 (2)에 도시하는 바와 같이, 기계적 화학 연마(CMP)법에 의해, 절연막(11) 표면의 잉여의 제1, 제2 구리계 막(78, 80)〔상기 도 9(1) 참조〕, 제1, 제2 시드막(77, 79)〔상기 도 9의 (1) 참조〕의 미반응 부분, 배리어막(13) 등을 연마하여, 절연막(11) 표면을 노출시킴과 함께, 상기 오목부(12) 내에 망간 실리케이트로 이루어지는 배리어막(13)을 개재하여 구리계 막(78, 80)으로 이루어지는 도전체(배선)(14)를 형성한다. 상기 망간 실리케이트막의 형성에서는, 구리 망간 합금으로 이루어지는 제1, 제2 시드막(77, 79) 내의 망간을 모두 소비하지 않고, 망간을 남기고 있다. 이 망간은, 도전체(14) 내로 확산된다.
다음으로, 도 9의 (3)에 도시하는 바와 같이, 상기 도전체(14)를 피복하도록 상기 절연막(11) 상에 산화 실리콘계 절연막(21)을 형성한다. 이 산화 실리콘계 절연막(21)은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 250㎚의 두께로 퇴적하여 형성하였다.
다음으로, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 도전체(14) 내로 확산된 망간(Mn)이 도전체(14)의 표면 부분까지 확산되고, 이 망간(Mn)이 산화 실리콘계 절연막(21) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(22)을 형성한다. 즉, 구리계 배선으로 되는 도전체(14) 상에만 선택적으로 망간 실리케이트막(22)이 형성된 것으로 된다. 또한, 산화 실리콘계 절연막(21)을 CVD 성막할 때의 서멀 버젯에 의해, 자기 형성 배리어막인 망간 실리케이트막(22)을 형성하기 위해 상기 열처리는 필수는 아니지만, 망간 실리케이트막(22)의 형성 효율을 높이기 위해 행하는 것이 바람직하다.
상기 반도체 장치의 제조 방법에서는, 기존 기술로 형성하고 있던 배선 상의 유전율이 5정도인 질화 탄화 실리콘(SiCN)계 절연막을 형성하지 않아도 되므로, 용 량값은, 상기 제조 방법의 제2 예와 마찬가지로 종래 기술과 비교하여 저감할 수 있었다. 또한, 도전체(14)와 망간 실리케이트막(22)과의 계면 밀착성이 향상됨으로써, 스트레스 마이그레이션(SM), 일렉트로 마이그레이션(EM) 등의 내성이 향상되어, 배선 신뢰성의 개선이 얻어졌다. 또한, 도전체(예를 들면 배선) 상의 절연막, 예를 들면 산화 실리콘계 절연막(21)에 비어홀을 형성할 때의 에칭 가공 시에, 상기 망간 실리케이트막(22)이 두껍게 형성되기 때문에, 소위 관통이 억제되며, 이 결과, 비아 저항값의 변동을 30% 저감할 수 있었다.
구리 망간 합금으로 이루어지는 제1, 제2 시드막(77, 79)과 같이 2층의 망간 공급원으로 되는 층을 복수층으로 형성함으로써, 망간 실리케이트막(22)의 생성 효율이 높여진다. 예를 들면, 구리 망간 합금층을 1층만 두껍게 형성한 것에서는, 그 후의 구리계 막의 매립에서 매립 불량이 발생할 가능성이 있다. 즉, 보이드를 발생할 가능성이 있어, 배선의 신뢰성을 열화시키게 된다.
또한, 상기 반도체 장치의 제조 방법에서는, 소위 싱글 다마신(Single-damascene) 구조를 설명하였지만, 듀얼 다마신(Dual-damascene) 구조에 대해서도, 본 발명의 반도체 장치의 제조 방법은 마찬가지로 적용하는 것이 가능하다. 또한, 도전체(14)를 구성하는 재료로서는, 구리, 구리 합금 등으로 구성되는 구리계 막뿐만 아니라, 은(Ag), 금(Au), 알루미늄(Al) 등의 금속을 이용하는 것도 가능하다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제5 예를, 도 10의 제조 공정 단면도에 의해 설명한다.
도 10의 (1)에 도시하는 바와 같이, 상기 도 5의 (1)~(3)에 의해 설명한 제2 예와 마찬가지로 하여, 반도체 기판(도시하지 않음) 상에, 절연막(11)을 산화 실리콘계 절연막으로 형성한다. 이 절연막(11)은, 예를 들면 화학 기상법(CVD)을 이용하여, 유전율이 3 이하인 무기계 산화막, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로 형성한다. 그 막두께는, 예를 들면 200㎚으로 한다. 또한, 에칭에 의해 상기 절연막(11)에 오목부(예를 들면 배선 홈)(12)를 형성한다. 이 에칭에서는, 예를 들면 불화 탄소(CF)계의 에칭 가스를 이용하여, 상기 오목부(12)를 예를 들면 150㎚의 깊이로 형성한다.
다음으로, 상기 오목부(12)의 내면 및 상기 절연막(11)의 표면에, 배리어 메탈막(74)을 형성한다. 이 배리어 메탈막(74)에는, 예를 들면 탄탈(Ta)막을 이용하며, 그 막두께는 예를 들면 5㎚으로 하였다. 또한, 제1 시드막(77)을 형성한다. 이 제1 시드층(77)은, 예를 들면 구리 망간(CuMn) 합금막으로 이루어지며, 예를 들면 40㎚의 두께로 형성하였다. 이 제1 시드막(77)은, 스퍼터링법, 원자층 증착법 등의 박막 형성 기술에 의해 성막할 수 있다. 또한, 전해 도금(ECP)법 혹은 CVD법으로, 제1 구리계 막(78)을 형성한다. 여기서는, 구리막을 예를 들면 50㎚의 두께로 형성하였다.
계속해서, 상기 제1 구리계 막(78)의 표면에, 제2 시드막(79)을 형성한다. 이 제2 시드막(79)은, 예를 들면 구리 망간(CuMn) 합금막으로 이루어지며, 예를 들면 10㎚의 두께로 형성하였다. 이 제2 시드막(79)은, 스퍼터링법, 원자층 증착법 등의 박막 형성 기술에 의해 성막할 수 있다. 또한, 전해 도금(ECP)법 혹은 CVD법으로, 상기 오목부(11)를 매립하도록 제2 구리계 막(80)을 형성한다. 여기서는, 구리막을 형성하였다. 또한, 각 시드막(77, 79), 각 구리계 막(78, 80)의 막두께를 조정하여, 오목부(12) 내를 상기 이상의 다수층 구조로 하는 것도 가능하다.
다음으로, 도 10의 (2)에 도시하는 바와 같이, 기계적 화학 연마(CMP)법에 의해, 절연막(11) 표면의 잉여의 제1, 제2 구리계 막(78, 80)〔상기 도 10의 (1) 참조〕, 제1, 제2 시드막(77, 79)〔상기 도 10의 (1) 참조〕, 배리어 메탈막(74) 등을 연마하여, 절연막(11) 표면을 노출시킴과 함께, 상기 오목부(11) 내에 배리어 메탈막(74)을 개재하여, 제1 시드막(77), 제1 구리계 막(78), 제2 시드막(79), 제2 구리계 막(80)의 적층 구조가 형성된다.
다음으로, 도 10의 (3)에 도시하는 바와 같이, 상기 적층 구조를 피복하도록 상기 절연막(11) 상에 산화 실리콘계 절연막(21)을 형성한다. 이 산화 실리콘계 절연막(21)은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 250㎚의 두께로 퇴적하여 형성하였다.
다음으로, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 제1, 제2 시드막(77, 79)〔상기 도 10의 (2) 참조〕 내의 망간(Mn)이 제1, 제2 시드막(77, 79)의 구리의 부분 및 제1, 제2 구리계 막(78, 80)〔상기 도 10의 (2) 참조〕으로 이루어지는 도전체(14)의 표면 부분까지 확산되고, 이 망간(Mn)이 산화 실리콘계 절연막(21) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(22)을 형성한다. 즉, 구리계 배선으로 되는 도전체(14) 상에만 선택 적으로 망간 실리케이트막(22)이 형성된 것으로 된다. 따라서, 오목부(12) 내에 배리어 메탈막(74)을 개재하여 도전체(14)가 형성되고, 이 도전체(14)의 상면에만 망간 실리케이트막(22)이 형성된다. 또한, 산화 실리콘계 절연막(21)을 CVD 성막할 때의 서멀 버젯에 의해, 자기 형성 배리어막인 망간 실리케이트막(22)을 형성하기 위해 상기 열처리는 필수는 아니지만, 망간 실리케이트막(22)의 형성 효율을 높이기 위해 행하는 것이 바람직하다.
상기 반도체 장치의 제조 방법에서는, 기존 기술에서 형성하였던 배선 상의 유전율이 5정도인 질화 탄화 실리콘(SiCN)계 절연막을 형성하지 않아도 되므로, 용량값은, 상기 제조 방법의 제2 예와 마찬가지로 종래 기술과 비교하여 저감할 수 있었다. 또한, 도전체(14)와 망간 실리케이트막(22)과의 계면 밀착성이 향상됨으로써, 스트레스 마이그레이션(SM), 일렉트로 마이그레이션(EM) 등의 내성이 향상되어, 배선 신뢰성의 개선이 얻어졌다. 또한, 도전체(예를 들면 배선) 상의 절연막, 예를 들면 산화 실리콘계 절연막(21)에 비어홀을 형성할 때의 에칭 가공 시에, 상기 망간 실리케이트막(22)이 두껍게 형성되기 때문에, 소위 관통이 억제되고, 이 결과, 비아 저항값의 변동을 30% 저감할 수 있었다.
또한, 상기 반도체 장치의 제조 방법에서는, 소위 싱글 다마신(Single-damascene) 구조를 설명하였지만, 듀얼 다마신(Dual-damascene) 구조에 대해서도, 본 발명의 반도체 장치의 제조 방법은 마찬가지로 적용하는 것이 가능하다. 또한, 도전체(14)를 구성하는 재료로서는, 구리, 구리 합금 등으로 구성되는 구리계 막뿐만 아니라, 은(Ag), 금(Au), 알루미늄(Al) 등의 금속을 이용하는 것도 가능하다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제6 예를, 도 11의 개략적인 구성 단면도에 의해 설명한다.
도 11의 (1)에 도시하는 바와 같이, 상기 도 7의 (1), (2)에 의해 설명한 제조 방법과 마찬가지로 하여, 반도체 기판(도시하지 않음) 상에, 절연막(11)을 산화 실리콘계 절연막으로 형성한다. 이 절연막(11)은, 예를 들면 화학 기상법(CVD)을 이용하여, 유전율이 3 이하인 무기계 산화막, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로 형성한다. 그 막두께는, 예를 들면 200㎚으로 한다. 또한, 에칭에 의해 상기 절연막(11)에 오목부(예를 들면 배선 홈)(12)를 형성한다. 이 에칭에서는, 예를 들면 불화 탄소(CF)계의 에칭 가스를 이용하여, 상기 오목부(12)를 예를 들면 150㎚의 깊이로 형성한다. 다음으로, 상기 오목부(12)에, 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(13)을 개재하여 구리계 막으로 이루어지는 도전체(예를 들면 배선)(14)를 형성한다. 상기 망간 실리케이트막의 형성에서는, 구리 망간 합금으로 이루어지는 시드막(75)〔상기 도 7의 (3) 참조〕 내의 망간을 모두 소비하지 않고, 망간을 남기고 있다. 이 망간은, 도전체(14) 내로 확산된다.
다음으로, 도 11의 (2)에 도시하는 바와 같이, 상기 도전체(14)를 피복하도록 상기 절연막(11) 상에 산화 실리콘계 절연막(21)을 형성한다. 이 산화 실리콘계 절연막(21)은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 10㎚의 두께로 퇴적하여 형성하였다. 또한, 산화 실리콘계 절연막(21) 상에, 유기 절 연막(23)을 형성한다. 이 유기 절연막(23)은, 예를 들면 폴리아릴에테르막으로 형성되며, 예를 들면 240㎚의 두께로 형성된다.
다음으로, 도 11의 (3)에 도시하는 바와 같이, 열처리(경화)를 행한다. 이 열처리는, 예를 들면 가열 온도를 350℃, 가열 시간을 30분으로 하여 행하였다. 이 처리에 의해, 도전체(14) 내로 확산된 망간(Mn)이 도전체(14)의 표면 부분까지 확산되고, 이 망간(Mn)이 산화 실리콘계 절연막(21) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(22)을 형성한다. 즉, 구리계 배선으로 되는 도전체(14) 상에만 선택적으로 망간 실리케이트막(22)이 형성된 것으로 된다.
상기 반도체 장치의 제조 방법에서는, 기존 기술에서 형성하였던 배선 상의 유전율이 5정도인 질화 탄화 실리콘(SiCN)계 절연막을 형성하지 않아도 되므로, 용량값은, 상기 제조 방법의 제2 예와 마찬가지로 종래 기술과 비교하여 저감할 수 있었다. 또한, 도전체(14)와 망간 실리케이트막(22)과의 계면 밀착성이 향상됨으로써, 스트레스 마이그레이션(SM), 일렉트로 마이그레이션(EM) 등의 내성이 향상되어, 배선 신뢰성의 개선이 얻어졌다. 또한, 유기 절연막(23)을 형성하는 프로세스에 적용할 수 있으므로, 층간 절연막의 막종의 선택 폭이 넓어진다고 하는 이점이 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 소위 싱글 다마신(Single-damascene) 구조를 설명하였지만, 듀얼 다마신(Dual-damascene) 구조에 대해서도, 본 발명의 반도체 장치의 제조 방법은 마찬가지로 적용하는 것이 가능하다. 또한, 도전체(14)를 구성하는 재료로서는, 구리, 구리 합금 등으로 구성되는 구리계 막뿐만 아니라, 은(Ag), 금(Au), 알루미늄(Al) 등의 금속을 이용하는 것도 가능하다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제7 예를, 도 12~도 15의 개략적인 구성 단면도에 의해 설명한다.
도 12의 (1)에 도시하는 바와 같이, 상기 도 11에 의해 설명한 제6 예와 마찬가지로 하여, 반도체 기판(도시하지 않음) 상에, 제1 절연막(31)을 산화 실리콘계 절연막으로 형성한다. 이 제1 절연막(31)은, 예를 들면 화학 기상법(CVD)을 이용하여, 유전율이 3 이하인 무기계 산화막, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로 형성한다. 그 막두께는, 예를 들면 200㎚으로 한다. 또한, 에칭에 의해 상기 제1 절연막(31)에 오목부(이하 배선 홈으로서 설명함)(32)를 형성한다. 이 에칭에서는, 예를 들면 불화 탄소(CF)계의 에칭 가스를 이용하여, 상기 배선 홈(32)을 예를 들면 150㎚의 깊이로 형성한다. 다음으로, 상기 배선 홈(32)에, 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(33)을 개재하여 구리계 막으로 이루어지는 도전체(이하 제1 배선으로서 설명함)(34)를 형성한다. 상기 망간 실리케이트막의 형성에서는, 구리 망간 합금으로 이루어지는 시드막(도시하지 않음)을 형성하고, 그 시드막 내의 망간을 모두 소비하지 않고, 망간을 남기고 있다. 이 망간은, 도전체(14) 내로 확산된다.
다음으로, 상기 도전체(14)를 피복하도록 상기 절연막(11) 상에 산화 실리콘 계 절연막(21)을 형성한다. 이 산화 실리콘계 절연막(21)은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 10㎚의 두께로 퇴적하여 형성하였다.
다음으로, 도 12의 (2)에 도시하는 바와 같이, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 제1 배선(34) 내로 확산된 망간(Mn)이 제1 배선(34)의 표면 부분까지 확산되고, 이 망간(Mn)이 산화 실리콘계 절연막(21) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(35)을 형성한다. 즉, 제1 배선(34) 상에만 선택적으로 망간 실리케이트막(35)이 형성된다.
다음으로, 도 12의 (3)에 도시하는 바와 같이, 상기 제1 절연막(31) 상의 상기 산화 실리콘계 절연막(21)〔상기 도 12의 (2) 참조〕을 제거한다. 이 제거 공정은, 상기 망간 실리케이트막(35)이 노출되도록 행한다. 그 방법으로서는, 예를 들면 웨트 에칭 혹은 드라이 에칭이 있다.
다음으로, 도 12의 (4)에 도시하는 바와 같이, 상기 제1 배선(34) 상을 피복하도록 상기 제1 절연막(31) 상에 배리어막(36)을 형성한다. 이 배리어막(36)은, 예를 들면 질화 탄화 실리콘(SiCN)막으로 성막되며, 예를 들면 30㎚의 두께로 형성한다. 이 배리어막(36)은, 예를 들면 CVD에 의해 성막한다.
다음으로, 도 13의 (5)에 도시하는 바와 같이, 상기 배리어막(36) 상에 제2 절연막(41)을 형성한다. 이 제2 절연막(41)은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 250㎚의 두께로 퇴적하여 형성하였다.
다음으로, 도 13의 (6)에 도시하는 바와 같이, 상기 제2 절연막(41) 상에 비어홀을 형성하기 위한 에칭 마스크(도시하지 않음)를, 예를 들면 화학 증폭형 ArF 레지스트를 이용하여 형성한다. 다음으로, 상기 제2 절연막(41)을 에칭 가공하여 비어홀(42)을 형성한다. 이 에칭에서는, 비어홀(42) 저부에 질화 탄화 실리콘으로 이루어지는 배리어막(36)이 형성되어 있기 때문에, 상기 에칭 가공 시에 높은 선택성을 확보하는 것이 가능하게 되므로, 로버스트(Robust)한 가공이 가능하게 된다.
다음으로, 도 14의 (7)에 도시하는 바와 같이, 상기 제2 절연막(41) 상에 상기 비어홀(42)을 매립하도록 유기 반사 방지막(BARC:bottom anti refractive Coat)(81)을 도포하여 형성한 후, 배선 홈을 형성하기 위한 에칭 마스크(82)를, 예를 들면 화학 증폭형 ArF 레지스트를 이용하여 형성한다. 이 에칭 마스크(82)에는 배선 홈 패턴(83)이 형성되어 있다.
다음으로, 도 14의 (8)에 도시하는 바와 같이, 상기 유기 반사 방지막(81)〔상기 도 14의 (7) 참조〕 및 상기 제2 절연막(41)을 에칭 가공하여 배선 홈(43)을 형성한다. 이 배선 홈(43)의 저부에는 상기 비어홀(42)이 형성되어 있다. 그 후, 상기 에칭 마스크(81) 및 유기 반사 방지막(82)〔상기 도 14의 (7) 참조〕을 제거한다.
다음으로, 도 15의 (9)에 도시하는 바와 같이, 상기 비어홀(42)의 저부에 형성되어 있는 배리어막(36)을 제거하고, 비어홀(42)을 망간 실리케이트막(35)을 개재하여 제1 배선(34)에 접속시킨다. 이 에칭에서는, 에칭 가스에 예를 들면 불화 탄소(CF)계 가스계 가스를 이용하였다.
다음으로, 도 15의 (10)에 도시하는 바와 같이, 상기 도 7~도 8에 의해 설명한 것과 마찬가지로 하여, 상기 배선 홈(43)의 내면 및 비어홀(42)의 내면 및 상기 제2 절연막(41)의 표면에, 예를 들면 구리 망간(CuMn) 합금막으로 이루어지는 시드막(도시하지 않음)을, 예를 들면 40㎚의 두께로 형성하고, 또한, 전해 도금(ECP)법 혹은 CVD법으로, 상기 배선 홈(43) 및 비어홀(42)을 매립하도록 구리계 막을 형성한다. 다음으로, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 구리계 막의 구리의 그레인 성장이 촉진됨과 함께, 시드막 내의 망간(Mn)과 산화 실리콘계 절연막으로 이루어지는 제2 절연막(41) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(44)을 형성한다. 이와 같이 하여, 배리어막(44)은, 상기 배선 홈(43) 측벽과 저면 및 비어홀(42)의 측벽에, 소위 자기 형성된다.
다음으로, 기계적 화학 연마(CMP)법에 의해, 제2 절연막(41) 표면의 잉여의 구리계 막, 시드막 등을 제거하여, 제2 절연막(41) 표면을 노출시킴과 함께, 상기 배선 홈(43) 및 비어홀(42)의 각 내부에 망간 실리케이트막으로 이루어지는 배리어막(44)을 개재하여 구리계 막으로 이루어지는 도전체(제2 배선(45)과 접속 플러그(46))를 형성한다. 상기 망간 실리케이트막의 형성에서는, 구리 망간 합금으로 이루어지는 시드막 내의 망간을 모두 소비하지 않고, 망간을 남기고 있다. 이 망간은, 도전체(제2 배선(45)과 접속 플러그(46)) 내로 확산된다.
다음으로 상기 도전체(제2 배선(45))를 피복하도록 상기 제2 절연막(41) 상에 산화 실리콘계 절연막으로 이루어지는 제3 절연막(51)을 형성한다. 이 산화 실리콘계 절연막은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 250㎚의 두께로 퇴적하여 형성하였다.
다음으로, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 도전체(제2 배선(45)과 접속 플러그(46)) 내로 확산된 망간(Mn)이 제2 배선(45)의 표면 부분까지 확산되고, 이 망간(Mn)이 산화 실리콘계 절연막으로 이루어지는 제3 절연막(51) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(47)을 형성한다. 즉, 제2 배선(45) 상에만 선택적으로 망간 실리케이트막(47)이 형성된다. 또한, 실리콘계 절연막을 CVD 성막할 때의 서멀 버젯에 의해, 자기 형성 배리어막인 망간 실리케이트막(47)이 형성되기 때문에, 상기 열처리는, 필수는 아니지만, 망간 실리케이트막(47)의 형성 효율을 높이기 위해 행하는 것이 바람직하다.
상기 반도체 장치의 제조 방법에서는, 용량값에 관해서는, 종래 기술과 동일 레벨이지만, 계면 밀착성 향상에 의해, 스트레스 마이그레이션(SM), 일렉트로 마이그레이션(EM) 신뢰성도 개선이 얻어졌다. 그것 외에, 질화 탄화 실리콘으로 이루어지는 배리어막(36)은 비어홀의 에칭 가공 시의 선택성이 높음으로써, 로버스트한 비어홀 가공이 가능하다. 이것에 의해, 비어홀 가공 시의 관통이 억제되므로, 비 아 저항값의 변동을 50% 저감할 수 있다고 하는 이점이 있다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예의 제8 예를, 도 16~도 18의 개략적인 구성 단면도에 의해 설명한다.
도 16의 (1)에 도시하는 바와 같이, 상기 제3 예와 마찬가지로 하여, 반도체 기판(도시하지 않음) 상에, 제1 절연막(31)을 산화 실리콘계 절연막으로 형성한다. 이 제1 절연막(31)은, 예를 들면 화학 기상법(CVD)을 이용하여, 유전율이 3 이하인 무기계 산화막, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)막으로 형성한다. 그 막두께는, 예를 들면 200㎚으로 한다. 또한, 에칭에 의해 상기 제1 절연막(31)에 오목부(이하 배선 홈으로서 설명함)(32)를 형성한다. 이 에칭에서는, 예를 들면 불화 탄소(CF)계의 에칭 가스를 이용하여, 상기 배선 홈(32)을 예를 들면 150㎚의 깊이로 형성한다. 다음으로, 상기 배선 홈(32)에, 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(33)을 개재하여 구리계 막으로 이루어지는 도전체(이하 제1 배선으로서 설명함)(34)를 형성한다. 상기 망간 실리케이트막의 형성에서는, 구리 망간 합금으로 이루어지는 시드막(도시하지 않음) 내의 망간을 모두 소비하지 않고, 망간을 남기고 있다. 이 망간은, 제1 배선(34) 내로 확산된다.
다음으로, 도 16의 (2)에 도시하는 바와 같이, 상기 제1 배선(34)을 피복하도록 상기 제1 절연막(31) 상에 산화 실리콘계 절연막으로 이루어지는 제2 절연막(41)을 형성한다. 이 산화 실리콘계 절연막은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 100㎚의 두께로 퇴적하여 형성하였다.
다음으로, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 30분으로 하여 행하였다. 이 처리에 의해, 제1 배선(34) 내로 확산된 망간(Mn)이 제1 배선(34)의 표면 부분까지 확산되고, 이 망간(Mn)이 제2 절연막(41) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(35)을 형성한다. 즉, 구리계 배선으로 되는 제1 배선(34) 상에만 선택적으로 망간 실리케이트막(35)이 형성된다.
다음으로, 도 16의 (3)에 도시하는 바와 같이, 제2 절연막(41) 상에 상기 비어홀을 형성하기 위한 에칭 마스크(도시하지 않음)를, 예를 들면 화학 증폭형 ArF 레지스트를 이용하여 형성한다. 다음으로, 상기 제2 절연막(41)을 에칭 가공하여 오목부(이하 비어홀로서 설명함)(42)를 형성한다.
다음으로, 도 16의 (4)에 도시하는 바와 같이, 상기 비어홀(42)의 내면 및 상기 산화 실리콘계 절연막으로 이루어지는 제2 절연막(41)의 표면에, 시드막(도시하지 않음)을 형성한다. 이 시드막은, 예를 들면 구리 망간(CuMn) 합금막으로 이루어지며, 예를 들면 40㎚의 두께로 형성한다. 이 시드막은, 스퍼터링법, 원자층 증착법 등의 박막 형성 기술에 의해 성막할 수 있다. 또한, 전해 도금(ECP)법 혹은 CVD법으로, 비어홀(42)을 매립하도록 구리계 막(도시하지 않음)을 형성한다. 여기서는, 구리막을 형성하였다. 이 성막 방법은, 전해 도금(ECP)법, 혹은 CVD법으로 행한다.
다음으로, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 구리계 막의 구리의 그레인 성장이 촉진됨과 함께, 시드막 내의 망간(Mn)과 산화 실리콘계 절연막으로 이루어지는 제2 절연막(41) 내의 실리콘(Si), 산소(O)가 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(44)을 형성한다. 이와 같이 하여, 배리어막(44)은, 비아홀(42)의 측벽에, 소위 자기 형성된다.
다음으로, 기계적 화학 연마(CMP)법에 의해, 제2 절연막(41) 표면의 잉여의 구리계 막, 시드막 등을 연마하여, 제2 절연막(41) 표면을 노출시킴과 함께, 상기 비어홀(42) 내에 망간 실리케이트로 이루어지는 배리어막(44)을 개재하여 구리계 막으로 이루어지는 도전체(이하 접속 플러그로서 설명함)(46)를 형성한다. 상기 망간 실리케이트막의 형성에서는, 구리 망간 합금으로 이루어지는 시드막 내의 망간을 모두 소비하지 않고, 망간을 남기고 있다. 이 망간은, 접속 플러그(46) 내로 확산된다.
다음으로, 도 17의 (5)에 도시하는 바와 같이, 상기 접속 플러그(46)를 피복하도록 상기 제2 절연막(41) 상에 산화 실리콘계 절연막으로 이루어지는 제3 절연막(51)을 형성한다. 이 산화 실리콘계 절연막은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 150㎚의 두께로 퇴적하여 형성하였다.
다음으로, 도 17의 (6)에 도시하는 바와 같이, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리 에 의해, 접속 플러그(46) 내로 확산된 망간(Mn)이 접속 플러그(46)의 표면 부분까지 확산되고, 이 망간(Mn)이 산화 실리콘계 절연막으로 이루어지는 제3 절연막(51) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(47)을 형성한다. 즉, 접속 플러그(46) 상에만 선택적으로 망간 실리케이트막(47)으로 이루어진다.
다음으로, 상기 제3 절연막(51) 상에 유기 반사 방지막(BARC:bottom anti refractive Coat)(84)을 도포하여 형성한 후, 배선 홈을 형성하기 위한 에칭 마스크(85)를, 예를 들면 화학 증폭형 ArF 레지스트를 이용하여 형성한다. 이 에칭 마스크(85)에는 배선 홈 패턴(86)이 형성되어 있다.
다음으로, 도 18의 (7)에 도시하는 바와 같이, 상기 유기 반사 방지막〔상기 도 17의 (6) 참조〕(84) 및 상기 제3 절연막(51)을 에칭 가공하여 오목부(이하 배선 홈으로서 설명함)(52)를 형성한다. 이 배선 홈(52)의 저부에는 상기 접속 플러그(46)가 형성되어 있다. 그 후, 상기 에칭 마스크(85) 및 유기 반사 방지막(84)〔상기 도 17의 (6) 참조〕을 제거한다.
다음으로, 도 18의 (8)에 도시하는 바와 같이, 상기 배선 홈(52)의 내면 및 상기 제3 절연막(51)의 표면에, 시드막(도시하지 않음)을 형성한다. 이 시드막은, 예를 들면 구리 망간(CuMn) 합금막으로 이루어지며, 예를 들면 40㎚의 두께로 형성하였다. 이 시드막은, 스퍼터링법, 원자층 증착법 등의 박막 형성 기술에 의해 성막할 수 있다. 또한, 전해 도금(ECP)법 혹은 CVD법으로, 상기 배선 홈(52)을 매립 하도록 구리계 막을 형성한다. 여기서는, 구리막을 형성하였다. 이 성막 방법은, 전해 도금(ECP)법, 혹은 CVD법으로 행한다.
다음으로, 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행하였다. 이 처리에 의해, 구리계 막의 구리의 그레인 성장이 촉진됨과 함께, 시드막 내의 망간(Mn)과 산화 실리콘계 절연막으로 이루어지는 제3 절연막(51) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막으로 이루어지는 배리어막(53)을 형성한다. 이와 같이 하여, 배리어막(53)은, 산화 실리콘계 절연막에 접하는 상기 배선 홈(52)의 측벽 및 저면에, 소위 자기 형성된다.
다음으로, 기계적 화학 연마(CMP)법에 의해, 제3 절연막(51) 표면의 잉여의 구리계 막, 시드막 등을 연마하여, 제3 절연막(51) 표면을 노출시킴과 함께, 상기 배선 홈(52) 내에 망간 실리케이트로 이루어지는 배리어막(53)을 개재하여 구리계 막으로 이루어지는 도전체(이하 제2 배선으로서 설명함)(54)를 형성한다. 상기 망간 실리케이트막의 형성에서는, 구리 망간 합금으로 이루어지는 시드막 내의 망간을 모두 소비하지 않고, 망간을 남기고 있다. 이 망간은, 제2 배선(54) 내로 확산된다.
다음으로, 도 19의 (9)에 도시하는 바와 같이, 상기 제2 배선(54) 상에도 상기 각 실시예에서 설명한 어느 하나의 방법을 채용함으로써, 제2 배선(54)의 상면에 망간 실리케이트막을 형성한다. 예를 들면, 제2 배선(54)을 피복하도록 상기 제3 절연막(51) 상에 산화 실리콘계 절연막으로 이루어지는 제4 절연막(61)을 형성한다. 이 산화 실리콘계 절연막은, 예를 들면 MSQ(Metyl Silsesquioxane:메틸 실세스키옥산)를 150㎚의 두께로 퇴적하여 형성한다.
다음으로 열처리를 행한다. 이 열처리는, 예를 들면 가열 온도를 300℃, 가열 시간을 60분으로 하여 행한다. 이 처리에 의해, 제2 배선(54) 내로 확산된 망간(Mn)이 제2 배선(54)의 표면 부분까지 확산되고, 이 망간(Mn)이 제2 배선(54) 상부의 산화 실리콘계 절연막으로 이루어지는 제4 절연막(61) 내의 실리콘(Si), 산소(O)와 반응하여, 구리 배리어성이 높은, 박막의 망간 실리케이트(MnSixOy)막(55)을 형성한다. 즉, 제2 배선(54) 상에만 선택적으로 망간 실리케이트막(55)이 형성된다.
상기 반도체 장치의 제조 방법에서는, 기존 기술에서 형성하였던 배선 상의 유전율이 5정도인 질화 탄화 실리콘(SiCN)계 절연막을 형성하지 않아도 되므로, 용량값은, 상기 제2 예와 마찬가지로 종래 기술과 비교하여 저감할 수 있다. 또한, 제1 배선(34)과 망간 실리케이트막(35)과의 계면 밀착성, 접속 플러그(46)와 망간 실리케이트막(47)의 계면 밀착성, 제2 배선(54)과 망간 실리케이트막(55)과의 계면 밀착성이 각각 향상되며, 게다가 제1 배선(34), 접속 플러그(46), 제2 배선(54) 모두 망간 실리케이트막에 의해 포함된 상태로 되므로, 스트레스 마이그레이션(SM), 일렉트로 마이그레이션(EM) 등의 내성이 향상되어, 배선 신뢰성의 개선이 얻어진다.
본 발명의 반도체 장치는, 절연막 상에 형성되지 않고 도전체의 상면에만 선택적으로 망간 실리케이트막이 형성되어 있기 때문에, 배선 간 용량의 저감이 가능하게 된다고 하는 이점이 있다. 또한, 망간 실리케이트막이 절연막 상에 형성되지 않고 도전체 상면에만 선택적으로 형성되어 있으므로, 구리의 마이그레이션 내성이 높아져서, 일렉트로 마이그레이션, 스트레스 마이그레이션 등에 대한 배선 신뢰성을 향상시킬 수 있다고 하는 이점이 있다.
본 발명의 반도체 장치의 제조 방법은, 절연막 상에 형성하지 않고 도전체의 상면에만 선택적으로 망간 실리케이트막을 형성할 수 있기 때문에, 배선 간 용량의 저감이 가능하게 된다고 하는 이점이 있다. 또한, 망간 실리케이트막을 절연막 상에는 형성하지 않고 도전체 상면에만 선택적으로 형성하므로, 구리의 마이그레이션 내성이 높아져서, 일렉트로 마이그레이션, 스트레스 마이그레이션 등에 대한 배선 신뢰성을 향상시킬 수 있다고 하는 이점이 있다.

Claims (8)

  1. 절연막에 형성된 오목부의 내부에 형성된 도전체 상면에, 상기 도전체 상에 형성된 산화 실리콘계 절연막과의 반응에 의해 생성된 망간 실리케이트막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연막이 산화 실리콘계 절연막으로 이루어지고,
    상기 오목부의 내면과 상기 도전체의 경계에 상기 절연막의 반응에 의해 생성된 망간 실리케이트막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 도전체 상면에 형성된 망간 실리케이트막과 상기 오목부 내면에 형성된 망간 실리케이트막이 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 절연막에 형성된 오목부의 내부에, 망간을 포함하는 구리계 막으로 이루어지는 도전체를 형성하는 공정과,
    상기 도전체를 피복하도록 상기 절연막 상에 산화 실리콘계 절연막을 형성하는 공정과,
    상기 도전체 내에 포함되는 망간과 상기 산화 실리콘계 절연막의 반응에 의 해 상기 도전체 상면에 망간 실리케이트층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 오목부 내에 상기 도전체를 형성하기 전 혹은 형성 도중에, 상기 오목부 내에 상기 망간의 공급 감소로 되는 구리 망간 합금층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 절연막을 산화 실리콘계 절연막으로 형성하고,
    상기 도전체를, 상기 오목부 내에 형성한 구리 망간 합금층과 상기 오목부 내를 매립하도록 형성한 구리 혹은 구리를 주성분으로 하는 합금으로 이루어지는 구리계 막으로 형성하며,
    상기 구리 망간 합금층과 상기 산화 실리콘계 절연막으로 이루어지는 절연막의 반응에 의해 상기 구리 망간 합금층과 상기 산화 실리콘계 절연막의 경계면에 망간 실리케이트층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 산화 실리콘계 절연막을 형성한 후에 열처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 구리 망간 합금층과 상기 구리계 막을 복수층으로 적층하여 상기 도전체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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