KR101364009B1 - 다차원 마이크로구조들의 제조 - Google Patents
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Abstract
데이터 저장 디바이스의 데이터 트랜스듀서에 사용하기 위한 3차원(3-D) 마이크로구조 코일과 같지만 이에 제한되지 않는 다차원 마이크로구조를 형성하기 위한 방법이 제공된다. 몇몇 실시형태들에 따르면, 방법은, 제 1 유전체 재료에 임베딩된 제 1 도전 경로를 포함하는 베이스 영역을 제공하는 단계; 임베딩된 제 1 도전 경로에 접촉하는 제 1 시드층이 각각 부분적으로 각각 채워진 제 1 유전체 재료 내의 복수의 비아 영역들을 에칭하는 단계; 및 복수의 비아 영역들의 각각에서 도전 필러를 형성하기 위해 제 1 시드층을 사용하는 단계를 포함하며, 여기서, 각각의 도전 필러는 베이스 영역 위에서 제 1 거리로 연장되는 실질적으로 수직인 측벽을 포함한다.
Description
마이크로구조들은, 소형 디바이스 구성 및 그러한 디바이스들이 동작하는 환경에 의존하여 다양한 동작들을 수행하는 소형(miniature) 디바이스들의 클래스이다. 몇몇 마이크로구조들은 모터 또는 코일의 경우에서와 같이 동작하도록 전기 신호를 이용하는 마이크로전자기계 시스템들(MEMS)을 특징으로 할 수 있다.
인식될 바와 같이, 마이크로구조들의 제조는, 부분적으로, 특정한 디바이스들 및 MEMS 엘리먼트들의 증가된 소형화로 인해 도전을 받고 있을 수 있다. 그러한 제조는 상이한 차원(dimension)들 및 작은 허용도를 갖는 컴포넌트들을 요구할 수도 있다. 그로서, 많은 수의 복잡한 프로세싱 단계들이 적절한 마이크로구조를 제공하는데 종종 필요하다.
이들 및 다른 타입들의 마이크로구조들에서, 특히, 제조 프로세스들의 수 및 복잡도를 감소시키는 것에 관해 제조 효율도를 증가시키는 것이 종종 바람직하다.
일반적으로, 본 발명의 다양한 실시형태들은, 데이터 저장 디바이스의 데이터 트랜스듀서에서의 사용을 위한 3차원(3-D) 마이크로구조 코일(이것으로 제한되지 않음)과 같은 다차원 마이크로구조를 형성하기 위한 방법에 관한 것이다.
몇몇 실시형태들에 따르면, 일반적으로 방법은, 제 1 유전체 재료 내에 임베딩(embed)된 제 1 도전 경로를 포함하는 베이스 영역을 제공하는 단계; 임베딩된 제 1 도전 경로에 접촉하는 제 1 시드(seed)층이 각각 부분적으로 채워진 제 1 유전체 내의 복수의 비아(via) 영역들을 에칭하는 단계; 및 복수의 비아 영역들의 각각에서 도전 필러(pillar)를 형성하기 위해 제 1 시드층을 사용하는 단계를 포함하며, 여기서, 각각의 도전 필러는 베이스 영역 위에 제 1 거리로 연장하는 실질적으로 수직인 측벽을 포함한다.
추가적인 실시형태들에 따르면, 일반적으로 방법은, 제 1 유전체 재료에 제 1 도전 경로를 임베딩하는 단계; 제 1 도전 경로를 선택적으로 노출시키기 위해 제 1 유전체 재료 내에 복수의 비아 영역들을 에칭하는 단계; 제 1 시드층으로 상기 비아 영역들을 부분적으로 채우는 단계; 및 복수의 비아 영역들의 각각에서 제 1 도전 경로와 전기적으로 접촉하는 도전 필러를 형성하기 위해 제 1 시드층을 사용하는 단계를 포함한다.
또 다른 실시형태에서, 3차원 마이크로구조 장치는, 공통 시드층 및 공통 시드층 상에 각각 형성된 적어도 하나의 제 1 및 제 2 수직 컴포넌트들을 갖는다. 제 2 수직 컴포넌트는 제 1 수직 컴포넌트와는 상이한 재료로 구성되지만, 양자의 수직 컴포넌트들은 직선의 수직(straight vertical) 측벽 프로파일로 구성된 균일한 단면을 갖는다.
본 발명의 다양한 실시형태들의 특징을 나타내는 이들 및 다른 특성들 및 이점들은 다음의 상세한 설명 및 첨부한 도면들의 관점에서 이해될 수 있다.
도 1은 본 발명의 다양한 실시형태들에 따라 구성되고 동작되는 예시적인 마이크로구조의 일반적인 표현이다.
도 2는 도 1의 예시적인 마이크로구조의 단면도를 디스플레이한다.
도 3은 도 1의 예시적인 마이크로구조의 단면도를 도시한다.
도 4a 내지 도 4h는, 마이크로구조가 본 발명의 다양한 실시형태들에 따라 제조될 수 있는 방식을 일반적으로 도시한다.
도 5는 본 발명의 다양한 실시형태들에 따라 구성되고 동작되는 예시적인 마이크로구조의 등축 투영도(isometric view)를 제공한다.
도 6은 본 발명의 다양한 실시형태들에 따라 구성되고 동작되는 예시적인 마이크로구조를 도시한다.
도 7은 전자 디바이스 내의 각각의 반도체 층들 사이의 전기적 및 기계적 상호접속부로서 사용되는 또 다른 예시적인 마이크로구조를 도시한다.
도 8은 본 발명의 다양한 실시형태들에 따라 수행되는 예시적인 마이크로구조 제조 프로세스의 흐름도를 제공한다.
도 2는 도 1의 예시적인 마이크로구조의 단면도를 디스플레이한다.
도 3은 도 1의 예시적인 마이크로구조의 단면도를 도시한다.
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도 5는 본 발명의 다양한 실시형태들에 따라 구성되고 동작되는 예시적인 마이크로구조의 등축 투영도(isometric view)를 제공한다.
도 6은 본 발명의 다양한 실시형태들에 따라 구성되고 동작되는 예시적인 마이크로구조를 도시한다.
도 7은 전자 디바이스 내의 각각의 반도체 층들 사이의 전기적 및 기계적 상호접속부로서 사용되는 또 다른 예시적인 마이크로구조를 도시한다.
도 8은 본 발명의 다양한 실시형태들에 따라 수행되는 예시적인 마이크로구조 제조 프로세스의 흐름도를 제공한다.
본 발명은 일반적으로 다차원 마이크로구조들의 제조, 특히, 그러한 마이크로구조들을 제조하는 효율성을 증가시키는데 사용될 수도 있는 방법들 및 디바이스들에 관한 것이다. 종래 기술의 마이크로구조들은 다수의 복잡한 단계들을 요구하는 기술적으로 도전적인 동작들을 사용하여 종종 형성된다. 예를 들어, 다수의 상이한 재료들은 종종 충분한 허용도 내에서 구성되지 않을 수 있다. 또한, 몇몇 기존의 제조 방법들은 비유사한 도전 재료들을 동일한 마이크로구조 내에 용이하게 통합하지 못할 수 있다.
따라서, 실질적으로 수직인 측벽들과 복수의 도전 필러들을 접속시키는 임베딩된 제 1 도전 경로를 마이크로구조에 제공하는 마이크로구조 제조 방법이 여기에 기재된다. 이것은, 단순한 제조 프로세스들의 사용 및 다수의 비유사한 재료들의 통합을 허용한다. 그로서, 마이크로구조들의 동작 특징들은 마이크로구조의 컴포넌트들 사이의 차원 및 구조 관계들의 변형을 통해 조정 및 개선될 수 있다.
도 1은 본 발명의 다양한 실시형태들에 따라 구성되고 동작되는 예시적인 마이크로구조(100)의 상면도(top plan) 표현을 제공한다. 일반적으로, 마이크로구조(100)는 강자성 코어와 같이 도전성이고 자기적으로 투자성인 엘리먼트를 둘러싸는 도전성 코일을 갖는 인덕터를 특징으로 한다. 마이크로구조(100)의 그러한 특징이 단지 특정한 실시형태를 예시하는 목적들을 위한 것이며 청구된 사항으로 제한하지 않음이 인식될 것이다.
마이크로구조(100)의 코어는 도 1에서 102로 도시되어 있다. 둘러싸인 도전 코일은 일반적으로 104로 도시되어 있으며, 수직으로 연장되는 도전 경로들(110)을 전기적으로 접속시키는 복수의 제 1 도전 경로들(106) 및 제 2 도전 경로들(108)을 포함한다. 제 1 경로들(도전체들)(104)은 하부 유전체 기판(도 1에 별개로 도시되지 않음)에 임베딩되고, 제 2 도전체들(106)은 수직 경로(스탠드오프(standoff)들)(110) 및 사이에 낀 유전체 재료(별개로 도시되지 않음)에 의해 코어(102) 위에 지지된다.
도 2는 도 1의 라인(2-2)을 따른 도 1의 마이크로구조(100)의 단면 표현을 제공한다. 도전체들(106) 중 단일의 도전체만이 명확화를 위해 도 2에 도시되며, 이러한 도전체(106)는 도 1의 라인(2-2)과 이러한 도전체의 교차로 인해 부분적인 단면으로 도시되어 있다. 도 3은 도 1의 라인(3-3)을 따른 마이크로구조(100)를 도시한다.
코어(102)는 제 1 및 제 2 도전체들(106, 108) 및 스탠드오프들(110)로부터 기계적으로 지지되고 전기적으로 절연된다. 수직 스탠드오프들(110)은, 제 1 도전체들(106)로부터 코어(102)의 높이 위의 고도(elevation)까지 연장되는 도전 필러들을 특징으로 한다. 몇몇 실시형태들에서, 필러들(110)은 제 1 및 제 2 도전 경로들(106 및 108) 양자에 각각 접촉하여 커플링된 원피스(one piece) 컴포넌트들이다. 그러나, 다양한 도전 경로들의 각각의 방향들은 마이크로구조(100)의 동작 특징들을 조정하도록 변형될 수 있다.
필러들(110)이 마이크로구조의 수직의 3차원 컴포넌트로서 또한 생성될 수 있음을 유의해야 한다. 그러한 수직 컴포넌트들은 직선의 수직 측벽 프로파일로 구성된 균일한 단면을 가질 수 있다. 즉, 측벽은, 기존의 제조 방법들로부터 발생하는 비-균일 단면을 갖는 원뿔형(conical shaped) 프로파일과는 대조적으로 연속적으로 직선 및 수직이다.
다른 소형 디바이스들에 비한 마이크로구조(100)의 이점들은, 비교적 엄격한 허용도들이 도전성 엘리먼트(102)에 관한 다양한 도전 경로들의 가지각색의 포지셔닝을 통해 달성될 수 있다는 사실을 포함한다. 또한, 다수의 비유사한 재료들은 마이크로구조(100)의 동작 특징들을 최대화시키기 위해 다양한 도전 경로들 및 엘리먼트로 구현될 수 있다. 그러한 유익한 결과들은 유도성 센서들, 마이크로-스피커들, 마이크로-액츄에이터들, RF 통신 디바이스들, 진동 에너지 수확(harvesting), 및 전력 생성과 같지만 이에 제한되지는 않는 다양한 소형 디바이스들에 대해 사용될 수 있다.
마이크로구조(100)의 부가적인 이점은 수직 프로파일이다. 그러한 수직 프로파일은, 제 1 도전 경로(106) 근방에서의 더 넓은 비아 단면 및 플럭스의 유도를 위한 더 낮은 전류 요건을 허용할 수 있다. 유사하게, 수직 프로파일은, 마이크로구조(100)의 스캐일러빌리티(scalability)를 개선시키는 수직 비아들 및 자석 바들을 허용할 수 있다.
도 4a 내지 도 4h는 도 1 내지 도 3의 마이크로구조(100)와 일반적으로 유사한 마이크로구조(130)에 대한 예시적인 제조 시퀀스를 제공한다. 도 4a는 베이스 영역으로 특징지어지는, 제 1 유전체 재료(134)에 임베딩된 제 1 도전 경로(132)를 도시한다. 도전 경로(132)는, 구리 시드를 증착하고 후속하여 미리 결정된 포토레지스트 패턴으로 시드를 전기도금함으로써 형성된다. 제 1 도전 경로의 완료 시에, 유전체 재료(134)는 제 1 도전 경로(132)를 임베딩하도록 증착된다. 유전체 재료(134)는 단일 엘리먼트 또는 화합물로 제한되지 않으며, 산화물들과 같은 다양한 비-도전 재료들일 수 있다. 하나의 임베딩된 경로(132)만이 도 4에 도시되어 있지만, 부가적인 경로들이 도 1 내지 도 3에서와 같이 인접하면서 이격된 관계로 동시에 형성될 수 있다.
도 4b는 본 발명의 다양한 실시형태들에 따른 유전체 재료(134)에서의 복수의 비아 영역들(136)의 형성(formation)을 일반적으로 도시한다. 비아 영역들(136)은, 제 1 도전 경로(132)의 하나 이상의 로컬화된 영역들이 전기 접속들을 가능하게 하기 위해 노출되도록 형성될 수 있다. 비아 영역들(136)이 탭퍼된(tapered) 측벽들로 도시되어 있지만, 그러한 구성은 요구되지 않거나 제한되지 않는다. 예를 들어, 비아 영역들(136)은 비대칭이고 다양한 측벽 설계들을 가질 수 있다.
제 1 시드층(138)은 제 1 유전체 재료(134), 및 제 1 도전 경로(132)의 노출된 부분들에 인접하여 적용된다. 도 4c에 도시된 바와 같이, 제 1 시드층(138)은 포토레지스트로 패터닝되고, 도전 필러(140)는 각각의 비아 영역(136)에 형성된다. 도전 필러들(140)은 베이스 영역 위에서 공통 제 1 고도 거리로 균일하게 연장되도록 도시되어 있지만, 상이한 필러들이 원하는 바와 같이 상이한 고도 높이들 및 상이한 단면 차수들을 가질 수 있음이 인식될 것이다.
도전 필러들(140)은, 비아 영역들(136) 및 제 1 시드층(138)을 통해 제 1 도전 경로(132)의 대향 말단들에 전기적으로 각각 접속된다. 도전 필러들(140)은 다양하고 상이한 프로세스들을 이용하여 생성될 수 있다. 몇몇 실시형태들에서, 도전 필러들(140)은 단일 전기도금 동작을 사용하여 단일의 피스로서 형성된다. 다른 실시형태들에서, 도전 필러들(140)은, 원하는 높이로 필러들을 점진적으로 구축하는 증착된 재료의 증분(incremental)층들로부터 형성된다.
도 4d는 패터닝 재로(142)의 마이크로구조(130)로의 적용을 도시한다. 패터닝 재료(142)는, 실질적으로 수직인 측벽들로 중심 영역(144)을 정의하면서 도전 필러(140)를 각각 임베딩한다. 몇몇 실시형태들에서, 패터닝 재료(142)는, 도전 필러들(140) 주변에 평면 표면을 생성하고 중심 영역(144)을 정확히 패터닝하도록 허용하는 포토레스트 동작을 이용하여 증착될 수 있다. 원하는 바와 같이, 도전성 엘리먼트(146)(예를 들어, 코어)는, 도 4e에 도시된 바와 같이 중심 영역(144) 내에 도전성 재료를 증착함으로써 중심 영역(144) 내에 형성된다. 도전성 엘리먼트(146)는, 도전 필러들(140)의 제 1 거리 및 전체 높이 미만인 제 2 거리로 베이스 영역 위로 연장된다. 도전성 엘리먼트(146)의 형상 및 차수들은 변할 수 있으며, 제 1 도전 경로(132) 및 도전 필러들(140)은 다수의 측면들 상에서 도전성 엘리먼트(146)를 부분적으로 둘러싸도록 제작될 수 있다.
도 4e로부터, 시드층(138)이 도전성 엘리먼트(146)를 필러들(140)과 전기적으로 상호접속하는 연속하는 경로를 형성한다는 것이 유의될 것이다. 원하는 바와 같이, 도전성 엘리먼트(146)와 필러들(140) 사이에서 시드층(138) 중 일부 또는 전부를 제거하기 위해 이온 밀링(milling)과 같은 재료 제거 프로세스가 수행되어, 도 4f의 구성을 생성한다. 제 2 유전체 재료(148)는, 제거된 패터닝 재료(142)를 대체하고 필러들(140)로부터 도전성 엘리먼트(146)를 전기적으로 절연하기 위해 이러한 프로세싱 동안 중심 영역(144)에 다시 채워질 수 있다. 제 2 유전체 재료(148)는 필러들(140)의 수직 측벽들을 커버링하지만, 추가적인 프로세싱을 위해 그의 상단들을 노출되게 유지한다.
다음으로, 제 2 시드층(150)은 제 2 유전체 재료(148), 및 도전 필러들(140)의 노출된 부분들 상에 증착된다. 제 2 유전체 재료(148)는 제 2 시드층이 형성되기 전에 화학적 기계적 폴리싱(polishing) 프로세스를 이용하여 폴리싱될 수 있다. 구리 또는 몇몇 다른 적절한 재료가 제 2 시드층(150)을 위해 사용될 수 있다.
도 4g에서, 도전 필러들(140) 사이의 전기 접속은, 제 2 시드층(150)에 접촉하게 인접한 제 2 도전 경로(152)의 생성으로 추가적으로 향상된다. 제 1 도전 경로(132)에 관해, 제 2 도전 경로(152)는 전기도금을 포함하지만 이에 제한되지는 않는 다양한 프로세스들을 이용하여 형성될 수 있다. 제 2 도전 경로(152)의 형성은 다수의 계층화 프로세스들에서, 또는 단일 온-피스(on-piece) 동시 성장 프로세스를 이용하여 용이하게 될 수 있다. 제 2 도전 경로(152)의 결과로서, 도전성 엘리먼트(146)는, 인터럽션없이 도전성 엘리먼트(146) 주변에서 완전하게 전기 신호들을 전달할 수 있는 컴포넌트들의 도전성 링으로 둘러싸인다. 도 1 내지 도 3에서와 같이, 다수의 제 2 도전 경로들(152)은 이러한 단계 동안 형성될 수 있으며, 필러들(140) 중 상이한 필러들에서 종료하기 위해 비-직교 각으로 연장되도록 배열될 수 있다.
도 4h는, 제 2 유전체 재료(148)의 일부들로부터의 제 2 시드층(150)의 제거 뿐만 아니라 각각의 도전 필러(140)의 로컬화된 영역들로부터의 제 2 시드층의 제거를 이용한 마이크로구조(130)의 마무리(finalization)를 일반적으로 도시한다. 제 2 유전체 재료(148)의 부가적인 양들은 원하는 바와 같이 마이크로구조(130)를 인캡슐레이팅하도록 증착될 수 있다.
도 4a 내지 도 4h의 마이크로구조(130)는 2개의 차원 양상을 갖도록, 즉, 단일 교차 평면을 따라 형성된다. 상기 유의된 바와 같이, 프로세스는 도 5에 일반적으로 도시된 바와 같이, 3차원(3-D) 양상을 갖는 마이크로구조, 즉, 다수의 교차 평면들을 따라 놓여있는 마이크로구조를 형성하도록 용이하게 적응될 수 있다.
도 5는 본 발명의 다양한 실시형태들에 따라 구성 및 동작되는 예시적인 마이크로구조(160)를 도시한다. 도 4a 내지 도 4h에 도시된 마이크로구조의 3차원 구현은 단일 구성이 제한하지 않는 다양하고 상이한 설계들을 초래할 수 있다. 그러나, 제 1 도전 경로(162)의 존재는, 전기 신호들이 도전성 엘리먼트(168)를 반복적으로 둘러싸을 수 있도록, 제 2 도전 경로(166)에 커플링된 적어도 하나의 수직 도전 경로(164)에 접속되었다.
인식될 수 있는 바와 같이, 마이크로구조(160)의 도전 경로들은 도전성 엘리먼트(168)에 관해 연속하는 도전 코일을 형성할 수 있다. 그러나, 코일 같은 그러한 구성은 제 1 유전체 재료(170), 제 1 시드층(172), 및 제 2 시드층(174)과 같은 마이크로구조의 다양한 구조 컴포넌트들을 반드시 제거하지는 않는다. 또한, 제 2 유전체 재료가 도 5에 도시되지 않았지만, 마이크로구조(160)에는, 도전성 표면이 노출되지 않도록 도전성 엘리먼트(168), 도전 필러들(174), 및 제 2 도전 경로(166)를 임베딩하는 보호 유전체 재료가 공급될 수 있다.
마이크로구조(160)가 단지 도 4a 내지 도 4h에 도시된 단계들을 이용하여 제조되는 3차원 마이크로구조의 일반적인 표현임을 유의해야 한다. 그로서, 3차원 마이크로구조(160)는, 디바이스의 구조 및 동작 특징들을 조정하도록 원하는 바와 같이 변형될 수 있다. 예를 들어, 도전 필러들(174)의 차수들 및 위치는 도전성 엘리먼트(168)에 더 근접하여 더 많은 양의 전기 전류를 도통(conduct)시키도록 변형될 수 있다. 또 다른 예에서, 더 많은 수의 도전 경로들이 도전성 엘리먼트(168)에 관한 더 많은 권수(turn)들을 갖는 코일을 생성하도록 이용될 수 있다.
도 6은 본 발명의 다양한 실시형태들에 따라 구성 및 동작되는 하나의 그러한 대안적인 예시적인 마이크로구조(180)를 디스플레이한다. 마이크로구조(180)는, 도 4a 내지 도 4h에 디스플레이된 바와 유사한 방식으로 제 1 유전체 재료(184)에 의해 부분적으로 임베딩되고 제 1 시드층(186)에 전기적으로 커플링된 제 1 도전 경로(182)를 갖는다. 그러나, 마이크로구조(180)는 인터럽션없이 전기 신호들을 운반하도록 수직으로 적층되고 정렬된 복수의 도전 필러들(188)을 갖는다. 유사하게, 다수의 도전성 엘리먼트들(190)이 수직으로 적층되고 정렬된다.
개별 컴포넌트들이 도전 필러들(188) 및 도전성 엘리먼트(190)를 형성하는 것으로 도시되어 있지만, 그러한 형성은, 도 4c 내지 도 4e에 디스플레이된 제조 프로세스가 단일 도전 필러(188) 및 도전성 엘리먼트(190)를 생성하도록 반복될 수 있기 때문에 제한되지 않는다. 몇몇 실시형태들에서, 수 개의 비유사한 재료들은 도전 필러들(188) 및/또는 도전성 엘리먼트(190)를 구성할 시에 사용되지만, 비유사한 재료들의 사용이 요구되지는 않는다.
도 7은, 상이한 반도체 층들(202, 204)의 기계적인 지지 및 전기적인 상호접속을 제공하기 위해 여기에 기재된 바와 같은 마이크로구조들을 사용하는 전자 디바이스(200)의 일부를 도시한다. 더 상세하게, 제 1 마이크로구조(206)는 하나 이상의 필러들(208) 및 임베딩된 도전 경로들(210)을 갖는 제 1 층에서 형성되고, 제 2 마이크로구조(212)는 하나 이상의 필러들(214) 및 임베딩된 도전 경로들(216)을 갖는 제 2 층(204)에 형성된다. 각각의 필러들(208, 214)은, 제 1 층에 대해 제 2 층(204)을 보유하고 상호접속하도록 도시된 바와 같이 함께 메이팅(mate)된다. 하나의 층으로부터의 필러가 네스팅(nest)되거나 그렇지 않으면 다른 층 상에 형성된 피처(feature)에 맞물리는(engage) 구성들을 포함하는 다른 구성들이 용이하게 가정된다.
원하는 바와 같이, (218에 파선으로 도시된) 중간 엘리먼트는 각각의 마이크로구조들(202, 204) 내에 배치될 수 있다. 엘리먼트는 상술된 바와 같은 도전 코어의 형태 또는 몇몇 다른 적절한 구성을 취할 수 있다. 예를 들어, 엘리먼트(218)는 전기 잡음 억제를 위해 사용될 수 있고, 각각의 층들 사이의 회로 내의 전기 컴포넌트들로서 명시(manifest)될 수 있다.
도 8은 본 발명의 다양한 실시형태들에 따라 수행되는 예시적인 마이크로구조 제조 루틴(220)의 흐름도를 제공한다. 주어진 애플리케이션의 요건들에 의존하여 다양한 단계들이 생략될 수 있으며, 다른 부가적인 단계들이 포함될 수 있음이 인식될 것이다.
먼저, 제 1 유전체 재료에 임베딩된 제 1 도전 경로를 갖는 베이스 영역이 단계(222)에서 제공된다. 단계(224)에서 복수의 비아 영역들이 제 1 유전체 재료에서 형성되므로, 제 1 도전 경로의 로컬화된 부분이 노출된다. 비아 영역들은 이러한 단계 동안 제 1 도전 경로의 노출된 부분들을 커버링하는 제 1 시드층으로 커버링되고 부분적으로 채워진다.
단계(226)에서, 도전 필러가 제 1 시드층을 사용하여 각각의 비아 영역에서 형성된다. 몇몇 실시형태들에서, 각각의 도전 필러는 베이스 영역 위 제 1 거리로 연장되며, 실질적으로 수직인 측벽들로 구성된다. 완전히 형성된 도전 필러들에 관해, 단계(228)는, 도전성 엘리먼트를 형성하는데 사용되는 중심 영역을 정의하는 패터닝 재료로 각각의 도전 필러를 임베딩한다. 단계(228)는, 도전성 엘리먼트를 형성하기 전에 중간 단계가 요구되지 않도록, 도전 필러들을 임베딩하고 동시에 중심 영역을 정의하도록 일회 수행될 수 있지만, 그러한 타이밍이 제한되거나 요구되지는 않는다.
단계(230)는, 최대 제 1 거리로 도전 필러들의 측벽들을 실질적으로 커버링하면서 도전성 엘리먼트를 임베딩하는 제 2 유전체 재료로 패터닝 재료를 대체한다. 다양한 실시형태들은 도전 필러들의 노출된 최상단 부분들 상에 제 2 시드층을 추가로 증착한다. 그 후, 단계(232)에서, 도전 필러들을 전기적으로 접속시킬 뿐만 아니라 도전성 엘리먼트에 관해 도전 경로들의 인터럽트되지 않은 코일을 형성하도록 제 2 시드층 상에 제 2 도전 경로가 생성된다.
대안적으로, 단계(232)는, 모든 전기적으로 도전인 컴포넌트들을 커버링하고 노출된 도전 부분들이 없도록 보장하기 위해 제 2 도전 경로 주위에 제 2 유전체 재료를 증착하는 단계를 또한 포함할 수 있다. 도 6에 도시된 바와 같이, 제조 루틴(200)은, 다양한 마이크로구조 구성들을 생성하기 위해 전체적으로 또는 부분적으로 반복될 수 있다. 상세하게, 3차원 마이크로구조는, 복수의 권수들을 갖는 솔리드(solid) 도전성 엘리먼트를 둘러싸고 인덕터로서 동작하는 연속적인 도전 코일을 이용하여 제조될 수 있다. 부가적으로, 제조 루틴(200)의 다양한 단계들은, 가지각색의 구조 및 동작 특징들을 갖는 다양한 마이크로구조들을 생성하기 위해 원하는 바와 같이, 제한되지 않고 생략되거나 상이한 순서로 수행될 수 있다.
당업자에 의해 인식될 수 있는 바와 같이, 여기에 예시된 다양한 실시형태들은, 기술적으로 문제있는 구성 동작들의 제거로 인해 마이크로구조 제조 효율도 및 복잡도 양자에서 이점들을 제공한다. 대체 간단 제조 프로세스들은, 덜 복잡한 형성 준비를 이용하여 더 정확한 마이크로구조 컴포넌트들을 허용한다. 또한, 제조 정확도는, 수직 도전 필러 형성과 같은 다양한 제조 방법들과 관련된 복잡도를 감소시킴으로써 크게 개선될 수 있다. 그러나, 여기에 기재된 다양한 실시형태들이 다수의 잠재적인 애플리케이션들을 가지며, 전자 미디어의 특정한 필드 또는 데이터 저장 디바이스들의 타입에 제한되지 않음이 이해될 것이다.
또한, 당업자는, 여기에 예시된 다양한 실시형태들이 더 많은 프로세싱 단계들 및 더 높은 제조 비용을 수반하는 에칭된 비아들의 충진을 요구하지 않음으로써 마이크로구조들의 유리한 구성을 허용함을 인식할 수 있다. 사실, 에칭된 비아들이 더 작은 하부 접촉 영역 및 문제있는 스캐일러빌러티를 초래하는 탭퍼된 슬로프를 갖기 쉽기 때문에, 깊은 비아들(즉, 큰 종횡비)이 채워질 경우, 에칭된 비아들의 충진은 종종 더 많은 문제가 있다고 증명된다. 부가적으로, 충진 이전의 불량하게 형상화된 비아들 내부의 세정에서의 더 높은 난이도로 인해, 더 큰 양의 결점들이 에칭되고 채워진 비아들에 관해 발견될 수 있다.
여기에 기재된 다양한 실시형태들이 다양한 도전 필러들을 임베딩된 제 1 도전 경로들의 대향 말단들과 맞물림(engagement) 접촉하게 하지만, 그것이 제한하지 않음이 인식될 것이다. 도전 필러들은, 그의 중간 부분과 맞물림 접촉하는 것을 포함하여, 임베딩된 제 1 도전 경로들에 관해 원하는 바와 같이 위치될 수 있다. 첨부된 청구항들의 목적들에 대해, "비유사한 재료들" 등의 용어는, 철을 포함하지 않는 구리 합금 및 구리를 포함하지 않는 철 합금과 같이 공통 엘리먼트를 공유하지 않는 상이한 타입들의 도전 재료들을 설명하기 위해, 전술한 설명과 부합하는 것으로 해석될 것이다.
본 발명의 다양한 실시형태들의 다수의 특징들 및 이점들이 본 발명의 다양한 실시형태들의 구조 및 기능의 세부사항들과 함께 전술한 설명에서 기재되었지만, 이러한 상세한 설명이 단지 예시적일 뿐이며, 특히, 첨부된 청구항들이 표현하는 용어들의 광범위하게 일반적인 의미에 의해 표시되는 완전한 정도로 본 발명의 원리들 내의 부품들의 구조 및 배열들의 관점에서, 변화들이 상세하게 행해질 수도 있음이 이해될 것이다.
Claims (20)
- 다차원 마이크로구조를 형성하기 위한 방법으로서,
제 1 유전체 재료에 임베딩(embed)된 제 1 도전 경로를 포함하는 베이스(base) 영역을 제공하는 단계;
상기 제 1 도전 경로에 접촉하는 제 1 시드(seed)층이 각각 부분적으로 채워진 상기 제 1 유전체 재료 내의 복수의 비아 영역들을 에칭하는 단계;
상기 복수의 비아 영역들의 각각에서 전기적 도전의(electrically conductive) 수직 구조를 형성하기 위해 상기 제 1 시드층을 사용하는 단계; 및
상기 전기적 도전의 수직 구조의 영역 크기 전체보다 작게 접촉하도록 제 2 유전체 층을 증착하는 단계를 포함하며,
각각의 전기적 도전의 수직 구조는, 상기 베이스 영역 위에서 제 1 거리로 연장되는 실질적으로 수직인 측벽을 포함하는,
다차원 마이크로구조 형성 방법. - 제 1 항에 있어서,
상기 제 1 유전체 재료는 산화물인, 다차원 마이크로구조 형성 방법. - 제 1 항에 있어서,
상기 전기적 도전의 수직 구조들은 전기도금 동작을 이용하여 형성되는, 다차원 마이크로구조 형성 방법. - 제 1 항에 있어서,
상기 사용하는 단계는,
상기 베이스 영역 위에서 제 2 거리로 연장되는 도전성 엘리먼트가 형성되는 중심 영역을 정의하는 패터닝 재료로 각각의 전기적 도전의 수직 구조를 임베딩하는 단계; 및
상기 제 1 거리에서 상기 제 2 유전체 재료에 접촉하게 인접한 제 2 시드층 상에서 각각의 필러를 전기적으로 접속시키는 제 2 도전 경로를 생성하는 단계를 더 포함하는, 다차원 마이크로구조 형성 방법. - 제 1 항에 있어서,
상기 제 1 도전 경로는 대향하는 제 1 말단 및 제 2 말단을 포함하며,
제 1 전기적 도전의 수직 구조는 상기 제 1 말단과 접촉하여 형성되고, 제 2 전기적 도전의 수직 구조는 상기 제 2 말단과 접촉하여 형성되는, 다차원 마이크로구조 형성 방법. - 제 1 항에 있어서,
상기 제 1 도전 경로 위에 그리고 전기적 도전의 수직 구조들의 인접한 쌍 사이에 도전성 엘리먼트를 형성하는 단계를 더 포함하며,
상기 도전성 엘리먼트는, 사이에 낀 유전체 재료에 의해 상기 제 1 도전 경로, 및 상기 전기적 도전의 수직 구조들의 인접한 쌍으로부터 기계적으로 지지되고 전기적으로 절연되는, 다차원 마이크로구조 형성 방법. - 제 1 항에 있어서,
상기 마이크로구조는 인덕터를 특징으로 하는, 다차원 마이크로구조 형성 방법. - 다차원 마이크로구조를 형성하기 위한 방법으로서,
베이스 영역의 제 1 유전체 재료 내에 제 1 도전 경로를 임베딩하는 단계;
상기 제 1 도전 경로를 선택적으로 노출시키기 위해 상기 제 1 유전체 재료 내에 복수의 비아 영역들을 에칭하는 단계;
시드층으로 상기 비아 영역들을 부분적으로 채우는 단계;
상기 제 1 도전 경로와 전기 접촉하여 상기 복수의 비아 영역들의 각각에서 도전 필러(pillar)를 형성하기 위해 상기 시드층을 사용하는 단계; 및
각각의 도전 필러의 영역 크기 전체보다 작게 접촉하도록 제 2 유전체층을 증착하는 단계를 포함하는,
다차원 마이크로구조 형성 방법. - 제 8 항에 있어서,
각각의 도전 필러는 상기 베이스 영역 위에서 제 1 거리로 연장되는 실질적으로 수직인 측벽을 포함하는, 다차원 마이크로구조 형성 방법. - 제 8 항에 있어서,
도전 필러들의 인접한 쌍 사이 그리고 상기 제 1 도전 경로 위에서 전기 도전성 엘리먼트를 형성하는 단계를 더 포함하며,
상기 도전성 엘리먼트는 상기 도전 필러들의 인접한 쌍의 각각으로부터 전기적으로 절연되는, 다차원 마이크로구조 형성 방법. - 제 10 항에 있어서,
상기 도전 필러들의 재료는 상기 도전성 엘리먼트의 재료와 상이한,
다차원 마이크로구조 형성 방법. - 제 10 항에 있어서,
상기 도전성 엘리먼트는 강자성체(ferromagnet)인,
다차원 마이크로구조 형성 방법. - 제 8 항에 있어서,
상기 제 1 도전 경로로부터의 도전성 엘리먼트 및 상기 도전 필러들을 둘러싸는 도전 코일이 형성되는, 다차원 마이크로구조 형성 방법. - 제 8 항에 있어서,
상기 사용하는 단계는,
중심 영역을 정의하는 패터닝 재료로 각각의 필러를 임베딩하는 단계;
상기 중심 영역 내에 도전성 엘리먼트를 형성하는 단계; 및
상기 패터닝 재료, 및 상기 도전성 엘리먼트와 각각의 도전성 필러들 사이의 상기 시드층의 일부들을 제거하는 단계를 더 포함하는, 다차원 마이크로구조 형성 방법. - 제 14 항에 있어서,
상기 도전성 필러들의 인접한 쌍에 전기적으로 접속하는 제 2 도전 경로를 형성하는 단계를 더 포함하며,
상기 제 2 도전 경로는 상기 도전성 엘리먼트에 걸쳐 있는, 다차원 마이크로구조 형성 방법. - 제 15 항에 있어서,
상기 제 1 도전 경로는 제 1 방향으로 선형적으로 연장되며,
상기 제 2 도전 경로는 상기 제 1 방향과는 직교하지 않는 제 2 방향으로 선형적으로 연장되는, 다차원 마이크로구조 형성 방법. - 제 8 항에 있어서,
상기 제 1 도전 경로는 대향하는 제 1 말단 및 제 2 말단을 포함하며,
제 1 도전 필러는 상기 제 1 말단과 맞물림(engagement) 접촉하여 형성되고, 제 2 도전 필러는 상기 제 2 말단과 맞물림 접촉하여 형성되는, 다차원 마이크로구조 형성 방법. - 제 8 항에 있어서,
상기 도전 필러들은 각각, 단일 전기도금 동작에서 형성되는 원피스(one piece) 컴포넌트들인, 다차원 마이크로구조 형성 방법. - 제 8 항에 있어서,
상기 비아 영역들은 상기 마이크로구조 내의 에칭만 된 피처(feature)들인, 다차원 마이크로구조 형성 방법. - 유전체 재료에 도전 경로를 임베딩하는 단계;
상기 도전 경로를 선택적으로 노출시키기 위해 상기 유전체 재료 내에 복수의 비아 영역들을 에칭하는 단계;
시드층으로 상기 비아 영역들을 부분적으로 채우는 단계;
상기 도전 경로와 전기 접촉하여 상기 복수의 비아 영역들의 각각에서 도전 필러(pillar)를 형성하기 위해 상기 시드층을 사용하는 단계 ― 적어도 하나의 도전 필러는 간섭 없이 전기 신호를 전달할 수 있는 수직으로 적층되고 배열되는 복수의 서브 필러들을 포함함 ―; 및
상기 적어도 하나의 도전 필러의 영역 크기 전체보다 작게 접촉하도록 제 2 유전체층을 증착하는 단계를 포함하는,
방법.
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Families Citing this family (1)
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|---|---|---|---|---|
| US10199152B2 (en) | 2014-12-03 | 2019-02-05 | Qualcomm Incorporated | Embedded thin film magnetic carrier for integrated voltage regulator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070053636A (ko) * | 2005-11-21 | 2007-05-25 | 소니 가부시끼 가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0640368B2 (ja) * | 1986-07-23 | 1994-05-25 | 日本電気株式会社 | 磁気ヘツド素子及びその駆動方法並びにその製造方法 |
| EP0872554B1 (en) * | 1996-12-02 | 2003-06-11 | F. Hoffmann-La Roche Ag | Improved fermentative carotenoid production |
| US6008102A (en) * | 1998-04-09 | 1999-12-28 | Motorola, Inc. | Method of forming a three-dimensional integrated inductor |
| JP3484343B2 (ja) * | 1998-04-28 | 2004-01-06 | Ｔｄｋ株式会社 | 薄膜磁気ヘッドおよびその製造方法 |
| US7107666B2 (en) * | 1998-07-23 | 2006-09-19 | Bh Electronics | Method of manufacturing an ultra-miniature magnetic device |
| KR100308871B1 (ko) | 1998-12-28 | 2001-11-03 | 윤덕용 | 동축 구조의 신호선 및 그의 제조 방법 |
| US6187647B1 (en) * | 1999-10-12 | 2001-02-13 | Lucent Technologies Inc. | Method of manufacturing lateral high-Q inductor for semiconductor devices |
| JP2001144444A (ja) * | 1999-11-17 | 2001-05-25 | Ibiden Co Ltd | 多層プリント配線板並びにそのコア材となる両面プリント配線板及びその製造方法 |
| US6473274B1 (en) | 2000-06-28 | 2002-10-29 | Texas Instruments Incorporated | Symmetrical microactuator structure for use in mass data storage devices, or the like |
| US6492708B2 (en) * | 2001-03-14 | 2002-12-10 | International Business Machines Corporation | Integrated coil inductors for IC devices |
| AU2002360464A1 (en) | 2001-12-03 | 2003-06-17 | Memgen Corporation | Miniature rf and microwave components and methods for fabricating such components |
| US6614093B2 (en) * | 2001-12-11 | 2003-09-02 | Lsi Logic Corporation | Integrated inductor in semiconductor manufacturing |
| JP3763526B2 (ja) * | 2002-04-04 | 2006-04-05 | Ｔｄｋ株式会社 | マイクロデバイス及びその製造方法 |
| JP2004006458A (ja) * | 2002-05-31 | 2004-01-08 | Canon Inc | コイル |
| TWI238513B (en) | 2003-03-04 | 2005-08-21 | Rohm & Haas Elect Mat | Coaxial waveguide microstructures and methods of formation thereof |
| US7468545B2 (en) * | 2005-05-06 | 2008-12-23 | Megica Corporation | Post passivation structure for a semiconductor device and packaging process for same |
| JP2007141394A (ja) * | 2005-11-21 | 2007-06-07 | Alps Electric Co Ltd | 薄膜磁気ヘッド及びその製造方法 |
-
2009
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-
2010
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070053636A (ko) * | 2005-11-21 | 2007-05-25 | 소니 가부시끼 가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
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