JP2007142236A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】配線や配線間を接続するプラグ等の内部に含まれているマンガンをその配線や接続プラグの上面に拡散させてマンガンシリケート膜を生成することで、従来のバリア膜よりも低誘電率なバリア膜の形成を可能とする。
【解決手段】絶縁膜１１に設けられた凹部１２の内部に形成された導電体１４上面に、該導電体１４上に形成された酸化シリコン系絶縁膜２１との反応により生成されたマンガンシリケート膜２２が形成されているものである。
【選択図】図１

Description

本発明は、配線間容量の低減を容易にした半導体装置および半導体装置の製造方法に関するものである。
銅（Ｃｕ）配線のダマシン（Damascene）構造においては、図２０に示すように、酸化膜２１１中への銅拡散を防止する目的で、酸化膜２１１に形成された配線溝２１２内面にバリア膜２１３が形成されている。通常、配線溝２１２の側壁および底部分は、バリア膜１３に、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）等のメタル系材料を用いることが多く、また配線溝２１２内部にバリア膜２１３を介して形成された銅配線２１４上面のバリア絶縁膜２１５にはシリコン系絶縁膜材料が用いられ、例えば、窒化シリコン（ＳｉＮ）、窒化炭化シリコン（ＳｉＣＮ）、炭化シリコン（ＳｉＣ）、ＳｉＣＯＮ等の化学的気相成長（ＣＶＤ）系材料が用いられることが多い。
銅配線２１４上面に形成されるバリア膜２１５として必要な要素は、銅の拡散を抑えるバリア性に加え、バリア膜２１５自体の誘電率、バリア膜とその界面との密着性、バリア膜２１５の加工の柔軟性も、ロバストなプロセス構築には重要なパラメータであると言える。特に、６５ｎｍ世代以降のデバイスでは、回路の動作速度に対する影響は配線部の占める割合が多くなり、銅配線２１４上面のバリア膜としては、誘電率を下げつつ、上記した特性を有することが要求されている。
銅拡散を抑えるバリア絶縁膜としては、６５ｎｍ世代以降に要求される誘電率を満たしつつ、上記した諸特性（銅の拡散を抑えるバリア性、バリア膜とその界面との密着性、膜ストレス、バリア膜の加工の柔軟性等）を満足することは困難である。また、バリア絶縁膜の誘電率と各種特性との関係の一例は、文献（例えば、非特許文献１参照。）にて紹介されており、バリア絶縁膜の誘電率と各種特性とはトレードオフの関係になっている。
また、銅のバリア絶縁膜として、銅マンガン（ＣｕＭｎ）合金シード層を用いて、いわゆる自己形成的に銅のバリア絶縁膜を形成する技術が公知となっている（例えば、非特許文献２参照。）。
Z.C.Wu, T.J.Chou, S.H.Lin, Y.L.Huang, C.H.Lin, L.P.Li, B.T.Chen, Y.C.Lu, C.C.Chiang, M.C.Chen, W.Chang, S.M.Jang, and M.S.Liang 著 「High Performance 90/65nm BEOL Technology with CVD Porous Low-K Dielectrics (K〜2.5) and Low-K Etching Stop (K〜3.0)」International Electron Device Meeting Tech. Dig., December 2003 p.849-852, ２００３年 T.Usui, H.Nasu, J.Koike, M.Wada, S.Takahashi, N.Shimizu, T.Nishikawa, M.Yoshimura and H.Shibata著 「Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSixOy Barrier Layer」International Interconnect Technology Conference 2005 p.188-190 ２００５年
解決しようとする問題点は、配線上面のバリア絶縁膜材料として用いられている材料の誘電率が高いため、配線間容量の低減が困難な点である。
本発明は、従来、配線上面に形成されていた誘電率の高いバリア絶縁膜を形成することをなくして、配線間容量の低減を可能にすることを課題とする。
本発明の半導体装置は、絶縁膜に設けられた凹部の内部に形成された導電体上面に、該導電体上に形成された酸化シリコン系絶縁膜との反応により生成されたマンガンシリケート膜が形成されていることを特徴とする。
本発明の半導体装置では、導電体の上面に、該導電体上に形成された酸化シリコン系絶縁膜との反応により生成されたマンガンシリケート膜が形成されていることから、従来のシリコン系のバリア絶縁膜を形成する必要がなくなる。また、このマンガンシリケート膜は絶縁膜上に形成されず導電体上面のみに選択的に形成されている。
本発明の半導体装置の製造方法は、絶縁膜に形成された凹部の内部に、マンガンを含む銅系膜からなる導電体を形成する工程と、前記導電体を被覆するように前記絶縁膜上に酸化シリコン系絶縁膜を形成する工程と、前記導電体中に含まれるマンガンと前記酸化シリコン系絶縁膜との反応により前記導電体上面にマンガンシリケート層を形成する工程とを備えたことを特徴とする。
本発明の半導体装置の製造方法では、導電体の上面に、該導電体上に形成した酸化シリコン系絶縁膜との反応により生成されたマンガンシリケート膜を形成することから、従来の誘電率の高いシリコン系のバリア絶縁膜を形成する必要がなくなる。また、このマンガンシリケート膜は、絶縁膜上に形成されず導電体上面のみに選択的に形成される。
本発明の半導体装置は、絶縁膜上に形成されず導電体の上面のみに選択的にマンガンシリケート膜が形成されているため、配線間容量の低減が可能になるという利点がある。また、マンガンシリケート膜が絶縁膜上に形成されず導電体上面のみに選択的に形成されているので、銅のマイグレーション耐性が上がり、エレクトロマイグレーション、ストレスマイグレーション等に対する配線信頼性が向上できるという利点がある。
本発明の半導体装置の製造方法は、絶縁膜上に形成せず導電体の上面のみに選択的にマンガンシリケート膜を形成することができるため、配線間容量の低減が可能になるという利点がある。また、マンガンシリケート膜を絶縁膜上には形成せずに導電体上面のみに選択的に形成するので、銅のマイグレーション耐性が上がり、エレクトロマイグレーション、ストレスマイグレーション等に対する配線信頼性が向上できるという利点がある。
本発明の半導体装置に係る一実施の形態の第１例を、図１の概略構成断面図によって説明する。
図１に示すように、絶縁膜１１に凹部１２が形成されている。この凹部１２は、例えば、配線溝であり、もしくは上層配線と下層配線とを接続する接続孔であり、もしくは配線溝とこの配線溝の底部に形成された接続孔である。ここでは、一例として、配線溝として説明する。上記凹部１２の内部にはバリア膜１３を介して導電体（例えば配線）１４が形成されている。上記バリア膜１３は、例えばタンタル（Ｔａ）膜で形成されている。上記導電体１４は、例えばマンガンを含むことが可能なもので、銅もしくは銅を主成分とする銅合金等の銅系材料で形成されている。上記絶縁膜１１上には、上記導電体１４上を被覆するように酸化シリコン系絶縁膜２１が形成されている。上記導電体１４上面には、この導電体１４中に含まれていたマンガン（Ｍｎ）と上記酸化シリコン系絶縁膜２１のシリコン（Ｓｉ）と酸素（Ｏ）との反応により生成されたマンガンシリケート（ＭｎＳｉxＯy）膜２２が形成されている。このｘ、ｙは銅に対するバリア性を考慮して適宜設定される。
また、上記絶縁膜１１は酸化シリコン系絶縁膜で形成され、上記バリア膜１３はマンガンシリケート（ＭｎＳｉxＯy）膜で形成されていてもよい。このｘ、ｙは銅に対するバリア性を考慮して適宜設定される。このマンガンシリケート膜は、例えば、上記絶縁膜１１が酸化シリコン系絶縁膜で形成されていて、上記凹部１２内に導電体１４を形成する前に、上記凹部１２内面に形成された、例えば銅マンガン合金層（図示せず）のマンガン（Ｍｎ）と上記酸化シリコン系絶縁膜のシリコン（Ｓｉ）と酸素（Ｏ）とが反応することによって生成される。
このように、バリア膜１３がマンガンシリケート膜からなる場合には、上記バリア膜１３と上記マンガンシリケート膜２２とは、同種の材料であるマンガンシリケート膜で連続的に接続するように形成することができる。このため、上記導電体１４は上記バリア膜１３と上記マンガンシリケート膜２２とによって包含された状態となる。
上記構成を有する半導体装置１では、導電体１４の上面に、酸化シリコン系絶縁膜２１との反応により生成されたマンガンシリケート膜２２が形成されていることから、従来のシリコン系のバリア絶縁膜を形成する必要がなくなるので、配線間の容量値を低減できるという利点がある。また、絶縁膜１１上には形成されずに、導電体１４の上面のみに選択的にマンガンシリケート膜２２が形成されているため、配線間容量の低減が可能になるという利点がある。さらに、凹部１２の内面と導電体１４との境界にマンガンシリケート膜からなるバリア膜１３が形成されているものでは、マンガンシリケート膜からなるバリア膜１３とマンガンシリケート膜２２とで導電体１４を包み込むようになるので、銅のマイグレーション耐性が上がり、エレクトロマイグレーション、ストレスマイグレーション等に対する配線信頼性が向上できるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第２例を、図２の概略構成断面図によって説明する。第２例は、凹部１３が配線溝と接続孔からなるもので、配線上にマンガンシリケート膜を形成したものである。
図２に示すように、半導体基板（図示せず）上に、第１絶縁膜３１が例えば酸化シリコン系絶縁膜で形成されている。この第１絶縁膜３１は、例えば誘電率が３以下の無機系酸化膜、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で、２００ｎｍの厚さに形成されている。上記第１絶縁膜３１には凹部（以下、配線溝として説明する）３２が、例えば１５０ｎｍの深さに形成されている。上記配線溝３２内部には、マンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜３３を介して銅系膜からなる導電体（以下第１配線として説明する）３４が形成されている。
上記第１配線３４の上面には、第１配線３４中に拡散されたマンガン（Ｍｎ）と、この第１配線３４の上面に形成した酸化シリコン系絶縁膜（図示せず）中のシリコン（Ｓｉ）、酸素（Ｏ）と反応して生成された、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜３５が形成されている。すなわち、銅系配線となる第１配線３４上にのみ選択的にマンガンシリケート膜３５が形成されている。なお、上記酸化シリコン系絶縁膜は除去されている。
さらに上記第１配線３４を被覆するように上記第１絶縁膜３１上にバリア膜３６が形成されている。このバリア膜３６は、例えば窒化炭化シリコン（ＳｉＣＮ）膜で成膜されていて、例えば３０ｎｍの厚さに形成されている。上記バリア膜３６上には第２絶縁膜４１が形成されている。この第２絶縁膜４１は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を２５０ｎｍの厚さに堆積して形成されている。
上記第２絶縁膜４１上には上記バリア膜３６を貫通して第１配線３４に達するビアホール４２が形成されている。さらに、ビアホール４２上部の第２絶縁膜４１には、配線溝４３が形成されている。すなわち、配線溝４３の底部に上記ビアホール４２が形成されている。上記配線溝４３の内部およびビアホール４２の内部には、シード膜（図示せず）中のマンガン（Ｍｎ）と酸化シリコン系絶縁膜からなる第２絶縁膜４１中のシリコン（Ｓｉ）、酸素（Ｏ）とが反応して生成された、銅バリア性の高い、マンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜４４を介して、導電体の第２配線４５および接続プラグ４６が形成されている。上記バリア膜４４は、上記配線溝４３側壁と底面およびビアホール４２の側壁に、いわゆる自己形成されている。
上記第２配線４５を被覆するように上記第２絶縁膜４１上には酸化シリコン系絶縁膜からなる第３絶縁膜５１が形成されている。この酸化シリコン系絶縁膜は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を２５０ｎｍの厚さに堆積して形成されている。
さらに、上記第２配線４５と上記第３絶縁膜５１との間には、第２配線４５中に拡散されたマンガン（Ｍｎ）と、酸化シリコン系絶縁膜からなる第３絶縁膜５１中のシリコン（Ｓｉ）、酸素（Ｏ）とが反応して生成された、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜４７が形成されている。このマンガンシリケート膜４７は、銅系材料からなる第２配線４５上にのみ選択的に形成されている。
上記構成を有する半導体装置７では、第１配線３４、第２配線４５の上面に、酸化シリコン系絶縁膜との反応により生成されたマンガンシリケート膜３５、４７が形成されていることから、従来のシリコン系のバリア絶縁膜を形成する必要がなくなるので、配線間の容量値を低減できるという利点がある。また、第１絶縁膜３１上、第２絶縁膜４１上には形成されずに、第１配線３４、第２配線４５の上面のみに選択的にマンガンシリケート膜３５、４７が形成されているため、配線間容量の低減が可能になるという利点がある。さらに、第１配線３４をバリア膜３３とマンガンシリケート膜３５で包み込むようになり、第２配線４５および接続プラグ４６をバリア膜４４とマンガンシリケート膜４７で包み込むようになるので、銅のマイグレーション耐性が上がり、エレクトロマイグレーション、ストレスマイグレーション等に対する配線信頼性が向上できるという利点がある。
次に、本発明の半導体装置に係る一実施の形態の第３例を、図３の概略構成断面図によって説明する。第３例は、凹部１３が配線溝と接続孔からなるもので、配線上と接続プラグ上の両方にマンガンシリケート膜を形成したものである。
図３に示すように、半導体基板（図示せず）上に、第１絶縁膜３１が例えば酸化シリコン系絶縁膜で形成されている。この第１絶縁膜３１は、例えば誘電率が３以下の無機系酸化膜、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で、２００ｎｍの厚さに形成されている。上記第１絶縁膜３１には凹部（以下配線溝として説明する）３２が、例えば１５０ｎｍの深さに形成されている。上記配線溝３２内部には、マンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜３３を介して銅系膜からなる導電体（以下第１配線として説明する）３４が形成されている。
上記第１配線３４の上面には、第１配線３４中に拡散されたマンガン（Ｍｎ）と、この第１配線３４の上面に形成されている酸化シリコン系絶縁膜からなる第２絶縁膜４１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応して生成された、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜３５が形成されている。すなわち、銅系配線となる第１配線３４上にのみ選択的にマンガンシリケート膜３５が形成されている。
上記第２絶縁膜４１は、上記第１配線３４上を被覆するように上記第１絶縁膜３１上に形成されている。この酸化シリコン系絶縁膜は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を１００ｎｍの厚さに堆積して形成されている。
上記第２絶縁膜４１には上記第１配線３４に達する凹部（以下ビアホールとして説明する）４２が形成されている。上記ビアホール４２の内部には、マンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜４４を介して銅系膜からなる導電体（以下接続プラグとして説明する）４６が形成されている。
上記接続プラグ４６の上面には、接続プラグ４６中に拡散されたマンガン（Ｍｎ）と、この接続プラグ４６の上面に形成されている酸化シリコン系絶縁膜からなる第３絶縁膜５１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応して生成された、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜４７が形成されている。すなわち、接続プラグ４６上にのみ選択的にマンガンシリケート膜４７が形成されている。
上記第３絶縁膜５１は、上記接続プラグ４６上を被覆するように上記第２絶縁膜４１上に形成されている。この酸化シリコン系絶縁膜は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を１５０ｎｍの厚さに堆積して形成されている。
上記第３絶縁膜５１には凹部（以下配線溝として説明する）５２が形成されている。上記配線溝５２内部には、マンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜５３を介して銅系膜からなる導電体（以下第２配線として説明する）５４が形成されている。
さらに上記第２配線５４の上面には、第２配線５４中に拡散されたマンガン（Ｍｎ）と、この第２配線５４の上面に形成された酸化シリコン系絶縁膜からなる第４絶縁膜６１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応して生成された、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜５５が形成されている。すなわち、銅系配線となる第２配線５４上にのみ選択的にマンガンシリケート膜５５が形成されている。
上記構成を有する半導体装置８では、第１配線３４、第２配線５４の上面に、酸化シリコン系絶縁膜との反応により生成されたマンガンシリケート膜３５、５５が形成されていることから、従来のシリコン系のバリア絶縁膜を形成する必要がなくなるので、配線間の容量値を低減できるという利点がある。また、第１絶縁膜３１上、第３絶縁膜５１上には形成されずに、第１配線３４、第２配線５４の上面のみに選択的にマンガンシリケート膜３５、５５が形成されているため、配線間容量の低減が可能になるという利点がある。さらに、第１配線３４をバリア膜３３とマンガンシリケート膜３５で包み込むようになり、接続プラグ４６をバリア膜４４とマンガンシリケート膜４７で包み込むようになり、第２配線５４をバリア膜５３とマンガンシリケート膜５５で包み込むようになるので、銅のマイグレーション耐性が上がり、エレクトロマイグレーション、ストレスマイグレーション等に対する配線信頼性が向上できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第１例を、図４の製造工程断面図によって説明する。
図４（１）に示すように、絶縁膜１１に凹部１２を形成する。この絶縁膜は、例えば酸化シリコン系絶縁膜で形成する。上記の凹部１２は、例えば配線溝であり、例えば上層配線と下層配線とを接続する接続孔である、または配線溝とこの配線溝の底部に形成された接続孔であってもよい。ここでは、一例として、配線溝として説明する。上記凹部１２の形成方法は、通常のレジスト塗布とリソグラフィー技術によりレジストマスク（図示せず）を形成し、そのレジストマスクを用いて、ドライエッチングにより上記絶縁膜１１に凹部１２を形成する。その後、上記レジストマスクは除去する。
次いで、上記凹部１２の内面に銅マンガン合金層を形成し、さらに銅膜で上記凹部１２内を埋め込んだ後、熱処理を実施して、絶縁膜１１と銅膜との間にマンガンシリケート膜からなるバリア膜１３を形成する。その後、絶縁膜１１上の余剰な銅膜、バリア膜１３を除去することで、上記凹部１２内部にマンガンシリケード膜からなるバリア膜１３を介して銅膜からなる導電体（例えば配線）１４を形成する。このとき、余剰なマンガンが銅膜中に拡散されている。
次に、図４（２）に示すように、上記導電体１４を被覆するように上記絶縁膜１１上に酸化シリコン系絶縁膜２１を形成する。この酸化シリコン系絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）を主成分とする膜であればよい。ここでは、一例として低誘電率なＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で形成した。
次に、図４（３）に示すように、熱処理を行うことで、導電体１４中のマンガンと酸化シリコン系絶縁膜のシリコン（Ｓｉ）および酸素（Ｏ）とを反応させて、上記絶縁膜１１と上記導電体１４との界面にマンガンシリケート（ＭｎＳｉxＯy）膜２２を形成する。このｘ、ｙは銅に対するバリア性を考慮して適宜設定される。
上記マンガンシリケート膜からなるバリア膜１３と上記マンガンシリケート膜２２とは連続的に接続するように形成されている。このため、上記導電体１４はマンガンシリケート膜からなるバリア膜１３とマンガンシリケート膜２２とによって包含された状態となる。
上記半導体装置の製造方法では、導電体１４の上面に、導電体１４上に形成した酸化シリコン系絶縁膜２１との反応により生成されたマンガンシリケート膜２２を形成することから、従来の誘電率の高いシリコン系のバリア絶縁膜を形成する必要がなくなる。また、このマンガンシリケート膜２２は、絶縁膜１１上に形成されず導電体１４上面のみに選択的に形成されるため、配線間容量の低減が可能になるという利点がある。また、マンガンシリケート膜２２を絶縁膜１１上には形成せずに導電体１４上面のみに選択的に形成するので、マンガンシリケート膜からなるバリア膜１３とマンガンシリケート膜２２とで導電体１４が包含される。これによって、銅のマイグレーション耐性が上がり、エレクトロマイグレーション、ストレスマイグレーション等に対する配線信頼性が向上できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第２例を、図５〜図６の製造工程断面図によって説明する。
図５（１）に示すように、半導体基板（図示せず）上に、絶縁膜１１を形成する。この絶縁膜１１は、例えば化学気相法（ＣＶＤ）を用いて、誘電率が３以下の無機系酸化膜、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で形成する。その膜厚は、例えば２００ｎｍとする。さらに、上記絶縁膜１１上に有機反射防止膜（ＢＡＲＣ：bottom anti refractive Coat）７１を塗布して形成した後、凹部（例えば配線溝）１２を形成するためのエッチングマスク７２を、例えば化学増幅型ＡｒＦレジストを用いて形成する。このエッチングマスク７２には、例えば線幅６０ｎｍの溝パターン７３を形成する。
次に、図５（２）に示すように、上記エッチングマスク７２〔前記図５（１）参照〕を用いて上記絶縁膜１１を加工し、溝パターン５３〔前記図５（２）参照〕が延長形成された凹部（配線溝）１２を形成する。このエッチングでは、例えばフッ化炭素（ＣＦ）系のエッチングガスを用い、上記凹部１２を例えば１５０ｎｍの深さに形成する。その後、このエッチング加工で残ったエッチングマスク７２、有機反射防止膜７１を、例えば酸素（Ｏ2）系ガスアッシングにて剥離する。
次に、図５（３）に示すように、上記凹部１２の内面および上記絶縁膜１１の表面に、バリアメタル膜７４を形成する。このバリアメタル膜７４には、例えばタンタル（Ｔａ）膜を用い、その膜厚は例えば５ｎｍとした。さらに、シード膜７５を形成する。このシード膜７５は、例えばマンガン（Ｍｎ）を２ｗｔ％含有した銅マンガン（ＣｕＭｎ）合金膜からなり、例えば４０ｎｍの厚さに形成した。これらのバリアメタル膜７４、シード膜７５は、スパッタリング法、原子層蒸着法等の薄膜形成技術により形成することができる。さらに、電解めっき（ＥＣＰ）法もしくはＣＶＤ法にて、凹部１２を埋め込むように銅系膜７６を形成した。ここでは、銅膜を形成した。
次に、図５（４）に示すように、機械的化学研磨（ＣＭＰ）法によって、絶縁膜１１表面の余剰な銅系膜７６〔前記図５（３）参照〕、シード膜７５、バリアメタル膜７４等を研磨して、絶縁膜１１表面を露出させるとともに、上記凹部１２内にバリアメタル膜７４、シード膜７５を介して銅系膜７６からなる導電体（例えば配線）１４を形成する。
次に、図６（５）に示すように、上記銅系膜７６を被覆するように上記絶縁膜１１上に酸化シリコン系絶縁膜２１を形成する。この酸化シリコン系絶縁膜２１は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を２５０ｎｍの厚さに堆積して形成した。
次に、図６（６）に示すように、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、シード膜７５〔前記図５（４）参照〕中のマンガン（Ｍｎ）が銅系膜７６〔前記図５（４）参照〕の表面部分まで拡散し、このマンガン（Ｍｎ）が酸化シリコン系絶縁膜２１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）層２２を形成する。すなわち、銅系膜７６からなる導電体１４上にのみ選択的に、銅のバリア性を有するマンガンシリケート膜２２が形成されたことになる。なお、酸化シリコン系絶縁膜２１をＣＶＤ成膜する際のサーマルバジェットにより、自己形成バリア膜であるマンガンシリケート膜２２を形成するため上記熱処理は、必須ではないが、マンガンシリケート膜２２の形成効率を高めるために行うことが望ましい。また、シード膜７５中のマンガンがマンガンシリケート膜２２を生成する際に使用されるので、シード膜７５は銅膜となり導電体１４の一部となる。したがって、凹部１２内にはバリア膜７４を介して導電体１４が形成され、この導電体１４上面にマンガンシリケート膜２２が形成される。
上記半導体装置の製造方法では、既存技術で形成していた配線上の誘電率が５程度の窒化炭化シリコン（ＳｉＣＮ）系絶縁膜を形成しなくてよいので、容量値は、従来技術と比較して１０％低減できた。さらに、導電体１４とマンガンシリケート膜２２との界面密着性が向上されたことにより、ストレスマイグレーション（ＳＭ）、エレクトロマイグレーション（ＥＭ）などの耐性が向上し、配線信頼性の改善が得られた。
また、上記半導体装置の製造方法では、いわゆるシングルダマシン（Single-damascene）構造を説明したが、デュアルダマシン（Dual-damascene）構造に対しても、本発明の半導体装置の製造方法は同様に適用することが可能である。また、導電体１４を構成する材料としては、銅、銅合金等で構成される銅系膜のみならず、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属を用いることも可能である。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第３例を、図７〜図８の製造工程断面図によって説明する。
図７（１）に示すように、前記図５（１）〜（２）によって説明した第２例と同様にして、半導体基板（図示せず）上に、絶縁膜１１を酸化シリコン系絶縁膜で形成する。この絶縁膜１１は、例えば化学気相法（ＣＶＤ）を用いて、誘電率が３以下の無機系酸化膜、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で形成する。その膜厚は、例えば２００ｎｍとする。さらに、エッチングによって上記絶縁膜１１に凹部（例えば配線溝）１２を形成する。このエッチングでは、例えばフッ化炭素（ＣＦ）系のエッチングガスを用い、上記凹部１２を例えば１５０ｎｍの深さに形成する。
次いで、上記凹部１２の内面および上記絶縁膜１１の表面に、シード膜７５を形成する。このシード膜７５は、例えば銅マンガン（ＣｕＭｎ）合金膜からなり、例えば４０ｎｍの厚さに形成した。このシード膜７５は、スパッタリング法、原子層蒸着法等の薄膜形成技術により成膜することができる。さらに、電解めっき（ＥＣＰ）法もしくはＣＶＤ法にて、凹部１２を埋め込むように銅系膜７６を形成した。ここでは、銅膜を形成した。
次に、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、銅系膜７６の銅のグレイン成長が促進されるとともに、シード膜７５中のマンガン（Ｍｎ）と酸化シリコン系絶縁膜からなる絶縁膜１１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜１３を形成する。このようにして、バリア膜１３は、凹部１２の側壁および底面に、いわゆる自己形成される。
次に、図７（２）に示すように、機械的化学研磨（ＣＭＰ）法によって、絶縁膜１１表面の余剰な銅系膜７６〔前記図７（１）参照〕、バリア膜１３〔前記図７（１）参照〕、シード膜７５〔前記図７（１）参照〕の未反応部分等を研磨して、絶縁膜１１表面を露出させるとともに、上記凹部１２内にマンガンシリケートからなるバリア膜１３を介して銅系膜７６からなる導電体（配線）１４を形成する。上記マンガンシリケート膜の形成では、銅マンガン合金からなるシード膜７５中のマンガンを全て消費せず、マンガンを残してある。このマンガンは、導電体１４中に拡散されている。
次に、図７（３）に示すように、上記導電体１４を被覆するように上記絶縁膜１１上に酸化シリコン系絶縁膜２１を形成する。この酸化シリコン系絶縁膜２１は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を２５０ｎｍの厚さに堆積して形成した。
次に、図８に示すように、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、導電体１４中に拡散されたマンガン（Ｍｎ）が導電体１４の表面部分まで拡散し、このマンガン（Ｍｎ）が酸化シリコン系絶縁膜２１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）層２２を形成する。すなわち、銅系配線となる導電体１４上にのみ選択的にマンガンシリケート膜２２が形成されたことになる。なお、酸化シリコン系絶縁膜２１をＣＶＤ成膜する際のサーマルバジェットにより、自己形成バリア膜であるマンガンシリケート膜２２を形成するため上記熱処理は必須ではないが、マンガンシリケート膜２２の形成効率を高めるために行うことが望ましい。
上記半導体装置の製造方法では、既存技術で形成していた配線上の誘電率が５程度の窒化炭化シリコン（ＳｉＣＮ）系絶縁膜を形成しなくてよいので、容量値は、前記製造方法の第２例と同様に従来技術と比較して低減できた。さらに、導電体１４とマンガンシリケート膜２２との界面密着性が向上されたことにより、ストレスマイグレーション（ＳＭ）、エレクトロマイグレーション（ＥＭ）などの耐性が向上し、配線信頼性の改善が得られた。
また、上記半導体装置の製造方法では、いわゆるシングルダマシン（Single-damascene）構造を説明したが、デュアルダマシン（Dual-damascene）構造に対しても、本発明の半導体装置の製造方法は同様に適用することが可能である。また、導電体１４を構成する材料としては、銅、銅合金等で構成される銅系膜のみならず、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属を用いることも可能である。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第４例を、図９の製造工程断面図によって説明する。
図９（１）に示すように、前記図５（１）〜（２）によって説明した第２例と同様にして、半導体基板（図示せず）上に、絶縁膜１１を酸化シリコン系絶縁膜で形成する。この絶縁膜１１は、例えば化学気相法（ＣＶＤ）を用いて、誘電率が３以下の無機系酸化膜、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で形成する。その膜厚は、例えば２００ｎｍとする。さらに、エッチングによって上記絶縁膜１１に凹部（例えば配線溝）１２を形成する。このエッチングでは、例えばフッ化炭素（ＣＦ）系のエッチングガスを用い、上記凹部１２を例えば１５０ｎｍの深さに形成する。
次いで、上記凹部１２の内面および上記絶縁膜１１の表面に、第１シード膜７７を形成する。この第１シード層７７は、例えば銅マンガン（ＣｕＭｎ）合金膜からなり、例えば４０ｎｍの厚さに形成した。この第１シード膜７７は、スパッタリング法、原子層蒸着法等の薄膜形成技術により成膜することができる。さらに、電解めっき（ＥＣＰ）法もしくはＣＶＤ法にて、第１銅系膜７８を形成する。ここでは、銅膜を例えば５０ｎｍの厚さに形成した。
続いて、上記第１銅系膜７８の表面に、第２シード膜７９を形成する。この第２シード膜７９は、例えば銅マンガン（ＣｕＭｎ）合金膜からなり、例えば１０ｎｍの厚さに形成した。この第２シード膜７９は、スパッタリング法、原子層蒸着法等の薄膜形成技術により成膜することができる。さらに、電解めっき（ＥＣＰ）法もしくはＣＶＤ法にて、上記凹部１１を埋め込むように第２銅系膜８０を形成する。ここでは、銅膜を形成した。なお、各シード膜７７、７９、各銅系膜７８、８０の膜厚を調整して、凹部１２内を上記以上の多数層構造とすることも可能である。
次に、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、第１、第２銅系膜７８、８０の銅のグレイン成長が促進されるとともに、第１、第２シード膜７７、７９中のマンガン（Ｍｎ）と酸化シリコン系絶縁膜からなる絶縁膜１１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜（図示せず）を形成する。このようにして、バリア膜は、凹部１２の側壁および底面に、いわゆる自己形成される。
次に、図９（２）に示すように、機械的化学研磨（ＣＭＰ）法によって、絶縁膜１１表面の余剰な第１、第２銅系膜７８、８０〔前記図９（１）参照〕、第１、第２シード膜７７、７９〔前記図９（１）参照〕の未反応部分、バリア膜１３等を研磨して、絶縁膜１１表面を露出させるとともに、上記凹部１２内にマンガンシリケートからなるバリア膜１３を介して銅系膜７８、８０からなる導電体（配線）１４を形成する。上記マンガンシリケート膜の形成では、銅マンガン合金からなる第１、第２シード膜７７、７９中のマンガンを全て消費せず、マンガンを残してある。このマンガンは、導電体１４中に拡散される。
次に、図９（３）に示すように、上記導電体１４を被覆するように上記絶縁膜１１上に酸化シリコン系絶縁膜２１を形成する。この酸化シリコン系絶縁膜２１は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を２５０ｎｍの厚さに堆積して形成した。
次に、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、導電体１４中に拡散されたマンガン（Ｍｎ）が導電体１４の表面部分まで拡散し、このマンガン（Ｍｎ）が酸化シリコン系絶縁膜２１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜２２を形成する。すなわち、銅系配線となる導電体１４上にのみ選択的にマンガンシリケート膜２２が形成されたことになる。なお、酸化シリコン系絶縁膜２１をＣＶＤ成膜する際のサーマルバジェットにより、自己形成バリア膜であるマンガンシリケート膜２２を形成するため上記熱処理は必須ではないが、マンガンシリケート膜２２の形成効率を高めるために行うことが望ましい。
上記半導体装置の製造方法では、既存技術で形成していた配線上の誘電率が５程度の窒化炭化シリコン（ＳｉＣＮ）系絶縁膜を形成しなくてよいので、容量値は、前記製造方法の第２例と同様に従来技術と比較して低減できた。さらに、導電体１４とマンガンシリケート膜２２との界面密着性が向上されたことにより、ストレスマイグレーション（ＳＭ）、エレクトロマイグレーション（ＥＭ）などの耐性が向上し、配線信頼性の改善が得られた。さらに、導電体（例えば配線）上の絶縁膜、例えば酸化シリコン系絶縁膜２１にビアホールを形成する際のエッチング加工時に、上記マンガンシリケート膜２２が厚く形成されることから、いわゆる付きぬけが抑制され、この結果、ビア抵抗値のばらつきを３０％低減することができた。
銅マンガン合金からなる第１、第２シード膜７７、７９のように２層のマンガン供給源となる層を複数層に形成したことにより、マンガンシリケート膜２２の生成効率が高められる。例えば、銅マンガン合金層を１層だけ厚く形成したのでは、その後の銅系膜の埋め込みにおいて埋め込み不良が発生する可能性がある。すなわち、ボイドを発生する可能性があり、配線の信頼性を劣化させることになる。
また、上記半導体装置の製造方法では、いわゆるシングルダマシン（Single-damascene）構造を説明したが、デュアルダマシン（Dual-damascene）構造に対しても、本発明の半導体装置の製造方法は同様に適用することが可能である。また、導電体１４を構成する材料としては、銅、銅合金等で構成される銅系膜のみならず、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属を用いることも可能である。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第５例を、図１０の製造工程断面図によって説明する。
図１０（１）に示すように、前記図５（１）〜（３）によって説明した第２例と同様にして、半導体基板（図示せず）上に、絶縁膜１１を酸化シリコン系絶縁膜で形成する。この絶縁膜１１は、例えば化学気相法（ＣＶＤ）を用いて、誘電率が３以下の無機系酸化膜、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で形成する。その膜厚は、例えば２００ｎｍとする。さらに、エッチングによって上記絶縁膜１１に凹部（例えば配線溝）１２を形成する。このエッチングでは、例えばフッ化炭素（ＣＦ）系のエッチングガスを用い、上記凹部１２を例えば１５０ｎｍの深さに形成する。
次いで、上記凹部１２の内面および上記絶縁膜１１の表面に、バリアメタル膜７４を形成する。このバリアメタル膜７４には、例えばタンタル（Ｔａ）膜を用い、その膜厚は例えば５ｎｍとした。さらに、第１シード膜７７を形成する。この第１シード層７７は、例えば銅マンガン（ＣｕＭｎ）合金膜からなり、例えば４０ｎｍの厚さに形成した。この第１シード膜７７は、スパッタリング法、原子層蒸着法等の薄膜形成技術により成膜することができる。さらに、電解めっき（ＥＣＰ）法もしくはＣＶＤ法にて、第１銅系膜７８を形成する。ここでは、銅膜を例えば５０ｎｍの厚さに形成した。
続いて、上記第１銅系膜７８の表面に、第２シード膜７９を形成する。この第２シード膜７９は、例えば銅マンガン（ＣｕＭｎ）合金膜からなり、例えば１０ｎｍの厚さに形成した。この第２シード膜７９は、スパッタリング法、原子層蒸着法等の薄膜形成技術により成膜することができる。さらに、電解めっき（ＥＣＰ）法もしくはＣＶＤ法にて、上記凹部１１を埋め込むように第２銅系膜８０を形成する。ここでは、銅膜を形成した。なお、各シード膜７７、７９、各銅系膜７８、８０の膜厚を調整して、凹部１２内を上記以上の多数層構造にすることも可能である。
次に、図１０（２）に示すように、機械的化学研磨（ＣＭＰ）法によって、絶縁膜１１表面の余剰な第１、第２銅系膜７８、８０〔前記図１０（１）参照〕、第１、第２シード膜７７、７９〔前記図１０（１）参照〕、バリアメタル膜７４等を研磨して、絶縁膜１１表面を露出させるとともに、上記凹部１１内にバリアメタル膜７４を介して、第１シード膜７７、第１銅系膜７８、第２シード膜７９、第２銅系膜８０の積層構造が形成される。
次に、図１０（３）に示すように、上記積層構造を被覆するように上記絶縁膜１１上に酸化シリコン系絶縁膜２１を形成する。この酸化シリコン系絶縁膜２１は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を２５０ｎｍの厚さに堆積して形成した。
次に、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、第１、第２シード膜７７、７９〔前記図１０（２）参照〕中のマンガン（Ｍｎ）が第１、第２シード膜７７、７９の銅の部分および第１、第２銅系膜７８、８０〔前記図１０（２）参照〕からなる導電体１４の表面部分まで拡散し、このマンガン（Ｍｎ）が酸化シリコン系絶縁膜２１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜２２を形成する。すなわち、銅系配線となる導電体１４上にのみ選択的にマンガンシリケート膜２２が形成されたことになる。したがって、凹部１２内にバリアメタル膜７４を介して導電体１４が形成され、この導電体１４の上面のみにマンガンシリケート膜２２が形成される。なお、酸化シリコン系絶縁膜２１をＣＶＤ成膜する際のサーマルバジェットにより、自己形成バリア膜であるマンガンシリケート膜２２を形成するため上記熱処理は必須ではないが、マンガンシリケート膜２２の形成効率を高めるために行うことが望ましい。
上記半導体装置の製造方法では、既存技術で形成していた配線上の誘電率が５程度の窒化炭化シリコン（ＳｉＣＮ）系絶縁膜を形成しなくてよいので、容量値は、前記製造方法の第２例と同様に従来技術と比較して低減できた。さらに、導電体１４とマンガンシリケート膜２２との界面密着性が向上されたことにより、ストレスマイグレーション（ＳＭ）、エレクトロマイグレーション（ＥＭ）などの耐性が向上し、配線信頼性の改善が得られた。さらに、導電体（例えば配線）上の絶縁膜、例えば酸化シリコン系絶縁膜２１にビアホールを形成する際のエッチング加工時に、上記マンガンシリケート膜２２が厚く形成されることから、いわゆる付きぬけが抑制され、この結果、ビア抵抗値のばらつきを３０％低減することができた。
また、上記半導体装置の製造方法では、いわゆるシングルダマシン（Single-damascene）構造を説明したが、デュアルダマシン（Dual-damascene）構造に対しても、本発明の半導体装置の製造方法は同様に適用することが可能である。また、導電体１４を構成する材料としては、銅、銅合金等で構成される銅系膜のみならず、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属を用いることも可能である。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第６例を、図１１の概略構成断面図によって説明する。
図１１（１）に示すように、前記図７（１）、（２）によって説明した製造方法と同様にして、半導体基板（図示せず）上に、絶縁膜１１を酸化シリコン系絶縁膜で形成する。この絶縁膜１１は、例えば化学気相法（ＣＶＤ）を用いて、誘電率が３以下の無機系酸化膜、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で形成する。その膜厚は、例えば２００ｎｍとする。さらに、エッチングによって上記絶縁膜１１に凹部（例えば配線溝）１２を形成する。このエッチングでは、例えばフッ化炭素（ＣＦ）系のエッチングガスを用い、上記凹部１２を例えば１５０ｎｍの深さに形成する。次いで、上記凹部１２に、マンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜１３を介して銅系膜からなる導電体（例えば配線）１４を形成する。上記マンガンシリケート膜の形成では、銅マンガン合金からなるシード膜７５〔前記図７（３）参照〕中のマンガンを全て消費せず、マンガンを残してある。このマンガンは、導電体１４中に拡散される。
次に、図１１（２）に示すように、上記導電体１４を被覆するように上記絶縁膜１１上に酸化シリコン系絶縁膜２１を形成する。この酸化シリコン系絶縁膜２１は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を１０ｎｍの厚さに堆積して形成した。さらに、酸化シリコン系絶縁膜２１上に、有機絶縁膜２３を形成する。この有機絶縁膜２３は、例えばポリアリールエーテル膜で形成され、例えば２４０ｎｍの厚さに形成される。
次に、図１１（３）に示すように、熱処理（キュア）を行う。この熱処理は、例えば加熱温度を３５０℃、加熱時間を３０分として行った。この処理によって、導電体１４中に拡散されたマンガン（Ｍｎ）が導電体１４の表面部分まで拡散し、このマンガン（Ｍｎ）が酸化シリコン系絶縁膜２１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜２２を形成する。すなわち、銅系配線となる導電体１４上にのみ選択的にマンガンシリケート膜２２が形成されたことになる。
上記半導体装置の製造方法では、既存技術で形成していた配線上の誘電率が５程度の窒化炭化シリコン（ＳｉＣＮ）系絶縁膜を形成しなくてよいので、容量値は、前記製造方法の第２例と同様に従来技術と比較して低減できた。また、導電体１４とマンガンシリケート膜２２との界面密着性が向上されたことにより、ストレスマイグレーション（ＳＭ）、エレクトロマイグレーション（ＥＭ）などの耐性が向上し、配線信頼性の改善が得られた。さらに、有機絶縁膜２３を形成するプロセスに適用することができるので、層間絶縁膜の膜種の選択幅が広がるという利点がある。
また、上記半導体装置の製造方法では、いわゆるシングルダマシン（Single-damascene）構造を説明したが、デュアルダマシン（Dual-damascene）構造に対しても、本発明の半導体装置の製造方法は同様に適用することが可能である。また、導電体１４を構成する材料としては、銅、銅合金等で構成される銅系膜のみならず、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属を用いることも可能である。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第７例を、図１２〜図１５の概略構成断面図によって説明する。
図１２（１）に示すように、前記図１１によって説明した第６例と同様にして、半導体基板（図示せず）上に、第１絶縁膜３１を酸化シリコン系絶縁膜で形成する。この第１絶縁膜３１は、例えば化学気相法（ＣＶＤ）を用いて、誘電率が３以下の無機系酸化膜、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で形成する。その膜厚は、例えば２００ｎｍとする。さらに、エッチングによって上記第１絶縁膜３１に凹部（以下配線溝として説明する）３２を形成する。このエッチングでは、例えばフッ化炭素（ＣＦ）系のエッチングガスを用い、上記配線溝３２を例えば１５０ｎｍの深さに形成する。次いで、上記配線溝３２に、マンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜３３を介して銅系膜からなる導電体（以下第１配線として説明する）３４を形成する。上記マンガンシリケート膜の形成では、銅マンガン合金からなるシード膜（図示せず）を形成し、そのシード膜中のマンガンを全て消費せず、マンガンを残してある。このマンガンは、導電体１４中に拡散される。
次に、上記導電体１４を被覆するように上記絶縁膜１１上に酸化シリコン系絶縁膜２１を形成する。この酸化シリコン系絶縁膜２１は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を１０ｎｍの厚さに堆積して形成した。
次に、図１２（２）に示すように、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、第１配線３４中に拡散されたマンガン（Ｍｎ）が第１配線３４の表面部分まで拡散し、このマンガン（Ｍｎ）が酸化シリコン系絶縁膜２１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜３５を形成する。すなわち、第１配線３４上にのみ選択的にマンガンシリケート膜３５が形成される。
次に、図１２（３）に示すように、上記第１絶縁膜３１上の上記酸化シリコン系絶縁膜２１〔前記図１２（２）参照〕を除去する。この除去工程は、上記マンガンシリケート膜３５が露出するように行う。その方法としては、例えばウエットエッチングもしくはドライエッチングがある。
次に、図１２（４）に示すように、上記第１配線３４上を被覆するように上記第１絶縁膜３１上にバリア膜３６を形成する。このバリア膜３６は、例えば窒化炭化シリコン（ＳｉＣＮ）膜で成膜され、例えば３０ｎｍの厚さに形成する。このバリア膜３６は、例えばＣＶＤによって成膜する。
次に、図１３（５）に示すように、上記バリア膜３６上に第２絶縁膜４１を形成する。この第２絶縁膜４１は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を２５０ｎｍの厚さに堆積して形成した。
次に、図１３（６）に示すように、上記第２絶縁膜４１上にビアホールを形成するためのエッチングマスク（図示せず）を、例えば化学増幅型ＡｒＦレジストを用いて形成する。次に、上記第２絶縁膜４１をエッチング加工してビアホール４２を形成する。このエッチングでは、ビアホール４２底部に窒化炭化シリコンからなるバリア膜３６が形成されていることから、上記エッチング加工時に高い選択性を確保することが可能になるので、ロバスト（Robust）な加工が可能となる。
次に、図１４（７）に示すように、上記第２絶縁膜４１上に上記ビアホール４２を埋め込むように有機反射防止膜（ＢＡＲＣ：bottom anti refractive Coat）８１を塗布して形成した後、配線溝を形成するためのエッチングマスク８２を、例えば化学増幅型ＡｒＦレジストを用いて形成する。このエッチングマスク８２には配線溝パターン８３が形成されている。
次に、図１４（８）に示すように、上記有機反射防止膜８１〔前記図１４（７）参照〕および上記第２絶縁膜４１をエッチング加工して配線溝４３を形成する。この配線溝４３の底部には上記ビアホール４２が形成されている。その後、上記エッチングマスク８１および有機反射防止膜８２〔前記図１４（７）参照〕を除去する。
次に、図１５（９）に示すように、上記ビアホール４２の底部に形成されているバリア膜３６を除去して、ビアホール４２をマンガンシリケート膜３５を介して第１配線３４に接続させる。このエッチングでは、エッチングガスに例えばフッ化炭素（ＣＦ）系ガス系ガスを用いた。
次に、図１５（１０）に示すように、前記図７〜図８によって説明したのと同様にして、上記配線溝４３の内面およびビアホール４２の内面および上記第２絶縁膜４１の表面に、例えば銅マンガン（ＣｕＭｎ）合金膜からなるシード膜（図示せず）を、例えば４０ｎｍの厚さに形成し、さらに、電解めっき（ＥＣＰ）法もしくはＣＶＤ法にて、上記配線溝４３およびビアホール４２を埋め込むように銅系膜を形成する。次いで、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、銅系膜の銅のグレイン成長が促進されるとともに、シード膜中のマンガン（Ｍｎ）と酸化シリコン系絶縁膜からなる第２絶縁膜４１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、マンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜４４を形成する。このようにして、バリア膜４４は、上記配線溝４３側壁と底面およびビアホール４２の側壁に、いわゆる自己形成される。
次に、機械的化学研磨（ＣＭＰ）法によって、第２絶縁膜４１表面の余剰な銅系膜、シード膜等を除去して、第２絶縁膜４１表面を露出させるとともに、上記配線溝４３およびビアホール４２の各内部にマンガンシリケート膜からなるバリア膜４４を介して銅系膜からなる導電体（第２配線４５と接続プラグ４６）を形成する。上記マンガンシリケート膜の形成では、銅マンガン合金からなるシード膜中のマンガンを全て消費せず、マンガンを残してある。このマンガンは、導電体（第２配線４５と接続プラグ４６）中に拡散される。
次に上記導電体（第２配線４５）を被覆するように上記第２絶縁膜４１上に酸化シリコン系絶縁膜からなる第３絶縁膜５１を形成する。この酸化シリコン系絶縁膜は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を２５０ｎｍの厚さに堆積して形成した。
次に、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、導電体（第２配線４５と接続プラグ４６）中に拡散されたマンガン（Ｍｎ）が第２配線４５の表面部分まで拡散し、このマンガン（Ｍｎ）が酸化シリコン系絶縁膜からなる第３絶縁膜５１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜４７を形成する。すなわち、第２配線４５上にのみ選択的にマンガンシリケート膜４７が形成される。なお、酸化シリコン系絶縁膜をＣＶＤ成膜する際のサーマルバジェットにより、自己形成バリア膜であるマンガンシリケート膜４７が形成されるため、上記熱処理は、必須ではないが、マンガンシリケート膜４７の形成効率を高めるために行うことが望ましい。
上記半導体装置の製造方法では、容量値に関しては、従来技術と同レベルであるが、界面密着性向上により、ストレスマイグレーション（ＳＭ）、エレクトロマイグレーション（ＥＭ）信頼性も改善が得られた。それに加え、窒化炭化シリコンからなるバリア膜３６はビアホールのエッチング加工時の選択性が高いことより、ロバストなビアホール加工が可能である。これによって、ビアホール加工時の付き抜けが抑制されるので、ビア抵抗値のばらつきが５０％低減できるという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第８例を、図１６〜図１８の概略構成断面図によって説明する。
図１６（１）に示すように、前記第３例と同様にして、半導体基板（図示せず）上に、第１絶縁膜３１を酸化シリコン系絶縁膜で形成する。この第１絶縁膜３１は、例えば化学気相法（ＣＶＤ）を用いて、誘電率が３以下の無機系酸化膜、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）膜で形成する。その膜厚は、例えば２００ｎｍとする。さらに、エッチングによって上記第１絶縁膜３１に凹部（以下配線溝として説明する）３２を形成する。このエッチングでは、例えばフッ化炭素（ＣＦ）系のエッチングガスを用い、上記配線溝３２を例えば１５０ｎｍの深さに形成する。次いで、上記配線溝３２に、マンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜３３を介して銅系膜からなる導電体（以下第１配線として説明する）３４を形成する。上記マンガンシリケート膜の形成では、銅マンガン合金からなるシード膜（図示せず）中のマンガンを全て消費せず、マンガンを残してある。このマンガンは、第１配線３４中に拡散される。
次に、図１６（２）に示すように、上記第１配線３４を被覆するように上記第１絶縁膜３１上に酸化シリコン系絶縁膜からなる第２絶縁膜４１を形成する。この酸化シリコン系絶縁膜は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を１００ｎｍの厚さに堆積して形成した。
次に、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を３０分として行った。この処理によって、第１配線３４中に拡散されたマンガン（Ｍｎ）が第１配線３４の表面部分まで拡散し、このマンガン（Ｍｎ）が第２絶縁膜４１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜３５を形成する。すなわち、銅系配線となる第１配線３４上にのみ選択的にマンガンシリケート膜３５が形成される。
次に、図１６（３）に示すように、第２絶縁膜４１上に上記ビアホールを形成するためのエッチングマスク（図示せず）を、例えば化学増幅型ＡｒＦレジストを用いて形成する。次に、上記第２絶縁膜４１をエッチング加工して凹部（以下ビアホールとして説明する）４２を形成する。
次に、図１６（４）に示すように、上記ビアホール４２の内面および上記酸化シリコン系絶縁膜からなる第２絶縁膜４１の表面に、シード膜（図示せず）を形成する。このシード膜は、例えば銅マンガン（ＣｕＭｎ）合金膜からなり、例えば４０ｎｍの厚さに形成する。このシード膜は、スパッタリング法、原子層蒸着法等の薄膜形成技術により成膜することができる。さらに、電解めっき（ＥＣＰ）法もしくはＣＶＤ法にて、ビアホール４２を埋め込むように銅系膜（図示せず）を形成する。ここでは、銅膜を形成した。この成膜方法は、電解めっき（ＥＣＰ）法、もしくはＣＶＤ法にて行う。
次に、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、銅系膜の銅のグレイン成長が促進されるとともに、シード膜中のマンガン（Ｍｎ）と酸化シリコン系絶縁膜からなる第２絶縁膜４１中のシリコン（Ｓｉ）、酸素（Ｏ）とが反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜４４を形成する。このようにして、バリア膜４４は、ビアホール４２の側壁に、いわゆる自己形成される。
次に、機械的化学研磨（ＣＭＰ）法によって、第２絶縁膜４１表面の余剰な銅系膜、シード膜等を研磨して、第２絶縁膜４１表面を露出させるとともに、上記ビアホール４２内にマンガンシリケートからなるバリア膜４４を介して銅系膜からなる導電体（以下接続プラグとして説明する）４６を形成する。上記マンガンシリケート膜の形成では、銅マンガン合金からなるシード膜中のマンガンを全て消費せず、マンガンを残してある。このマンガンは、接続プラグ４６中に拡散される。
次に、図１７（５）に示すように、上記接続プラグ４６を被覆するように上記第２絶縁膜４１上に酸化シリコン系絶縁膜からなる第３絶縁膜５１を形成する。この酸化シリコン系絶縁膜は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を１５０ｎｍの厚さに堆積して形成した。
次に、図１７（６）に示すように、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、接続プラグ４６中に拡散されたマンガン（Ｍｎ）が接続プラグ４６の表面部分まで拡散し、このマンガン（Ｍｎ）が酸化シリコン系絶縁膜からなる第３絶縁膜５１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応して、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜４７を形成する。すなわち、接続プラグ４６上にのみ選択的にマンガンシリケート膜４７が形成される。
次に、上記第３絶縁膜５１上に有機反射防止膜（ＢＡＲＣ：bottom anti refractive Coat）８４を塗布して形成した後、配線溝を形成するためのエッチングマスク８５を、例えば化学増幅型ＡｒＦレジストを用いて形成する。このエッチングマスク８５には配線溝パターン８６が形成されている。
次に、図１８（７）に示すように、上記有機反射防止膜〔前記図１７（６）参照〕８４および上記第３絶縁膜５１をエッチング加工して凹部（以下配線溝として説明する）５２を形成する。この配線溝５２の底部には上記接続プラグ４６が形成されている。その後、上記エッチングマスク８５および有機反射防止膜８４〔前記図１７（６）参照〕を除去する。
次に、図１８（８）に示すように、上記配線溝５２の内面および上記第３絶縁膜５１の表面に、シード膜（図示せず）を形成する。このシード膜は、例えば銅マンガン（ＣｕＭｎ）合金膜からなり、例えば４０ｎｍの厚さに形成した。このシード膜は、スパッタリング法、原子層蒸着法等の薄膜形成技術により成膜することができる。さらに、電解めっき（ＥＣＰ）法もしくはＣＶＤ法にて、上記配線溝５２を埋め込むように銅系膜を形成する。ここでは、銅膜を形成した。この成膜方法は、電解めっき（ＥＣＰ）法、もしくはＣＶＤ法にて行う。
次に、熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行った。この処理によって、銅系膜の銅のグレイン成長が促進されるとともに、シード膜中のマンガン（Ｍｎ）と酸化シリコン系絶縁膜からなる第３絶縁膜５１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜からなるバリア膜５３を形成する。このようにして、バリア膜５３は、酸化シリコン系絶縁膜に接する上記配線溝５２の側壁および底面に、いわゆる自己形成される。
次に、機械的化学研磨（ＣＭＰ）法によって、第３絶縁膜５１表面の余剰な銅系膜、シード膜等を研磨して、第３絶縁膜５１表面を露出させるとともに、上記配線溝５２内にマンガンシリケートからなるバリア膜５３を介して銅系膜からなる導電体（以下第２配線として説明する）５４を形成する。上記マンガンシリケート膜の形成では、銅マンガン合金からなるシード膜中のマンガンを全て消費せず、マンガンを残してある。このマンガンは、第２配線５４中に拡散される。
次に、図１９（９）に示すように、上記第２配線５４上にも前記各実施例で説明したいずれかの方法を採用することで、第２配線５４の上面にマンガンシリケート膜を形成する。例えば、第２配線５４被覆するように上記第３絶縁膜５１上に酸化シリコン系絶縁膜からなる第４絶縁膜６１を形成する。この酸化シリコン系絶縁膜は、例えばＭＳＱ（Metyl Silsesquioxane：メチルシルセスキオキサン）を１５０ｎｍの厚さに堆積して形成する。
次に熱処理を行う。この熱処理は、例えば加熱温度を３００℃、加熱時間を６０分として行う。この処理によって、第２配線５４中に拡散されたマンガン（Ｍｎ）が第２配線５４の表面部分まで拡散し、このマンガン（Ｍｎ）が第２配線５４上部の酸化シリコン系絶縁膜からなる第４絶縁膜６１中のシリコン（Ｓｉ）、酸素（Ｏ）と反応し、銅バリア性の高い、薄膜のマンガンシリケート（ＭｎＳｉxＯy）膜５５を形成する。すなわち、第２配線５４上にのみ選択的にマンガンシリケート膜５５が形成される。
上記半導体装置の製造方法では、既存技術で形成していた配線上の誘電率が５程度の窒化炭化シリコン（ＳｉＣＮ）系絶縁膜を形成しなくてよいので、容量値は、前記第２例と同様に従来技術と比較して低減できる。また、第１配線３４とマンガンシリケート膜３５との界面密着性、接続プラグ４６とマンガンシリケート膜４７の界面密着性、第２配線５４とマンガンシリケート膜５５との界面密着性がそれぞれ向上され、しかも第１配線３５、接続プラグ４７、第２配線５５ともにマンガンシリケート膜により包含された状態となるので、ストレスマイグレーション（ＳＭ）、エレクトロマイグレーション（ＥＭ）などの耐性が向上し、配線信頼性の改善が得られる。
本発明の半導体装置に係る一実施の形態の第１例を示した概略構成断面図である。 本発明の半導体装置に係る一実施の形態の第２例を示した概略構成断面図である。 本発明の半導体装置に係る一実施の形態の第３例を示した概略構成断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第３例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第３例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第４例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第５例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第６例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第７例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第７例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第７例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第７例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第８例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第８例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第８例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態の第８例を示した製造工程断面図である。 従来技術の半導体装置の一例を示した概略構成断面図である。
符号の説明
１…半導体装置、１１…絶縁膜、１２…凹部、２１…酸化シリコン系絶縁膜、２２…マンガンシリケート膜

Claims (8)

  1. 絶縁膜に設けられた凹部の内部に形成された導電体上面に、該導電体上に形成された酸化シリコン系絶縁膜との反応により生成されたマンガンシリケート膜が形成されている
    ことを特徴とする半導体装置。
  2. 前記絶縁膜が酸化シリコン系絶縁膜からなり、
    前記凹部の内面と前記導電体との境界に前記絶縁膜との反応により生成されたマンガンシリケート膜が形成されている
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記導電体上面に形成されたマンガンシリケート膜と前記凹部内面に形成されたマンガンシリケート膜とが接続されている
    ことを特徴とする請求項２記載の半導体装置。
  4. 絶縁膜に形成された凹部の内部に、マンガンを含む銅系膜からなる導電体を形成する工程と、
    前記導電体を被覆するように前記絶縁膜上に酸化シリコン系絶縁膜を形成する工程と、
    前記導電体中に含まれるマンガンと前記酸化シリコン系絶縁膜との反応により前記導電体上面にマンガンシリケート層を形成する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  5. 前記凹部内に前記導電体を形成する前もしくは形成途中に、前記凹部内に前記マンガンの供給減となる銅マンガン合金層を形成する
    ことを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記絶縁膜を酸化シリコン系絶縁膜で形成し、
    前記導電体を、前記凹部内に形成した銅マンガン合金層と前記凹部内を埋め込むように形成した銅もしくは銅を主成分とする合金からなる銅系膜とで形成し、
    前記銅マンガン合金層と前記酸化シリコン系絶縁膜からなる絶縁膜との反応によって前記銅マンガン合金層と前記酸化シリコン系絶縁膜との境界面にマンガンシリケート層を形成する
    ことを特徴とする請求項４記載の半導体装置の製造方法。
  7. 前記酸化シリコン系絶縁膜を形成した後に熱処理を行う
    ことを特徴とする請求項４記載の半導体装置の製造方法。
  8. 前記銅マンガン合金層と前記銅系膜とを複数層に積層して前記導電体を形成する
    ことを特徴とする請求項６記載の半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009001780A1 (ja) * 2007-06-22 2008-12-31 Rohm Co., Ltd. 半導体装置およびその製造方法
JP2009004654A (ja) * 2007-06-22 2009-01-08 Rohm Co Ltd 半導体装置およびその製造方法
JP2009141058A (ja) * 2007-12-05 2009-06-25 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
JP2010073736A (ja) * 2008-09-16 2010-04-02 Rohm Co Ltd 半導体装置の製造方法
JP2010103162A (ja) * 2008-10-21 2010-05-06 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2010153582A (ja) * 2008-12-25 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8168532B2 (en) 2007-11-14 2012-05-01 Fujitsu Limited Method of manufacturing a multilayer interconnection structure in a semiconductor device
US8531033B2 (en) 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug
JP2014125674A (ja) * 2012-12-27 2014-07-07 Tokyo Electron Ltd マンガン含有膜の形成方法、処理システム、電子デバイスの製造方法および電子デバイス
JP2016541113A (ja) * 2013-12-20 2016-12-28 インテル・コーポレーション コバルトベースの複数のインターコネクトおよびそれらの複数の製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5103914B2 (ja) * 2007-01-31 2012-12-19 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
JP2010098195A (ja) * 2008-10-17 2010-04-30 Hitachi Cable Ltd 配線構造及び配線構造の製造方法
US8653664B2 (en) 2009-07-08 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layers for copper interconnect
US8313659B2 (en) * 2009-07-10 2012-11-20 Seagate Technology Llc Fabrication of multi-dimensional microstructures
US8653663B2 (en) 2009-10-29 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US8361900B2 (en) 2010-04-16 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US8492289B2 (en) 2010-09-15 2013-07-23 International Business Machines Corporation Barrier layer formation for metal interconnects through enhanced impurity diffusion
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US20130307153A1 (en) 2012-05-18 2013-11-21 International Business Machines Corporation Interconnect with titanium-oxide diffusion barrier
US9054109B2 (en) * 2012-05-29 2015-06-09 International Business Machines Corporation Corrosion/etching protection in integration circuit fabrications
CN103515297B (zh) * 2012-06-28 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
JP2014141739A (ja) * 2012-12-27 2014-08-07 Tokyo Electron Ltd 金属マンガン膜の成膜方法、処理システム、電子デバイスの製造方法および電子デバイス
US9343400B2 (en) * 2013-03-13 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene gap filling process
US20150137372A1 (en) * 2013-11-15 2015-05-21 Globalfoundries Inc. Self forming barrier layer and method of forming
US20150255331A1 (en) * 2014-03-04 2015-09-10 GlobalFoundries, Inc. Integrated circuits with a copper and manganese component and methods for producing such integrated circuits
US9728502B2 (en) 2014-11-10 2017-08-08 Samsung Electronics Co., Ltd. Metal oxysilicate diffusion barriers for damascene metallization with low RC delays and methods for forming the same
US10446496B2 (en) 2016-02-17 2019-10-15 International Business Machines Corporation Self-forming barrier for cobalt interconnects
US10319629B1 (en) * 2018-05-08 2019-06-11 International Business Machines Corporation Skip via for metal interconnects

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009076A (ja) * 2000-04-11 2002-01-11 Agere Systems Guardian Corp 化学・機械的研磨（ｃｍｐ）中における銅のディッシングを防止するための局部領域合金化
JP2005277390A (ja) * 2004-02-27 2005-10-06 Handotai Rikougaku Kenkyu Center:Kk 半導体装置及びその製造方法
JP2007012923A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体装置およびその製造方法
JP2007012996A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009076A (ja) * 2000-04-11 2002-01-11 Agere Systems Guardian Corp 化学・機械的研磨（ｃｍｐ）中における銅のディッシングを防止するための局部領域合金化
JP2005277390A (ja) * 2004-02-27 2005-10-06 Handotai Rikougaku Kenkyu Center:Kk 半導体装置及びその製造方法
JP2007012923A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体装置およびその製造方法
JP2007012996A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8102051B2 (en) 2007-06-22 2012-01-24 Rohm Co., Ltd. Semiconductor device having an electrode and method for manufacturing the same
JP2009004654A (ja) * 2007-06-22 2009-01-08 Rohm Co Ltd 半導体装置およびその製造方法
WO2009001780A1 (ja) * 2007-06-22 2008-12-31 Rohm Co., Ltd. 半導体装置およびその製造方法
US9559058B2 (en) 2007-11-14 2017-01-31 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
US8168532B2 (en) 2007-11-14 2012-05-01 Fujitsu Limited Method of manufacturing a multilayer interconnection structure in a semiconductor device
US7928476B2 (en) 2007-12-05 2011-04-19 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
JP2009141058A (ja) * 2007-12-05 2009-06-25 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
JP2010073736A (ja) * 2008-09-16 2010-04-02 Rohm Co Ltd 半導体装置の製造方法
JP2010103162A (ja) * 2008-10-21 2010-05-06 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2010153582A (ja) * 2008-12-25 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8531033B2 (en) 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug
JP2014125674A (ja) * 2012-12-27 2014-07-07 Tokyo Electron Ltd マンガン含有膜の形成方法、処理システム、電子デバイスの製造方法および電子デバイス
JP2016541113A (ja) * 2013-12-20 2016-12-28 インテル・コーポレーション コバルトベースの複数のインターコネクトおよびそれらの複数の製造方法
US10700007B2 (en) 2013-12-20 2020-06-30 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US11328993B2 (en) 2013-12-20 2022-05-10 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US11862563B2 (en) 2013-12-20 2024-01-02 Tahoe Research, Ltd. Cobalt based interconnects and methods of fabrication thereof

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