KR20070037524A - 반도체 소자의 배선 형성 방법 - Google Patents

반도체 소자의 배선 형성 방법 Download PDF

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Abstract

반도체 소자의 배선 형성 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법은 하부 도전층이 형성된 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 하부 도전층의 상면을 노출시키는 배선 형성 영역을 형성하는 단계, 배선 형성 영역을 습식 세정하는 단계, 열처리하여 배선 형성 영역에 잔류하는 결함물을 제거하는 단계 및 배선 형성 영역을 금속 성분으로 매립하여 금속층을 형성하는 단계를 포함한다.
반도체 소자, 배선, 열처리, 결함물, 습식세정

Description

반도체 소자의 배선 형성 방법{Method for fabricating interconnection line in a semiconductor device}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 순서도이다.
도 2 내지 도 6는 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 110: 하부 도전층
120: 베리어 절연막 130: 층간 절연막
131a, 131: 제1 층간 절연막 133a, 133: 제2 층간 절연막
140: 배선 형성 영역 141: 비아홀
143: 트랜치 150: 금속층
200: 습식 세정 공정 300: 열처리 공정
본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 반도체 소자의 배선 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 신뢰성 있는 배선에 대한 요구가 증가되고 있다. 반도체 소자의 배선 재료로서 알루미늄이나 구리 등이 주로 사용되고 있다. 구리는 알루미늄에 비해 상대적으로 높은 녹는점을 지니고 있어 일렉트로 마이그레이션(Electro-Migration; 이하 'EM' 이라 함) 및 스트레스 마이그레이션(Stress-Migration; SM) 특성이 우수할 뿐만 아니라 낮은 비저항 특성을 지니고 있다.
종래에 반도체 소자의 배선을 형성하는 방법을 예를 들면 다음과 같다.
하부 도전층이 형성된 반도체 기판 상에 형성된 층간 절연막 내에 배선 형성 영역을 건식 식각으로 형성한 다음, 건식 식각에 의해 발생한 폴리머 등 불순물을 제거하기 위하여 습식 세정을 수행한다. 그런 다음, 세정된 배선 형성 영역을 도전 물질로 매립하여 반도체 소자의 배선을 형성하였다.
그런데, 습식 세정 후 배선 형성 영역 등 반도체 소자 내에 습식 세정에 사용된 세정액이나 수분 등이 잔류할 수 있으며, 특히 이들이 건식 식각 후 잔류하는 식각 가스와 결합하여 응축된 결함물(defect)이 존재할 수 있다.
이러한 결함물들은 배선 형성 영역의 내벽에 금속층이나 확산방지막 등을 형성을 방해할 뿐만 아니라 보이드를 발생시킬 우려가 있 등 반도체 소자의 신뢰성을 열화시킬 요인으로 작용할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 반도체 소자의 배선 형상 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법은 하부 도전층이 형성된 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 상기 하부 도전층의 상면을 노출시키는 배선 형성 영역을 형성하는 단계, 상기 배선 형성 영역을 습식 세정하는 단계, 열처리하여 상기 배선 형성 영역에 잔류하는 결함물을 제거하는 단계 및 상기 배선 형성 영역을 금속 성분으로 매립하여 금속층을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아님을 밝혀둔다.
이하에서 도 1 내지 도 6를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법에 대해서 설명한다. 이하의 설명에서는 주로 구리를 이용한 듀얼 다마신 배선 형성 공정을 그 예로서 설명하지만, 본 발명의 범위가 이에 한정되는 것은 아니다. 즉, 본 발명은 단일 다마신 배선뿐만 아니라 반도체 소자에 사용될 수 있는 모든 콘택이나 비아의 형성시에도 적용될 수 있음은 물론이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 순서도이다. 도 2 내지 도 6 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 단면도들이다.
먼저, 하부 도전층이 형성된 기판 상에 층간 절연막을 형성한다(S10).
도 2를 참조하면, 하부 배선층(110)이 형성된 반도체 기판(100) 상에 우선 베리어 절연막(120)을 형성한 다음, 층간 절연막(130a)을 순차적으로 적층할 수 있다. 도면에 도시된 바와 같이, 본 발명의 일 실시예에서 층간 절연막(130a)은 메탈 간 절연막(IMD)일 수 있으며, 이들은 제1 층간 절연막(131a) 및 제2 층간 절연막(133a) 등 다층 구조로 이루어질 수 있다. 또한, 도면에 도시되지는 않았으나, 제1 층간 절연막(131a)과 제2 층간 절연막(133a)의 사이에는 베리어 절연막이 더 형성될 수 있다.
여기서 베리어 절연막(120)은 이후 수행되는 열처리 공정에서 구리 등 금의 확산을 방지하는 역할을 하며, 또한 에칭 공정에서 에칭 스토퍼(etching stopper)로서 역할을 할 수 있다. 즉, 층간 절연막을 에칭하여 배선 형성용 트랜치 및/또는 비아홀을 형성할 때, 하부 배선층(110)에 손상을 방지하거나 에칭의 정밀도를 높이기 위해 사용된다. 이러한 베리어 절연막(120)은 예를 들어, SiN, SiC, SiON, SiCN을 사용할 수 있고, 주로 CVD 방법(Chemical Vapor Deposition)에 의해 형성될 수 있는데 이에 한정되지는 않는다.
여기서, 제1 층간 절연막(131a)및 제2 층간 절연막(133a)은 비어홀(도 3의 141 참조)및 트렌치(도 3의 143 참조)를 형성하기에 충분한 두께를 가지며, 저유전률(Low-k)을 갖는 유기폴리머, 도프(dope)되거나 혹은 도프되지 않은 산화막 계열 등으로 형성할 수 있다. 산화막 계열로는 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막(carbon-doped oxide), 실리콘 산화막, HSQ(hydrogen silsesquioxane)(SiO:H), MSQ(methyl silsesquioxane)(SiO:CH3) 또는 a-SiOC(SiOC:H)등으로 형성할 수 있다. 저유전률을 갖는 유기폴리머로는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수 지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide)수지 등이 있층는데 이에 한정되지는 않다. 이러한 층간 절연막(130a)의 형성방법은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀코팅(spin coating)방식 등을 사용할 수 있다.
예를 들어, 본 발명의 일 실시예에서는 도 2에서와 같이 불소(F)가 도핑되지 않는 절연막(131a), 불소가 도핑된 절연막(133a) 순으로, 예를 들어 SiO2 및 FSG가 순차적으로 적층된 2층막을 사용하였으나, 이에 제한되지는 않는다. 즉, 불소가 도핑된 절연막, 불소가 도핑되지 않는 절연막 순으로 적층될 수 있고, 불소가 도핑되지 않는 절연막만으로 형성될 수도 있다. 불소가 도핑됨으로써 메탈간 절연막(130a)의 유전율을 낮출 수 있기 때문에, 반도체 소자의 배선의 전체적인 유전율을 낮추게 되고 RC 시간 지연을 개선할 수 있다.
다음으로, 배선 형성 영역을 형성한다(S20).
도 3를 참조하면, 하부 도전층(110)의 상면을 노출시키는 비아홀(141) 및 비아홀(141)의 상부를 경유하는 트랜치(143)로 이루어진 배선 형성 영역(140)을 형성한다.
이러한 배선 형성 영역(140)은, 도면에 도시되지는 않았으나, 비아홀(141)을 형성하기 위한 포토 레지스트 패턴과 트랜치(143)를 형성하기 위한 포토 레지스트 패턴을 각각 이용하여 예를 들어 RIE(Reactive Ion Etching)과 같은 건식 식각에 의하여 형성할 수 있다. 이 때, 식각 가스로서는 예를 들어 CF4/CHF3/Ar, C2F6, C3F8, C4F8/CO, C5F8, CH2F2등을 사용할 수 있는데 이는 층간 절연막의 재질에 따라서 조절될 수 있으며 이에 한정되는 것은 아니다.
그 후, 포토 레지스트 패턴을 제거하고 비아홀(141)의 저면에 잔류하는 베리어 절연막(120)을 제거함으로써 배선 형성 영역(140)을 완성한다.
여기서, 비아홀(141) 및 트랜치(143)의 형태는 도 3에 도시된 형태에 한정되지 않고, 식각 방법에 따라 모서리가 둥글거나(rounded corner), 수직 또는 수평 방향으로 연장되어 형성될 수 있다.
본 발명의 일 실시예에서는 통상적으로 비아홀(141)과 트랜치(143)를 형성하는 공정이라면 어떠한 공정이라도 사용될 수 있다. 예를 들면, 비아홀을 먼저 형성한 다음 트랜치를 형성할 수도 있고, 트랜치를 먼저 형성하고 비아홀을 나중에 형성할 수도 있다. 또한, 먼저 비아홀을 도전성 물질로 매립하여 비아를 형성한 다음, 트랜치를 형성하고 형성된 트랜치를 도전성 물질로 매립하여 배선층을 형성할 수도 있다.
다음으로, 습식세정 공정을 수행한다(S30).
도 4를 참조하면, 앞서 형성된 배선 형성 영역(140)을 구비하는 반도체 기판을 습식 세정(200)한다. 이러한 습식 세정 공정에 의하여, 배선 형성 영역(140) 내에 존재하는 식각 공정 중 발생한 폴리머, 포토 레지스트 잔류물, 금속 산화물 등과 같은 불순물이 제거될 수 있다.
여기서 습식 세정 공정(200)은 본 발명의 목적 범위 내에서 다양한 방법이 사용될 수 있는데, 예를 들어 HF, NH4F, HNO3, SC1이나 불화 암모늄(Ammonium Fluoride), 클로린(Chlorine), TMAH와 같은 유기 용매 용액(Organic solvent solution) 형태의 스트리퍼(stripper) 등의 세정액을 사용할 수 있으며 이에 한정되지는 않는다.
이러한 습식 세정은 식각 공정 중에 발생된 각종 불순물들을 제거할 수 있으나 습식 세정으로 인하여 다른 결함물(defect)이 발생될 수 있다. 예를 들어, 앞서 층간 절연막의 식각 공정시 사용된 식각 가스는 식각 공정 후에도 층간 절연막 내에 존재할 수 있는데, 이러한 잔류된 식각 가스는 습식 세정시 수분과 반응하여 소정의 응축된 결함물을 소자 내에 잔류시킬 수 있다. 또한, 수분(H2O)이나 OH기, H기 등과 같은 부산물들도 존재할 수 있다. 이러한 응축된 결함물들이나 부산물들은 반도체 소자의 신뢰성을 저하시키는 원인이 될 수 있다.
이러한 응축된 결함물들이나 부산물들과 같은 결함물들을 제거하기 위하여, 열처리 공정을 수행한다(S40).
도 5를 참조하면, 본 발명의 일 실시예에 있어서 열처리 공정(300)은 이러한 응축된 결함물들을 분해하여 제거하거나 억제하는 공정으로서 수행된다. 또한, 잔류된 수분(H2O), OH기, H기 등의 성분도 이러한 열처리 공정에 의해 제거될 수 있다. 여기서 열처리 공정(300)은 소정의 온도, 예를 들면 약 100 내지 600℃에서 이루어질 수 있다. 또한, 이러한 열처리 공정은 베이킹 공정, 어닐링 공정, 플라즈마 처리 공정과 같은 다른 명칭으로 수행될 수도 있다.
다음으로, 배선 형성 영역 내에 금속층을 형성한다(S50).
도 6을 참조하면, 비아홀(도 5의 141) 및 트렌치(도 5의 143)를 매립하며 층간 절연막(130)과 실질적으로 동일한 상면을 갖는 금속층(150)이 형성된다. 이 때, 도면으로 도시되지는 않았으나, 금속층을 형성하기 전에 배선 형성 영역(도 5의 140)의 내벽 및 저면에는 확산방지층 및/또는 씨드층이 더 형성될 수 있다.
구체적인 예로서, 먼저 배선 형성 영역의 내벽 및 저면을 둘러싸는 확산 방지층(미도시) 및 씨드층(미도시)을 순차적으로 형성한다. 이러한 확산 방지층은 비아홀 및 트랜치를 매립하여 형성되는 후술할 금속층의 확산을 억제하는 기능을 한다. 금속층에 사용되는 구리 또는 구리합금과 같은 금속성분은 집적 회로 제조에 사용되는 물질, 예를 들어 Si, SiO2 등에 대한 확산 계수가 크기 때문이다. 구리가 SiO2와 같은 절연막에 확산되면, 절연막이 도전성을 갖게 되어 절연 특성이 나빠지게 된다.
이와 같은 확산 방지층은 구리 또는 구리 합금과 반응하지 않는 고융점 물질(high fusion point metal)을 사용하며, 예를 들어, Ti, Ta, W, Ru, TiN, TaN, WN, TiZrN, TiSiN, TaAlN, TaSiN, TaSi2, TiW 및 이들의 조합, 이들의 적층막 등이 가능한데 이에 한정되는 것은 아니다. 확산 방지층은 PVD, ALD, CVD 등의 방법을 이용할 수 있다.
이어서 확산 방지층의 상부에 씨드층을 더 형성한다. 씨드층은 주로 PVD 방 법으로 예를 들면 구리를 증착하여 형성할 수 있다.
다음으로, 비아홀과 트랜치를 매립하는 동시에 층간 절연막의 상면을 충분히 덮을 수 있도록 금속막을 형성한다. 이 때 금속으로서는 구리 또는 구리 합금을 사용할 수 있다. 이 때, 씨드층은 형성된 금속막과 일체화될 수 있다.
이어서, 층간 절연막(130)의 상면이 노출되도록 금속막 및 확산 방지층을 평탄화함으로써 금속층(150)을 완성할 수 있다. 이로써 듀얼 형태의 다마신 금속 배선층이 완성되며, 그 상면은 층간 절연막(130)의 상면과 실질적으로 동일하도록 형성된다.
이러한 평탄면을 형성하기 위해, 예를 들어, 평탄면은 비선택적 슬러리를 이용한 CMP 공정 또는 비선택적 플라즈마 에칭 공정을 통해서 형성할 수도 있는데, 이에 한정되는 것은 아니다.
본 명세서에서는 도 1 내지 6을 참조하여 설명한 바와 같이 듀얼 다마신(dual damascene) 공정을 예로 들었으나, 단일 다마신 공정에도 적용될 수 있음은 물론이다. 뿐만 아니라, 다마신 공정 이외의 배선 형성 공정에도 적용될 수 있다.
또한, 본 발명의 일 실시예에서 하부 도전층은 반도체 소자 내에 형성되는 금속 배선층뿐만 아니라 트랜지스터의 소스 및/또는 드레인 전극 등 반도체 소자 내에 형성될 수 있는 모든 도전층을 포함하는 개념이다. 또한, 본 명세서에서 층간 절연막은 메탈간 절연막을 포함하여 반도체 소자의 각 층 사이에 형성될 수 있는 모든 절연막을 포괄할 수 있는 개념임을 밝혀둔다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 의하면, 반도체 소자의 배선 형성시 식각 공정에 의한 불순물과 습식 세정에 의해 발생될 수 있는 응축된 결함물 등을 효과적으로 제거할 수 있다. 따라서, 본 발명에 따른 배선 형성 방법을 적용함으로써, 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 하부 도전층이 형성된 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 하부 도전층의 상면을 노출시키는 배선 형성 영역을 형성하는 단계;
    상기 배선 형성 영역을 습식 세정하는 단계;
    열처리하여 상기 배선 형성 영역에 잔류하는 결함물을 제거하는 단계; 및
    상기 배선 형성 영역을 금속 성분으로 매립하여 금속층을 형성하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  2. 제1항에 있어서,
    상기 열처리는 100 내지 600℃에서 진행하는 반도체 소자의 배선 형성 방법.
  3. 제1항에 있어서,
    상기 금속층을 형성하는 단계 전에 상기 배선 형성 영역의 내벽 및 저면을 둘러싸는 확산 방지막 및 씨드층을 형성하는 단계를 더 포함하는 반도체 소자의 배선 형성 방법.
  4. 제1항에 있어서,
    상기 금속층을 형성하는 단계는
    상기 배선 형성 영역을 매립하고 상기 층간 절연막의 상면을 덮는 금속막을 형성하는 단계; 및
    상기 층간 절연막의 상면이 노출되도록 상기 금속막을 평탄화하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  5. 제1항에 있어서,
    상기 배선 형성 영역은 상기 하부 도전층의 상면을 노출시키는 비아홀 및 상기 비아홀의 상부에 형성된 트랜치로 이루어진 구조인 반도체 소자의 배선 형성 방법.
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* Cited by examiner, † Cited by third party
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CN110957261A (zh) * 2018-09-26 2020-04-03 长鑫存储技术有限公司 一种半导体器件互连结构阻挡层的制备方法

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