CN110957261B - 一种半导体器件互连结构阻挡层的制备方法 - Google Patents

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Abstract

本发明一实施方式提供了一种半导体器件互连结构阻挡层的制备方法，包括如下步骤：提供一包含介电层的半导体器件；通过蚀刻在所述介电层上开设沟槽，并对所述介电层进行湿式清洗处理；对湿式清洗处理后的所述介电层进行热处理；以及在热处理后的所述介电层上形成阻挡层，使得所述阻挡层覆盖所述介电层及所述沟槽的底面、侧壁；其中，所述湿式清洗处理步骤与所述形成阻挡层步骤的时间间隔在12小时以内。本发明一实施方式的制备方法，可有效抑制半导体器件中的铜迁移。

Description

一种半导体器件互连结构阻挡层的制备方法
技术领域
本发明涉及半导体器件的互连结构，具体为一种互连结构阻挡层的制备方法。
背景技术
在现有集成电路的金属互连布线中，金、银、铜和铝具有低电阻、容易沉积等特性，常用于当做导线材料。其中，铜的电阻系数较铝低且价钱比金和银更便宜，同时也具有较好的抗电子迁移效应。然而，铜较易扩散到电介质硅和二氧化硅中，且扩散率很高，会引起很严重的金属污染从而使元件失效。因此，必须利用金属阻挡层将铜线与电介质硅和二氧化硅隔离开，即用金属阻挡层来防止铜扩散到硅和二氧化硅中。
现有的金属阻挡层的制备中，通过刻蚀将连接铜导线的沟槽做好后，再用一些化学品(例如硫酸或盐酸)对沟槽进行湿式清洗处理，以去除刻蚀所产生的副产物。但若这些化学品残留在沟槽内，将会影响后续金属阻挡层的沉积，造成阻挡层金属无法完美的覆盖沟槽继而发生铜迁移。
发明内容
本发明的一个主要目的在提供一种半导体器件互连结构阻挡层的制备方法，包括如下步骤：提供一包含介电层的半导体器件；通过蚀刻在所述介电层上开设沟槽，并对所述介电层进行湿式清洗处理；对湿式清洗处理后的所述介电层进行热处理；以及在热处理后的所述介电层上形成阻挡层，使得所述阻挡层覆盖所述介电层及所述沟槽的底面、侧壁；其中，所述湿式清洗处理步骤与所述形成阻挡层步骤的时间间隔在12小时以内。
根据本发明一实施方式，所述热处理的处理温度为100～350℃。
根据本发明一实施方式，所述热处理的处理温度为200～300℃。
根据本发明一实施方式，所述湿式清洗处理步骤与所述形成阻挡层步骤的时间间隔为6小时以内。
根据本发明一实施方式，所述制备方法还包括所述阻挡层形成后，向所述沟槽通氮气。
根据本发明一实施方式，通氮气的时间为2～20分钟，时间间隔为1～12小时。
根据本发明一实施方式，所述形成阻挡层的步骤包括在所述介电层上形成叠置的钛膜和氮化钛膜。
根据本发明一实施方式，所述钛膜的厚度为5～20nm，所述氮化钛膜的厚度为10～30nm。
本发明一实施方式的制备方法，能够减少器件的缺陷、降低阻值，并有效抑制半导体器件中的铜迁移。
附图说明
通过结合附图考虑以下对本发明的优选实施例的详细说明，本发明的各种目标、特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1为本发明一实施方式的形成阻挡层的流程图；
图2为本发明一实施方式的半导体器件的介电层的结构示意图；
图3为本发明一实施方式的在介电层上开设沟槽后的结构示意图；
图4为本发明一实施方式的对沟槽进行清洗后的结构示意图；
图5为本发明一实施方式的对介电层进行热处理的结构示意图；
图6为本发明一实施方式的在介电层上形成阻挡层后的结构示意图；
图7为本发明一实施方式的对沟槽通氮气的结构示意图；
图8为本发明一实施方式的在阻挡层上形成钨金属层的结构示意图
图9为本发明实施例1、对比例1的结构缺陷数图；
图10为本发明实施例1、对比例1的铜与钨的接触电阻图。
具体实施方式
体现本发明特征与优点的典型实施方式将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施方式上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上是当作说明之用，而非用以限制本发明。
为解决现有技术器件中所产生的铜迁移的问题，本发明一实施方式提供了一种半导体器件互连结构阻挡层的制备方法，如图1所示，包括如下步骤：
提供一包含介电层的半导体器件；
通过蚀刻在介电层上开设沟槽，并对介电层进行湿式清洗处理；
对湿式清洗处理后的介电层进行热处理；以及
在热处理后的介电层上形成阻挡层，使得阻挡层覆盖介电层及沟槽的底面、侧壁；
其中，湿式清洗处理步骤与形成阻挡层步骤的时间间隔在12小时以内。
于一实施方式中，如图2所示，半导体器件包括设置于衬底(图中未示)上的介电层10及夹设于介电层10的铜金属层20(铜导线)，介电层10具有第一表面11。
于一实施方式中，介电层10可包括二氧化硅层。
于一实施方式中，介电层10包括第一氧化硅层101、设置于第一氧化硅层101上的碳氮化硅层102、以及设置于碳氮化硅层102上的第二氧化硅层103。铜金属层20设置于第一氧化硅层101中。
于一实施方式中，如图3所示，可通过蚀刻在介电层10的第一表面11上开设沟槽12，并暴露铜金属层20，即，铜金属层20位于沟槽12的底部，蚀刻过程中所产生的副产物121会残留在介电层10的第一表面11以及沟槽12内。
于一实施方式中，介电层10的第一表面11为第二氧化硅层103的上表面。
于一实施方式中，如图4所示，通过对介电层10进行湿式清洗处理，除去残留在介电层10的第一表面11、沟槽12内的蚀刻副产物121。清洗液可采用硫酸或盐酸溶液、超纯水等。
于一实施方式中，如图5所示，在形成阻挡层之前，对介电层10进行热处理，能够除去前述清洗步骤剩余的酸液和水。
于一实施方式中，热处理的温度为100～350℃，在此温度范围内进行热处理，既可以通过高温使酸液和水气化，有效地去除酸液和水，且不会影响所形成的阻挡层薄膜的品质，又能使半导体元件的性能，例如电阻值处于较佳状态，同时还可降低铜扩散到硅或二氧化硅的几率。
于一实施方式中，热处理的处理温度为200～300℃，例如220℃、250℃、280℃等。
于一实施方式中，热处理的时间为20～120秒。
于一实施方式中，热处理可单独进行，例如将包括介电层10在内的半导体结构置于相关设备100之下进行烘焙、烘烤等高温处理；也可在用于形成阻挡层的成膜设备中进行，例如在PVD设备中进行。
于一实施方式中，湿式清洗处理完成后，经过一段滞留时间，再进行后续的热处理、形成阻挡层的工艺，可避免沟槽12内铜表面的氧化和残留酸根对后续工艺的影响。
于一实施方式中，湿式清洗处理之后的滞留时间，即，湿式清洗处理与形成阻挡层的工艺之间的时间间隔在12小时以内，进一步可以6小时以内，例如5小时、4小时、3小时、2小时等。
于一实施方式中，可通过例如PVD工艺(物理气相沉积)在介电层10的表面沉积阻挡层，阻挡层覆盖介电层10的第一表面11及沟槽12的底面(铜金属层20)和两侧的侧壁。
于一实施方式中，阻挡层的材质可以为钽、氮化钽、氮化钨、钛、氮化钛、钌、钴等。
于一实施方式中，阻挡层为钛和氮化钛的复合膜(TI/TIN)。一方面，钛、氮化钛复合材料不会使栓塞钨和铜导线的接触电阻升高。另一方面，钛较钽，钌等其他金属价格更加便宜。
于一实施方式中，如图6所示，可通过PVD工艺在介电层10上连续沉积钛膜30和氮化钛膜40，钛膜30和氮化钛膜40共同形成氮化钛复合膜阻挡层，钛膜30的厚度可以是5～20nm，氮化钛膜40的厚度可以是10～30nm，氮化钛复合膜的厚度在上述范围内，既不会影响栓塞钨和铜导线的接触电阻，又能够有效地防止铜迁移。
于一实施方式中，如图7所示，可在阻挡层形成后，向沟槽12通氮气，以进一步避免残余的酸根(硫酸根或者其他有机酸根)对阻挡层的影响。
于一实施方式中，可间歇地向沟槽12中通氮气，例如每隔1～12小时通一次氮气，每次通氮气的时间可以为2～20分钟。
于一实施方式中，每隔2～6小时通一次氮气。
于一实施方式中，如图8所示，氮化钛复合膜阻挡层形成后，在阻挡层上形成钨金属层50，钨金属层50覆盖第一表面11上的氮化钛膜40，同时填充于(钨栓塞)沟槽12内。
下面，结合附图及具体实施例对本发明一实施方式的半导体器件互连结构阻挡层的制备方法做进一步说明。其中，所涉及的结构缺陷数及接触电阻分别根据光学法测试、四点探针法测得，光学法测试根据光照射在物质表面后反射的强弱来判断是否为缺陷。
实施例1
提供一具有介电层10的半导体器件，介电层10包括第一氧化硅层101、设置于第一氧化硅层101上的碳氮化硅层102、以及设置于碳氮化硅层102上的第二氧化硅层103，在第一氧化硅层101内嵌设有铜金属层20；
在第二氧化硅层103的第一表面11通过蚀刻开设沟槽12，铜金属层20暴露于沟槽12；
依次用硫酸溶液、纯水对第一表面11、沟槽12进行清洗，以除去蚀刻副产物121；
在100℃的温度下对清洗后的结构进行热处理，处理时间为20秒；
之后，通过PVD工艺在第一表面11、沟槽12上沉积钛膜30和氮化钛膜40，钛膜30的厚度为5nm，氮化钛膜40的厚度为10nm；其中，上述清洗步骤与氮化钛复合膜的沉积步骤之间的时间间隔为6小时。
在上述氮化钛复合膜形成后，向半导体结构，特别是覆盖了氮化钛复合膜的沟槽12内通氮气，每次通10分钟，总共通3次，时间间隔为1小时；
最后，在氮化钛复合膜上形成钨金属层50。
实施例2
本实施例与实施例1的步骤、工艺条件等基本相同，区别在于：热处理在350℃下进行。其中，所制得器件的平均缺陷数为3，电阻为240Ω/sq。
实施例3
本实施例与实施例1的步骤、工艺条件等基本相同，区别在于：热处理在200℃下进行。其中，所制得器件的平均缺陷数为2.8，电阻为200Ω/sq。
实施例4
本实施例与实施例1的步骤、工艺条件等基本相同，区别在于：热处理与沉积氮化钛复合膜之间的间隔时间为1小时。其中，所制得器件的平均缺陷数为3.1，电阻为230Ω/sq。
实施例5
本实施例与实施例1的步骤、工艺条件等基本相同，区别在于：钛膜30的厚度为20nm，氮化钛膜40的厚度为30nm。其中，所制得器件的平均缺陷数为3.3，电阻为240Ω/sq。
实施例6
本实施例与实施例1的步骤、工艺条件等基本相同，区别在于：钛膜30的厚度为30nm，氮化钛膜40的厚度为35nm。其中，所制得器件的平均缺陷数为4，电阻为270Ω/sq。
实施例7
本实施例与实施例1的步骤、工艺条件等基本相同，区别在于：在上述氮化钛复合膜形成后没有通氮气。其中，所制得器件的平均缺陷数为5，电阻为300Ω/sq。
对比例1
在半导体的介电层10的第一表面11通过蚀刻开设沟槽12；
依次用硫酸溶液、纯水对第一表面11、沟槽12进行清洗，以除去蚀刻副产物121；
通过PVD工艺在第一表面11、沟槽12上沉积钛膜30和氮化钛膜40，钛膜30的厚度为5nm，氮化钛膜40的厚度为10nm；
在氮化钛复合膜上形成钨金属层50。
将实施例1与对比例1所制得的器件分别进行结构缺陷数及接触电阻的测试，结果参见图9、10，图9中，实施例1的器件的平均缺陷数为3.4，对比例1的器件的平均缺陷数为6.5。图10中，实施例1的器件的电阻为230Ω/sq，对比例1的器件的电阻为350Ω/sq。由实施例、对比例中的数据可以看出，本发明一实施方式的方法能够减少器件的缺陷、降低阻值，进而能够有效抑制铜迁移的发生。
除非特别限定，本发明所用术语均为本领域技术人员通常理解的含义。
本发明所描述的实施方式仅出于示例性目的，并非用以限制本发明的保护范围，本领域技术人员可在本发明的范围内作出各种其他替换、改变和改进，因而，本发明不限于上述实施方式，而仅由权利要求限定。

Claims (7)

1.一种半导体器件互连结构阻挡层的制备方法，包括如下步骤：
提供一包含介电层的半导体器件；
通过蚀刻在所述介电层上开设沟槽，并对所述介电层进行湿式清洗处理；
对湿式清洗处理后的所述介电层进行热处理；
在热处理后的所述介电层上形成阻挡层，使得所述阻挡层覆盖所述介电层及所述沟槽的底面、侧壁；以及
在形成所述阻挡层之后，向所述沟槽通氮气；
其中，所述湿式清洗处理步骤与所述形成阻挡层步骤的时间间隔在12小时以内。
2.根据权利要求1所述的方法，其中，所述热处理的处理温度为100～350℃。
3.根据权利要求1所述的方法，其中，所述热处理的处理温度为200～300℃。
4.根据权利要求1所述的方法，其中，所述湿式清洗处理步骤与所述形成阻挡层步骤的时间间隔在6小时以内。
5.根据权利要求1所述的方法，其中，通氮气的时间为2～20分钟，时间间隔为1～12小时。
6.根据权利要求1所述的方法，其中，所述形成阻挡层的步骤包括在所述介电层上形成叠置的钛膜和氮化钛膜。
7.根据权利要求6所述的方法，其中，所述钛膜的厚度为5～20nm，所述氮化钛膜的厚度为10～30nm。
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