KR20140144665A - 높은 시트 저항을 갖는 소재 상의 전기화학적 증착 - Google Patents
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Abstract
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법은 피쳐를 포함하는 소재를 획득하는 단계, 피쳐에 제 1 전도성 층을 증착하는 단계 - 제 1 전도성 층의 시트 저항은 10 ohm/square 초과임 -, 전기화학적 증착에 의해 피쳐에 제 2 전도성 층을 증착하는 단계 - 전기적 컨택들은 증착 화학 물질에 적어도 부분적으로 침지됨 - 를 일반적으로 포함한다.
Description
본 출원은 2013년 3월 13일자로 출원된 미국 특허 출원 제 13/801786 호의 부분 계속 출원(continuation-in-part)이고, 상기 미국 특허 출원 제 13/801786 호는, 2012년 4월 26일자로 출원된 미국 가특허 출원 제 61/638851 호를 우선권으로 주장하며, 이로써 상기 미국 특허 출원 제 13/801786 호의 개시들은 그 전체가 인용에 의해 본원에 명백하게 포함된다.
본 발명은 마이크로 전자 소재(workpiece)의 피쳐들(특히 다마신(Damascene) 애플리케이션들에서, 트렌치들 및 비아들과 같은)에 전도성 물질, 예를 들면, 구리(Cu), 코발트(Co), 니켈(Ni), 금(Au), 은(Ag), 망간(Mn), 주석(Sn), 알루미늄(Al), 및 이들의 합금들과 같은 금속을 전기 화학적으로 증착하기 위한 방법들에 관한 것이다.
집적 회로는 반도체 물질의 표면위에 놓이는 유전체 물질 내에 및 반도체 물질 내에 형성되는 디바이스들의 상호연결된 앙상블(interconnected ensemble)이다. 반도체 내에 형성될 수 있는 디바이스들은 MOS 트랜지스터들, 양극 트랜지스터들, 다이오드들, 및 확산 저항들(diffused resistors)을 포함한다. 유전체 내에 형성될 수 있는 디바이스들은 박막 저항들 및 커패시터들(capacitors)을 포함한다. 디바이스들은 유전체 내에 형성된 도체 경로들에 의해서 상호연결된다. 전형적으로, 도체 경로들의 2개 또는 3개 이상의 레벨들이, 유전체 층에 의해서 분리된 연이은 레벨들과 함께, 상호연결들로서 사용된다. 현행 기술에서, 구리와 실리콘 산화물이 일반적으로, 각각, 도체와 유전체로 사용된다.
구리 상호연결에서 침전물들(deposits)은 전형적으로 유전체 층, 배리어 층, 시드 층, 구리 필(fill), 및 구리 캡(cap)을 포함한다. 구리는 유전체 물질 안으로 확산하는 경향이 있기 때문에, 배리어 층들은 구리 침전물을 유전체 물질로부터 격리시키기 위해 사용된다. 그러나, 구리 이외의 다른 금속 상호연결들에 대하여, 배리어 층들은 필요로 하지 않을 수 있음이 이해되어야 한다. 배리어 층들은 전형적으로 내화 금속들 또는 내화 화합물, 예를 들면, 티타늄(Ti), 탄탈(Ta), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 등으로 이루어진다. 다른 적합한 배리어 층 물질들은 망간(Mn) 및 망간 질화물(MnN)을 포함할 수 있다. 배리어 층은 전형적으로 물리적 기상 증착(PVD)으로 지칭된 증착 기법을 사용하여 형성되지만, 또한 화학적 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다.
시드 층은 배리어 층 상에 증착될 수 있다. 그러나, 또한 다이렉트 온 배리어(direct on barrier; DOB) 증착이 본 발명의 범위 내임이 또한 이해되어야 하고, 예를 들면, 배리어들은 티타늄 루테늄(TiRu), 탄탈 루테늄(TaRu), 텅스텐 루테늄(WRu)과 같은 별도의 시드 층 뿐만 아니라, 당업자에 의해 알려진 및/또는 사용되는 다른 배리어 층들을 요구하지 않고 상호연결 금속들이 그 위에 증착될 수 있는 합금들 또는 공동-증착된(co-deposited) 금속들로 이루어진다.
하나의 비-제한적인 예에서, 시드 층은 구리 시드 층일 수 있다. 또 다른 비-제한적인 예에서와 같이, 시드 층은 구리 망간, 구리 코발트, 또는 구리 니켈 합금들과 같은 구리 합금 시드 층일 수 있다. 피쳐에 구리를 증착하는 경우에, 시드 층에 대한 몇몇 예시적인 옵션들이 있다. 첫째, 시드 층은 PVD 구리 시드 층일 수 있다. 예를 들면, PVD 구리 시드 증착을 포함하는 프로세스의 설명을 위해 도 3을 참조한다. 시드 층은 또한 CVD 또는 ALD과 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다.
둘째, 시드 층은 적층 막, 예를 들면, 라이너 층(liner layer) 및 PVD 시드 층일 수 있다. 라이너 층은 불연속적인 시드 문제들을 완화시키고 PVD 시드의 접착력을 개선시키기 위해 배리어와 PVD 시드 사이에서 사용되는 물질이다. 라이너들은 전형적으로 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 및 오스뮴(Os)과 같은 귀금속들이지만, 목록은 또한 코발트(Co) 및 니켈(Ni)을 포함할 수 있다. 현재, CVD Ru 및 CVD Co는 일반적인 라이너들이다; 그러나, 라이너 층들은 또한 ALD 또는 PVD와 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다.
셋째, 시드 층은 2차 시드 층(secondary seed layer)일 수 있다. 2차 시드 층은 전형적으로 Ru, Pt, Pd, 및 Os와 같은 귀금속들로부터 형성되지만, 목록은 또한 Co 및 Ni, 그리고 가장 일반적으로 CVD Ru 및 CVD Co를 포함할 수 있다는 점에서 라이너 층과 유사하다(시드 및 라이너 층들과 같이, 2차 시드 층들은 또한 ALD 또는 PVD와 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다). 차이점은 2차 시드 층들은 시드 층으로서 기능하는 반면, 라이너 층은 배리어 층과 PVD 시드 사이의 중간 층이라는 점이다. 예를 들면, 각각, 아래에 설명된 바와 같은 도 5에서의 ECD 시드 증착, 및 도 6에서의 플래시 증착(flash deposition)이 후속되는, 2차 시드 증착들을 포함하는 프로세스들의 설명을 위해 도 5 및 도 6을 참조한다("플래시" 증착은, 피쳐의 측벽들 상에 상당한 증착 없이, 주로 필드(field) 상에 그리고 피쳐의 하부에 있다).
시드 층이 위에서 설명된 예들 중 하나에 따라 증착된 후, 피쳐는 시드 층 강화(seed layer enhancement; SLE) 층을 포함할 수 있는데, 이는 증착된 금속, 예를 들면, 약 2㎚의 두께를 갖는 구리의 얇은 층이다. SLE 층은 또한 전기 화학적으로 증착된 시드(또는 ECD 시드)로서 알려져 있다. 예를 들면, PVD 시드 증착 및 ECD 시드 증착을 포함하는 프로세스의 설명을 위해 도 4를 참조한다. 예를 들면, 2차 시드 증착 및 ECD 시드 증착을 포함하는 프로세스의 설명을 위해 도 5를 참조한다. 도 4 및 도 5에서 도시된 바와 같이, ECD 시드는 컨포멀하게(conformally) 증착된 층일 수 있다.
전형적으로 ECD 구리 시드는 매우 희석된 구리 에틸렌디아민(ethylenediamine)(EDA) 착체(complex)를 포함하는 기본 화학 물질(chemistry)을 사용하여 증착된다. ECD 구리 시드는 또한 시트레이트(citrate), 타트레이트(tartrate), 우레아(urea), 등과 같은 다른 구리 착체들을 사용하여 증착될 수 있고, 약 2 내지 약 11의 pH 범위, 약 3 내지 약 10, 또는 약 4 내지 약 10의 pH 범위에서 증착될 수 있다.
시드 층이 위에서 설명된(또한 선택적인 ECD 시드를 포함할 수 있는) 예들 중 하나에 따라 증착된 후, 종래의 ECD 필 및 캡은, 예를 들면, 산성 증착 화학 물질을 사용하여 피쳐에 수행될 수 있다. 종래의 ECD 구리 산성 화학 물질은, 예를 들면, 구리 황화물, 황산, 메탄 술폰산(sulfonic acid), 염산(hydrochloric acid), 및 유기 첨가제들(organic additives)(촉진제들(accelerators), 억제제들(suppressors), 및 레벨러들(levelers)과 같은)을 포함함 수 있다. 구리의 전기 화학적 증착이 구리 금속화(metallization) 층을 증착하기 위한 가장 비용 효율적인 방식인 것으로 발견되었다. 경제적으로 실행 가능할 뿐 아니라, ECD 증착 기법들은 상호연결 구조들을 위해 기계적으로 그리고 전기적으로 적합한 실질적으로 상향식(bottom up)(예를 들면, 컨포멀하지 않은) 금속 필을 제공한다.
특히, 작은 피쳐들에서의 종래의 ECD 필은 더 낮은 품질의 상호연결을 초래할 수 있다. 예를 들면, 종래의 ECD 구리 필은 특히 30㎚ 미만의 크기를 갖는 피쳐들에서 보이드들을 생성할 수 있다. 종래의 ECD 증착을 사용하여 형성된 보이드의 유형의 일례로서, 피쳐의 개구는 핀치 오프(pinch off)할 수 있다. 보이드들의 다른 유형들은 또한 작은 피쳐에서 종래의 ECD 구리 필 프로세스를 사용하는 것으로부터 초래될 수 있다. 종래의 ECD 구리 필을 사용하여 형성된 침전물의 다른 고유한 특성들 및 이러한 보이드들은 상호연결의 저항을 증가시킬 수 있고, 이에 따라 디바이스의 전기적 성능을 둔화시키고(slowing down) 구리 상호연결의 신뢰성을 악화시킨다.
따라서, 피쳐를 위해 개선된, 실질적으로 보이드가 없는(void-free) 금속 필 프로세스에 대한 필요가 존재한다. 이러한 실질적으로 보이드가 없는 금속 필은 작은 피쳐, 예를 들어, 30㎚ 미만의 개구 크기를 갖는 피쳐에서 유용할 수 있다.
피쳐 크기가 점점 더 작아짐에 따라, 상호연결을 구성하는 얇은 증착 층들은 매우 높은 시트 저항을 갖는 경향이 있고, 이는 전기화학적 증착을 어렵게 할 수 있다. 따라서, 예를 들어, 10 ohm/sq 초과의 시트 저항 값을 갖는 전도성 층 상의 전기화학적 증착을 위한 시스템들 및 방법들에 대한 필요가 존재한다.
본 발명의 실시예들은 이러한 문제들 및 다른 문제들을 해결하는 것과 관련된다.
이 요약은 상세한 설명에서 이하에서 더 설명된 개념들의 선택을 간략화된 형태로 소개하기 위해 제공된다. 이 요약은 청구된 주제의 핵심 특징들을 확인하도록 의도되지 않고, 또한 청구된 주제의 범위를 결정하는데 도움으로서 사용되도록 의도되지 않는다.
본 발명의 일 실시예에 따르면, 소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법이 제공된다. 일반적으로 방법은 피쳐를 포함하는 소재를 획득하는 단계, 피쳐에 제 1 전도성 층을 증착하는 단계 - 제 1 전도성 층의 시트 저항은 10 ohm/square 초과임 -, 전기화학적 증착에 의해 피쳐에 제 2 전도성 층을 증착하는 단계 - 전기적 컨택들은 증착 화학 물질에 적어도 부분적으로 침지됨(immersed) - 를 포함한다.
본 발명의 하나의 실시예에 따르면, 소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법이 제공된다. 일반적으로 방법은 피쳐를 포함하는 소재를 획득하는 단계, 피쳐에 시드 층을 증착하는 단계 - 제 1 전도성 층의 시트 저항은 10 ohm/square 초과임 -, 및 전기화학적 증착에 의해 시드 층 상에 피쳐에 전도성 층을 증착하는 단계 - 전기적 컨택들은 증착 화학 물질에 적어도 부분적으로 침지됨 - 를 포함한다.
본 발명의 하나의 실시예에 따르면, 소재가 제공된다. 일반적으로 소재는 피쳐, 피쳐 내의 제 1 전도성 층 - 제 1 전도성 층의 시트 저항은 10 ohm/square 초과임 -, 및 피쳐 내의 제 2 전도성 층 - 제 2 전도성 층은 제 1 전도성 층의 전체 표면을 커버함 - 을 포함한다.
본 발명의 전술한 양태들 및 수반되는 장점들의 대부분은, 첨부된 도면들과 함께 이해될 때, 다음의 상세한 설명을 참조함으로써 더 용이하게 이해될 것이다 :
도 1은 본 발명의 예시적인 실시예의 프로세스 단계들 및 예시적인 피쳐 전개(development)를 도시하는 개략적인 흐름도이고;
도 2는 종래 기술의 프로세스들 및 본 발명의 실시예들에 따른 프로세스들과 함께 사용될 수 있는 예시적인 프로세스 단계들의 비교 도표이며;
도 3은 배리어 증착, 시드 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 종래 기술의 주(main) 다마신 프로세스를 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이고;
도 4는 배리어 증착, 시드 증착, ECD 시드 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 종래 기술의 SLE(또한 ECD 시드로서 알려진) 프로세스를 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이며;
도 5는 배리어 증착, 2차 시드 증착, ECD 시드 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 종래 기술의 ECD 시드 프로세스를 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이고;
도 6은 배리어 증착, 2차 시드 증착, 플래시 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 플래시 층을 갖는 2차 시드 프로세스에 관한 종래 기술의 증착을 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이며;
도 7은 본 발명의 다수의 예시적인 실시예들의 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이고;
도 8은 다양한 예시적인 웨이퍼들에 대한 본 발명의 실시예들에 따른 약 30㎚의 피쳐 직경들을 갖는 다마신 피쳐들에의 증착을 위한 예시적인 프로세스 단계들의 도표이며;
도 9는 도 8에 설명된 예시적인 웨이퍼들로부터 획득된 120 미크론 길이(long)의 선 저항 저항값(resistance) 결과들의 그래프이고;
도 10은 도 8에 설명된 예시적인 웨이퍼들로부터 획득된 1 미터 길이의 선 저항 저항값 결과들의 그래프이며;
도 11은 도 8에 설명된 예시적인 웨이퍼들로부터 획득된 1미터 길이의 저항 저항성-용량성(resistive-capacitive) 지연 결과들의 그래프이고;
도 12는 본 발명의 실시예들에 따른 약 30㎚의 피쳐 직경을 갖는 다마신 피쳐에 대한 실질적으로 보이드가 없는 갭 필의 투과 전자 현미경(TEM) 이미지를 포함하며; 그리고
도 13a 및 도 13b는 본 발명의 실시예들에 따른 예시적인 소재들을 도시하는 개략도들이다.
도 1은 본 발명의 예시적인 실시예의 프로세스 단계들 및 예시적인 피쳐 전개(development)를 도시하는 개략적인 흐름도이고;
도 2는 종래 기술의 프로세스들 및 본 발명의 실시예들에 따른 프로세스들과 함께 사용될 수 있는 예시적인 프로세스 단계들의 비교 도표이며;
도 3은 배리어 증착, 시드 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 종래 기술의 주(main) 다마신 프로세스를 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이고;
도 4는 배리어 증착, 시드 증착, ECD 시드 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 종래 기술의 SLE(또한 ECD 시드로서 알려진) 프로세스를 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이며;
도 5는 배리어 증착, 2차 시드 증착, ECD 시드 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 종래 기술의 ECD 시드 프로세스를 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이고;
도 6은 배리어 증착, 2차 시드 증착, 플래시 증착, 및 종래의 ECD 필 및 캡 증착을 포함하는 플래시 층을 갖는 2차 시드 프로세스에 관한 종래 기술의 증착을 사용한 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이며;
도 7은 본 발명의 다수의 예시적인 실시예들의 프로세스 단계들 및 예시적인 피쳐 전개를 도시하는 개략적인 프로세스 도면이고;
도 8은 다양한 예시적인 웨이퍼들에 대한 본 발명의 실시예들에 따른 약 30㎚의 피쳐 직경들을 갖는 다마신 피쳐들에의 증착을 위한 예시적인 프로세스 단계들의 도표이며;
도 9는 도 8에 설명된 예시적인 웨이퍼들로부터 획득된 120 미크론 길이(long)의 선 저항 저항값(resistance) 결과들의 그래프이고;
도 10은 도 8에 설명된 예시적인 웨이퍼들로부터 획득된 1 미터 길이의 선 저항 저항값 결과들의 그래프이며;
도 11은 도 8에 설명된 예시적인 웨이퍼들로부터 획득된 1미터 길이의 저항 저항성-용량성(resistive-capacitive) 지연 결과들의 그래프이고;
도 12는 본 발명의 실시예들에 따른 약 30㎚의 피쳐 직경을 갖는 다마신 피쳐에 대한 실질적으로 보이드가 없는 갭 필의 투과 전자 현미경(TEM) 이미지를 포함하며; 그리고
도 13a 및 도 13b는 본 발명의 실시예들에 따른 예시적인 소재들을 도시하는 개략도들이다.
본 발명의 실시예들은 반도체 웨이퍼들과 같은 소재, 소재들을 프로세싱 하기 위한 프로세싱 조립체들 또는 디바이스들, 및 소재들을 프로세싱하는 방법들에 관한 것이다. 소재, 웨이퍼, 또는 반도체 웨이퍼라는 용어는 반도체 웨이퍼들 및 다른 기판들 또는 웨이퍼들, 글라스, 마스크, 및 광학 또는 메모리 미디어, MEMS 기판들, 또는 마이크로-전자, 마이크로-기계, 또는 마이크로 전자-기계 디바이스들을 갖는 임의의 다른 소재를 포함하는 임의의 평평한 미디어 또는 물품(article)을 의미한다.
본 명세서에서 설명된 프로세스들은 소재들의 피쳐들에의 금속 또는 금속 합금 증착을 위해 사용될 것이고, 피쳐들은 트렌치들 및 비아들을 포함한다. 본 발명의 일 실시예에서, 프로세스는 작은 피쳐들, 예를 들어 30㎚ 미만의 임계 치수 또는 피쳐 직경을 갖는 피쳐들에서 사용될 수 있다. 그러나, 본 명세서에서 설명된 프로세스들은 임의의 피쳐 크기에 적용 가능하다는 것이 이해되어야 한다. 본 출원에서 논의된 치수 크기들은 피쳐의 상부 개구에서 에칭-후 피쳐 치수들이다. 본 명세서에서 설명된 프로세스들은 예를 들면, 다마신 애플리케이션들에서, 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 및 합금 증착의 다양한 형태들에 적용될 수 있다. 본 발명의 실시예들에서, 다마신 피쳐들은 30㎚ 미만, 약 5 내지 30㎚ 미만, 약 10 내지 30㎚ 미만, 약 15 내지 약 20㎚, 약 20 내지 30㎚ 미만, 20㎚ 미만, 10㎚ 미만, 및 약 5 내지 약 10㎚의 크기를 갖는 피쳐들로 이루어진 그룹에서 선택될 수 있다.
본 명세서에서 사용된 바와 같은 설명적인 용어 "마이크로-피쳐 소재" 및 "소재"는 이전에 증착되었고 프로세싱의 주어진 포인트(given point)에서 형성되었던 모든 구조들 및 층들을 포함하고, 도 1에 도시된 바와 같은 단지 이러한 구조들 및 층들에 제한되지 않음이 이해되어야 한다.
본 명세서에서 설명된 프로세스들은 또한, 2013년 3월 13일자로 출원된 미국 특허 출원 제 13/801860 호(사건 번호 제 017214USA02; SEMT-1-39699)에서 설명된 바와 같이, 고 종횡비 피쳐들, 예를 들면, 관통 실리콘 비아(TSV) 피쳐들에서의 비아들에의 금속 또는 금속 합금 증착에 대해 변경될 수 있음이 이해되어야 하고, 상기 미국 특허 출원 제 13/801860 호의 개시는 그 전체가 인용에 의해 본원에 포함된다.
본 출원에서 금속 증착으로서 일반적으로 설명될지라도, 용어 "금속"은 또한 금속 합금들을 고려함이 이해되어야 한다. 이러한 금속들 및 금속 합금들은 시드 층들을 형성하거나 피쳐를 완전하게 또는 부분적으로 충진하기 위해 사용될 수 있다. 예시적인 구리 합금들은 구리 망간 및 구리 알루미늄을 포함할 수 있지만, 이에 제한되지 않는다. 비-제한적인 예로서, 합금 조성비는 1차 합금 금속(예를 들면, Cu, Co, Ni, Ag, Au, 등)에 비하면 약 0.5% 내지 약 6% 2차 합금 금속의 범위일 수 있다.
위에서 설명된 바와 같이, 금속 상호연결들의 종래의 제조는 유전체 물질 안으로의 금속의 확산을 방지하기 위한 유전체 물질 상의 배리어 층의 적합한 증착을 포함할 수 있다. 적합한 배리어 층들은, 예를 들면, Ta, Ti, TiN, TaN, Mn, 또는 MnN을 포함할 수 있다. 적합한 배리어 증착 방법들은 PVD, ALD, 및 CVD를 포함할 수 있다; 그러나, PVD가 배리어 층 증착을 위한 가장 일반적인 프로세스이다. 배리어 층들은 전형적으로 유전체 물질로부터 구리 또는 구리 합금들을 격리시키기 위해 사용된다; 그러나, 다른 금속 상호연결들의 경우에, 확산이 문제가 아닐 수 있고 배리어 층이 필요하지 않을 수 있음이 이해되어야 한다.
배리어 층 증착은 선택적인 시드 층 증착이 후속될 수 있다. 피쳐에 금속을 증착하는 경우에, 시드 층을 위한 몇몇 옵션들이 있다. 위에서 설명된 바와 같이, 시드 층은 (1) 시드 층(비-제한적인 예로서, PVD 구리 시드 층)일 수 있다. 시드 층은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 루테늄, 및 이들의 합금들과 같은 금속 층일 수 있다. 시드 층은 또한 (2) 시드 층 및 라이너 층의 적층 막(비-제한적인 예로서, CVD Ru 라이너 층 및 PVD 구리 시드 층) 또는 (3) 2차 시드 층(비-제한적인 예로서, CVD 또는 ALD Ru 2차 시드 층)일 수 있다. 그러나, 이들 예시적인 시드 층들을 증착하는 다른 방법들이 본 발명에 의해 고려되어야함이 이해되어야 한다.
위에서 논의된 바와 같이, 라이너 층은 불연속적인 시드 문제들을 완화시키고 시드 층의 접착력을 개선하기 위해 배리어 층과 시드 층 사이에서 사용되는 물질이다. 라이너들은 전형적으로 Ru, Pt, Pd 및 Os와 같은 귀금속이지만, 목록은 또한 Co 및 Ni를 포함할 수 있다. 현재, CVD Ru 및 CVD Co는 일반적인 라이너들이다; 그러나 라이너 층들은 또한 PVD 또는 ALD과 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다. 라이너 층의 두께는 다마신 애플리케이션들에 대해서 약 5Å 내지 50Å의 범위일 수 있다.
또한, 위에서 논의된, 2차 시드 층은 전형적으로 Ru, Pt, Pd 및 Os와 같은 귀금속으로부터 형성되지만, 목록은 또한 Co 및 Ni, 그리고 가장 일반적으로 CVD Ru 및 CVD Co를 포함할 수 있다는 점에서, 라이너 층과 유사하다. 차이점은 2차 시드 층이 시드 층으로서 기능하는 반면, 라이너 층은 배리어 층과 시드 층 사이의 중간 층이라는 점이다. 2차 시드 층들은 또한 PVD 또는 ALD과 같은 다른 증착 기법들을 사용함으로써 형성될 수 있다.
라이너 또는 2차 시드 침전물은 임의의 표면 산화물들을 제거하고, 2차 시드 또는 라이너 층을 치밀화(densify)하며, 침전물의 표면 속성들을 개선하기 위해 순수 H2 가스 환경(대기(atmospheric)에서의 또는 감소된 압력에서의)에서 또는 형성 가스 환경(예를 들면, 질소에서 3-5% 수소 또는 헬륨에서 3-5% 수소)에서 약 100℃ 내지 약 500℃의 온도로 열처리되거나 어닐링될 수 있다. 게다가 라이너 또는 2차 시드 침전물은 표면 산화를 방지하기 위해 기체 질소(N2 가스) 또는 다른 패시베이션 환경들에 담금(soaking)으로써 패시베이션(passivated)될 수 있다. 라이너 또는 2차 시드의 패시베이션은 2013년 1월 22일 등록된 미국 등록특허 제8357599호에서 설명되고, 이로써 상기 미국 등록특허 제 8357599 호의 개시는 그 전체가 인용에 의해 본원에 명백하게 포함된다.
시드 층이 증착된 후(PVD 구리 시드 - PVD 구리 시드는 CVD Ru 라이너 또는 CVD Ru 2차 시드를 포함함 - 또는 다른 증착 금속 또는 금속 합금, 층 조합, 또는 증착 기법의 비-제한적인 예들 중 하나와 같은), 피쳐는 시드 층 다음에 컨포멀한 금속 층을 포함할 수 있다. 그러나, 컨포멀한 금속 층은 배리어 층 상에 직접, 즉, 시드 층 없이 증착될 수 있음이 또한 이해되어야 한다.
본 발명의 일 실시예에서, 컨포멀한 층은 ECD 시드 프로세스를 사용하여 증착되고, 그런 다음에 열처리 단계를 포함하는 ECD 시드 "플러스" 증착(또는 ECD 시드 "플러스")으로 지칭되는 프로세스를 사용하여 변경될 수 있다. 본 발명의 다른 실시예들에서, 컨포멀한 층은 CVD, ALD 또는 무전해 증착(electroless deposition)과 같은 다른 증착 기법들을 사용하여 증착될 수 있고, 그런 다음에 열처리 단계를 받을 수 있다. 본 발명의 실시예들에 따르면, 컨포멀한 층이 열처리 또는 어닐링을 받을 때, "유동가능(flowable)" 하거나 또는 이동할 수 있다.
이러한 실시예에서, ECD 시드 "플러스"는 일반적으로 어닐링 단계와 같은 열처리 단계가 더해진 ECD 금속 시드 증착을 지칭한다. 본 발명의 일 실시예에서, 열처리 단계는 시드 증착의 일부 또는 전부의 리플로우(reflow)를 초래할 수 있다. ECD 시드 층에서 온도의 증가는 층에서 원자들의 이동성을 돕고, 구조를 충진하기 위한 그들의 능력을 강화시킨다.
종래의 ECD 금속 필(산성 화학 물질을 사용한)과 대조적으로, ECD 시드 "플러스" 증착은 ECD 시드 증착(기본 화학 물질을 사용한)과 유사하지만, 열처리 단계를 부가한다. 게다가, 단지 시드 층을 증착하는 대신, ECD 시드 "플러스"는 피쳐들을 부분적으로 충진하거나 완전하게 충진하도록 수행될 수 있다. ECD 시드 "플러스" 프로세스에 의해, 아래에 더 상세하게 설명된 바와 같이, 작은 피쳐들의 실질적으로 보이드가 없는 충진이 달성될 수 있다(도 12의 작은 피쳐들의 실질적으로 보이드가 없는 필의 이미지 참조).
ECD 시드 "플러스" 증착을 위해 ECD 챔버에서 사용된 화학 물질은 기본 화학 물질, 예를 들면, 약 8 내지 약 11, 본 발명의 일 실시예에서, 약 8 내지 약 10, 및 본 명세서의 일 실시예에서, 약 9.3의 범위의 pH에서 Cu(에틸렌디아민)2 를 포함할 수 있다. 그러나, 적절한 유기 첨가제를 사용한 산성 화학 물질들이 또한 컨포멀한 ECD 시드 증착을 달성하기 위해 사용될 수 있음이 이해되어야 한다.
ECD 시드 증착 후, 그런 다음에 소재는 회전, 린싱(rinse), 및 건조(SRD) 프로세스 또는 다른 세정 프로세스들을 받을 수 있다. 그런 다음에 ECD 시드는 시드가 리플로우 되기에 충분히 따뜻하지만, 소재 또는 소재 상의 요소(element)들이 손상되거나 저하되도록 너무 뜨겁지는 않은 온도로 가열된다. 예를 들면, 온도는 피쳐들에서 시드 리플로우를 위해 약 100℃ 내지 약 500℃의 범위일 수 있다. 적절한 열처리 또는 어닐링 온도들은 약 100℃ 내지 약 500℃의 범위이고, 약 200℃ 내지 약 400℃의 범위, 적어도 약 250℃ 내지 약 350℃의 온도 범위 내에서 지속된 온도들을 유지할 수 있는 장비들로 성취될 수 있다.
열처리 또는 어닐링 프로세스는 형성 또는 불활성 가스, 순수 수소, 수소와 헬륨의 혼합물, 또는 암모니아(NH3)와 같은 환원 가스를 사용하여 수행될 수 있다. 리플로우 동안, 증착의 형상이 변화되어서, 도 7에 도시된 바와 같이, 금속 침전물은 피쳐의 하부에 모일 수 있다. 열처리 프로세스 동안 리플로우에 더하여, 금속 침전물은 또한 더 큰 결정들(grains)을 성장시키고 막 저항률을 감소시킬 수 있다. 불활성 가스는 가열 후에 소재를 냉각시키는데 사용될 수 있다.
ECD 시드 "플러스" 증착 및 열처리 프로세스가 피쳐를 부분적으로 또는 완전하게 충진하도록 완료된 후, 종래의 산성 화학 물질은 갭 필 및 캡 증착을 위한 증착 프로세스를 완료하기 위해 사용될 수 있다. 산성 화학 물질 금속 증착 단계는, 그것이 전형적으로 ECD 시드보다 빠른 프로세스이고, 시간을 절약하고 프로세싱 비용을 감소시키기 때문에, 큰 구조들을 충진시키고, 후속 폴리싱 단계에 필요한 적절한 막 두께를 유지하기 위해 일반적으로 사용된다.
도 1 및 도 7에 도시된 바와 같이, ECD 시드 증착 및 리플로우 단계들은 ECD 시드로 피쳐의 완전한 충진을 보장하도록 반복될 수 있다. 이와 관련하여, 본 명세서 설명된 프로세스들은 하나 또는 둘 이상의 ECD 시드 증착, 세정(SRD와 같은), 및 열처리 주기들(cycles)을 포함할 수 있다.
도 1을 참조하면, 리플로우 프로세스(100) 및 리플로우 프로세스에 의해 생성되는 예시적인 피쳐들이 도시된다. 소재(112)는 예시적인 실시예에서 적어도 하나의 피쳐(122)를 포함하는 결정질 실리콘 소재 상의 유전체 물질일 수 있다. 예시적인 단계(102)에서, 피쳐(122)에 배리어 층(114) 및 시드 층(115)이 놓여 있다(lined with). 예시적인 단계(104)에서, 소재(112)의 피쳐(122)는 ECD 시드 물질(116)의 층을 시드 층(115) 상에 수용하였다. 예시적인 어닐링 단계(106)에서, 부분 충진 또는 완전 충진을 촉진하기 위해 예시적인 리플로우 단계(108)를 유발하도록 소재는 적합한 온도에서 어닐링된다. 어닐링 단계 동안, ECD 시드 물질(116)은 소재(112) 또는 그 안에 포함되는 피쳐들 상에, 만약 있다면 최소한의 유해한 효과를 가지면서, 필(118)을 형성하기 위해 피쳐(122) 안으로 유동한다. 예시적인 실시예에서, ECD 시드 증착 단계(104), 어닐링 단계(106), 및 리플로우 단계(108)는 필(118)의 원하는 특성들을 획득하기 위해 반복될 수 있다. 단계들을 반복하는 횟수는 구조에 의존할 수 있다. 일단 필(118)이 원하는 치수들에 이르면, 예시적인 캡 단계(110)는 추가적인 소재(112) 프로세싱을 위한 준비에서, 추가적인 물질(120)이 피쳐 위에 증착되는 프로세스를 완료하기 위해 사용될 수 있다.
이제 도 2를 참조하면, 프로세스 흐름 예들이 제공되는데, 여기서, 본 발명의 실시예들은 다른 소재 표면 증착 프로세스들과 함께 그리고 통합하여 사용될 수 있다. 이전에 개발된 프로세스가 먼저 설명될 것이다. 첫 번째, TSV 프로세스는 배리어 층, 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 두 번째, ECD 시드(또한 SLE로 알려진) 프로세스는 배리어 층, 시드 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 세 번째, 라이너를 갖는 ECD 시드(SLE) 프로세스는 배리어 층, 라이너 층, 시드 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 네 번째, 2차 시드를 갖는 ECD 시드(SLE) 프로세스는 배리어 층, 2차 시드 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 다섯 번째, 2차 시드 및 플래시를 갖는 ECD 시드(SLE) 프로세스는 배리어 층, 2차 시드 층, 플래시 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 여섯 번째, ECD 시드(DOB) 프로세스는 배리어 층, ECD 시드 층, 및 종래의 ECD 필의 증착을 포함한다. 이는 2차 시드, 라이너, 또는 시드 층의 증착이 없기 때문에 DOB 프로세스이다; 더 정확히 말하면, ECD 시드 층은 도금 가능한(platable) 배리어 층 상에 직접 증착된다.
여전히 도 2를 참조하면, 본 발명의 실시예들에 따른 프로세스들이 이제 설명될 것이다. 일곱 번째, ECD 시드 플러스(DOB) 프로세스는 배리어 층, ECD 시드 "플러스" 침전물, 및 종래의 ECD 필 및/또는 캡의 증착을 포함한다. 위의 여섯 번째 예와 같이, 이는 또한 2차 시드, 라이너, 또는 시드 층의 증착이 없기 때문에 DOB 프로세스이다; 더 정확히 말하면, ECD 시드 층은 도금 가능한 배리어 층 상에 직접 증착된다. 여덟 번째, ECD 시드 플러스 프로세스는 배리어 층, 2차 시드 층, ECD 시드 "플러스" 침전물, 및 종래의 ECD 필 및/또는 캡의 증착을 포함한다. 아홉 번째, ECD 없는 ECD 시드 플러스 프로세스는 배리어 층, 2차 시드 층, 및 ECD 시드 "플러스" 침전물의 증착을 포함한다. 열 번째, 2차 시드 없는 ECD 시드 플러스 프로세스는 배리어 층, 시드 층, ECD 시드 "플러스" 침전물, 및 종래의 ECD 필 및/또는 캡의 증착을 포함한다. 열한 번째, 라이너 및 시드를 갖는 ECD 시드 플러스 프로세스는 배리어 층, 라이너 층, 시드 층, ECD 시드 "플러스" 침전물, 및 종래의 ECD 필 및/또는 캡의 증착을 포함한다.
도 7을 참조하면, 본 발명의 실시예들에 또 따른 다른 예시적인 프로세스가 제공된다. 첫 번째 단계에서, 배리어 층 및 2차 시드 층을 갖는 소재는 임의의 표면 산화물을 제거하고, 침전물을 치밀화하며, 침전물의 표면 속성들을 개선하기 위해, ECD 시드 단계 이전에 열처리되거나 어닐링된다. 도 7에 도시된 시드 층은 2차 시드 층이지만, 그것은 또한 시드 층 또는 라이너 층 및 시드 층의 적층 막일 수 있음이 이해되어야 한다. 적합한 열처리 또는 어닐링 조건들은 가능하면 형성 가스 또는 순수 수소에서 약 일(1) 내지 약 십(10)분 동안 약 200℃ 내지 약 400℃의 온도들을 포함할 수 있다. 위에서 언급된 바와 같이, 소재는 대안적으로 N2, 아르곤(Ar) 또는 헬륨(He)과 같은 불활성 가스에서 열처리될 수 있다. 암모니아(NH3)와 같은 환원 가스가 또한 사용될 수 있다.
두 번째 단계에서, 소재는 ECD 시드 층의 컨포멀한 증착을 위해 증착 챔버로 이송된다. 증착된 막의 두께는 금속 침전물의 피쳐 치수 및 원하는 속성들에 따라 변한다.
세 번째 단계에서, 소재는 소재를 세정하기 위해 회전되고, 탈이온(DI) 수로 린싱되며, 그리고 건조된다(SRD).
네 번째 단계에서, 소재는 금속을 피쳐 안으로 리플로우하기 위해 200℃ 내지 400℃의 범위의 온도에서 열처리되거나 어닐링된다.
다섯 번째 단계에서, 소재는 소재 상의 피쳐의 원하는 필 프로파일이 획득될 때까지, 2, 3 및 4 단계들의 순차적인 재처리를 겪을 수 있다.
여섯 번째 단계에서, 소재는 원하는 두께를 달성하기 위해 종래의 ECD 산성 화학 물질 증착을 받는다. 그런 다음에 소재는 후속 프로세싱을 위해 준비되는데, 이는 추가적인 열처리, 화학적 기계적 폴리싱, 및 다른 프로세스들을 포함할 수 있다.
프로세스의 대안적인 실시예들은 본 명세서에서 이미 설명된 단계들의 변형들을 포함할 수 있고, 이들 단계들, 조합들 및 치환들은 추가적으로 다음의 추가적인 단계들에 통합될 수 있다. 컨포멀한 "시드" 증착은 기본 용액 또는 산용액, 예를 들면, 약 4 내지 약 10, 약 3 내지 약 10, 또는 약 2 내지 약 11의 pH 범위에서 억제제들, 촉진제들, 및/또는 레벨러들과 같은 유기 첨가제들에 의해 또는 이들 없이 수행될 수 있음이 본 발명에서 고려된다. 리플로우는 복수의 증착, 세정(예를 들면, SRD), 및 열처리 또는 어닐링 단계들을 사용하여 수행될 수 있거나, 적합한 온도에서 열처리 또는 어닐링이 후속하는 단일 단계에서 실행될 수 있다.
열처리 또는 어닐링 및 리플로우 단계들이 실질적으로 보이드가 없는 시드 증착을 제공하기 때문에, ECD 시드 "플러스" 증착은 작은 피쳐들의 전개에 중요하다. 아래에 더 상세하게 설명된 바와 같이, 피쳐들에서의 보이드 형성은 저항값을 증가시키고(디바이스의 전기적 성능을 둔화시킴) 상호연결의 신뢰성을 악화시킨다.
다른 장점들은 본 명세서에서 설명된 프로세스들을 사용함으로써 실현된다. 이와 관련하여, Applied Materials Inc.에 의해 제조된 단일 도구(tool), 예를 들면, Raider® 전기화학적 증착, 세정(예를 들면, SRD), 및 열처리 또는 어닐링 도구는 ECD 시드 증착 단계(또는 반복된다면, 단계들), 세정 단계(또는 반복된다면, 단계들), 열처리 단계(또는 반복된다면, 단계들), 및 최종 ECD 단계를 위해 사용될 수 있다. 게다가, 결과물들은 본 명세서에서 설명된 프로세스들을 사용하여 작은 피쳐들에 대한 실질적으로 보이드가 없는 갭 필을 나타내고, 더 낮은 저항값 및 저항성-용량성(RC) 지연 값들을 초래한다. 게다가, 본 명세서에서 설명된 프로세스들은 대략 약 30㎚ 미만의 작은 피쳐를 충진하기 위한 능력을 제공하는 반면, 필은 종래의 프로세스들을 사용하여 달성되지 않을 수 있다. ECD 시드 "플러스" 증착은 또한 30㎚ 보다 큰 피쳐들에서 유리하다.
위에서 언급된 바와 같이, ECD 시드의 하나 또는 둘 이상의 층들이 적용될 수 있고, 그런 다음에 더 깊은 또는 높은 종횡비 피쳐들을 충진하기 위해 상승된 온도에 노출될 수 있다. 도 8을 참조하면, 약 30㎚의 피쳐 직경들을 갖는 다마신 피쳐들에서의 증착을 위한 2개의 종래의 ECD 시드 프로세스(어닐링 단계 없음)[웨이퍼(1) 및 웨이퍼(7)]와 비교하여, 2개의 예시적인 ECD 시드 플러스 프로세스들(어닐링 단계들을 포함)이 제공된다[웨이퍼(4) 및 웨이퍼(5)]. 도 9 내지 도 11을 참조하면, 결과물들은 다마신 피쳐들에서 ECD 시드의 증분 증착(incremental deposition)을 나타내며, 어닐링 단계가 후속하는 일부 또는 모든 증착 단계들에 의해, ECD 시드의 단일 단계(즉, 어닐링 단계 없이)와 비교하여 감소된 저항값 및 저항성-용량성(RC) 지연 값들을 초래한다.
웨이퍼들(1, 4, 5, 및 7) 모두는 다음의 초기 프로세스 조건들을 포함한다 : 10Å ALD TaN의 배리어 층이 증착되었고, 30Å CVD Ru의 시드 층(2차 시드)이 후속했으며, 그런 다음에 소재들은 10분의 질소 패시베이션으로 300℃에서 어닐링을 받았다.
그런 다음에 웨이퍼들(1 및 7)은 ECD 구리 시드의 단일 단계로, 각각, 2.1 amp-min 및 0.5 amp-min으로 도금되었고, 그런 다음에 종래의 산성 ECD 구리 증착 프로세스를 사용하여 필 및 캡으로 마무리되었다. 그 결과로 생긴 소재들은 두꺼운 ECD 구리 시드(웨이퍼(1)) 및 얇은 ECD 구리 시드(웨이퍼(7))를 생성했다.
웨이퍼들(4 및 5)은 ECD 시드 "플러스" 조건들을 받았다. 웨이퍼(4)는, 각각 0.7 amp-min에서 처음 2단계들의 각각 이후에는 300℃ 어닐링이 있고 제 3 단계 이후에는 어닐링이 없는 3개의 ECD 구리 시드 단계들을 포함했고, 그런 다음에 종래의 산성 ECD 구리 증착 프로세스를 사용하여 필 및 캡으로 마무리했다. 대략 30㎚의 피쳐 크기를 갖는 웨이퍼(4)와 관련된 현미경 이미지가 도 12에 제공된다. 제 3 단계 이후에 어닐링이 없지만, 최종 어닐링 단계는 또한 본 발명의 범위 내에 있음이 이해되어야 한다.
웨이퍼(5)는, 각각 0.5amp-min에서 처음 3개의 단계들 이후에는 300℃ 어닐링이 있고 제 4 단계 이후에는 어닐링이 없는 4개의 ECD 구리 시드 단계들을 포함했고, 그런 다음에 종래의 산성 ECD 구리 증착 프로세스를 사용하여 필 및 캡으로 마무리했다. 웨이퍼(4)와 유사하게, 최종 어닐링 단계는 또한 본 발명의 범위 내에 있음이 이해되어야 한다.
이제 도 9 내지 도 11을 참조하면, 웨이퍼들(1, 4, 5, 및 7)에 대해 비교를 통한 저항값 및 RC 지연 데이터가 제공된다. 도 9 내지 도 11에서 알 수 있는 바와 같이, 본 명세서에서 설명된 방법들에 따른 ECD 시드 "플러스"를 사용하여 형성된 소재들(웨이퍼들(4 및 5))은 이전에 개발된 기법들을 사용하여 형성된 소재들(웨이퍼들(1 및 7))과 비교하여 상당히 감소된 저항값 및 저항성/용량성(RC) 지연을 갖는다.
도 9 및 도 10을 참조하면, 본 발명의 실시예들에 따라 형성된 소재들은 ECD 시드를 사용하지만 ECD 시드 플러스 어닐링 주기 없이 형성된 소재들과 비교하여 0 내지 약 40%, 0보다 크고 약 30%까지, 0보다 크고 약 20%까지, 약 10% 내지 약 20%, 및 약 10% 내지 약 15%의 범위로 저항값 감소를 달성한다.
도 11을 참조하면, 본 발명의 실시예들에 따라 형성된 소재들은 ECD 시드를 사용하지만 ECD 시드 플러스 어닐링 주기 없이 형성된 소재들과 비교하여 RC 지연 값 감소를 달성한다. 더 낮은 RC 지연은 피쳐에서 저 K 금속간 유전체(low K inter-metal dielectric)에 대하여 더 낮은 손상 또는 손상 없음을 초래할 수 있다.
본 발명의 다른 실시예들에 따라서, 높은 시트 저항을 갖는 소재 상의 전기화학적 증착을 위한 시스템들 및 방법들이 제공된다. 도 1로 돌아가서, 예를 들어, 30nm 미만으로 피쳐 크기가 점점 더 작아짐에 따라, 상호연결을 구성하는 얇은 증착 층들은 매우 높은 시트 저항을 갖는 경향이 있다. 높은 시트 저항은, 특히 "건식(dry)" 전기적 컨택들을 사용할 때, 후속하는 금속 층들의 전기화학적 증착(ECD)에 어려움들을 만들 수 있다. 본 발명의 실시예들은 소재 상의, ECD 시드의 ECD 증착, ECD 시드 플러스(전술한 바와 같이, 어닐링 단계를 포함), ECD 필 및 캡, 또는 임의의 다른 ECD 증착 프로세스에 적용될 수 있다.
소재 상에 ECD 금속 증착을 실시하기 전에, 금속의 얇은 시드 층이, 예를 들어, PVD, CVD, ALD, 또는 무전해 증착 프로세스들 중 하나를 사용하여, 마이크로 전자 소재의 표면 상에 형성된다. 전술한 바와 같이, 시드 층은 (1) 시드 층(비-제한적인 예로서, PVD 구리 시드 층)일 수 있다. 시드 층은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 루테늄, 및 이들의 합금들과 같은, 금속 층일 수 있다. 시드 층은 또한, CoCu 또는 MnCu 혼합물들, 고용체 또는 합금들과 같이, 함께 도금된(co-plated) 금속 층일 수 있다. 시드 층은 또한, (2) 시드 층 및 라이너 층의 적층 막(비-제한적인 예로서, CVD Ru 라이너 층 및 PVD 구리 시드 층), 또는 (3) 이차 시드 층(비-제한적인 예로서, CVD 또는 ALD Co 이차 시드 층)일 수 있다. 그러나, 이러한 예시적인 시드 층들을 증착하는 다른 방법들이 본 발명에 의해서 고려된다는 점이 이해될 것이다.
전술된 예들 중 하나에 따라 시드 층이 증착된 이후에, 피쳐는 SLE 층(또는 ECD 시드)을 포함할 수 있다. PVD 시드 증착 및 ECD 시드 증착을 포함하는 프로세스의 설명을 위해 예를 들어, 도 4를 참조한다. 이차 증착 및 ECD 시드 증착을 포함하는 프로세스의 설명을 위해 예를 들어, 도 5를 참조한다. 도 4 및 도 5에 도시된 바와 같이, ECD 시드는 컨포멀하게 증착된 층일 수 있다.
상기 논의된 바와 같이, 전형적으로 ECD 구리 시드는, 매우 희석된 구리 에틸렌디아민(EDA) 착체를 포함하는 기본 화학 물질을 사용하여 증착된다. ECD 구리 시드는 또한 시트레이트, 타트레이트, 우레아 등과 같은 다른 구리 착체들을 사용하여 증착될 수 있고, 약 2 내지 약 11의 pH 범위, 약 3 내지 약 10, 또는 약 4 내지 약 10의 pH 범위에서 증착될 수 있다.
시드 층이 위에서 설명된 예들 중 하나에 따라 증착된 후, ECD 증착 프로세스를 사용하여 소재 상에 금속 층을 증착하기 위해, 금속 증착을 위해 애노드로서 기능하는 전극과 함께, 시드 층이 캐소드로서 사용될 수 있다. ECD 금속 증착은 ECD 시드, ECD 필, 또는 ECD 캡 증착일 수 있다. 전형적으로, 기본 화학 물질을 사용하여 ECD 시드가 증착되는 동안, 종래의 ECD 필 및 캡은, 예를 들어 산성 증착 화학 물질을 사용하여 피쳐에서 수행될 수 있다. 종래의 ECD 구리 산성 화학 물질은, 예를 들면, 구리 황화물, 황산, 메탄 술폰산, 염산, 및 유기 첨가제들(촉진제들, 억제제들, 및 레벨러들과 같은)을 포함함 수 있다.
마이크로 전자 디바이스들을 생산하는 데 사용하기 위한 ECD 도구는 종종 다수의 단일-웨이퍼 전기도금 챔버들을 갖는다. 전형적인 챔버는 ECD 화학 물질을 유지하기 위한 컨테이너, 화학 물질에 접촉하기 위해 컨테이너 내에 있는 애노드, 및 시드 층과 맞물리는(engage) 전기적 컨택들을 구비한 컨택 조립체를 갖는 지지 메커니즘을 포함한다. 전기적 컨택들은 시드 층에 전압을 인가하기 위해 전력 공급부에 커플링된다. 작동 시에, 소재의 표면은 화학 물질에 침지되고, 이에 의해 애노드 및 시드 층은 전기장을 만드는데(establish), 이 전기장은 소재의 전방 표면의 확산 층의 금속 이온들이 시드 층 상에 도금되게 한다.
컨택 조립체의 구조는 도금된 금속 층의 균일성에 영향을 줄 수 있는데 이는 마이크로 전자 소재의 표면에 걸친 도금 속도(rate)가 시드 층에 걸친 전류의 분포(distribution)("전류 밀도"(current density))에 의해 영향을 받기 때문이다. 전류 밀도에 영향을 미치는 하나의 인자는 소재의 둘레(perimeter) 주변의 전기적 컨택들의 분포이다. 일반적으로, 다수의 개별적인(discrete) 전기적 컨택들은, 소재의 둘레 주변의 전류의 균일한 분포를 제공하기 위해서, 소재의 둘레에 근접한 시드 층에 접촉하는데 사용될 수 있다.
컨택 조립체의 하나의 유형은 ECD 화학 물질로부터 밀봉된 복수의 전기적 접촉들을 갖는 "건식-컨택" 조립체이다. 예를 들어, Brogden 등이 발행한, 미국 특허 제 5227041 호는 ECD 화학 물질 내에 침지되기 위한 베이스 부재, 베이스 부재 내의 개구에 인접하게 위치된 시일 링, 시일 링 주변에 원으로 배열된 복수의 컨택들, 및 베이스 부재에 부착되는 뚜껑을 갖는 건식 컨택 ECD 구조를 설명한다. 작동 시에, 소재는 소재의 전방 면(face)이 컨택들 및 시일 링과 맞물리도록 베이스 부재에 위치된다. 소재의 전방 면이 ECD 화학 물질 내에 침지될 때, 시일 링은 ECD 화학 물질이 베이스 부재 내부의 컨택들과 맞물리는 것을 방지한다.
컨택 조립체의 또다른 유형은 "습식(wet)-컨택" 조립체이고 여기에서 전기적 컨택들은 ECD 화학 물질과 접촉하는 것이 허용된다. 예를 들어, Hanson 등이 발행한, 미국 특허 제 7645366 호는 ECD 화학 물질 내에 침지된 습식-컨택 조립체를 설명한다.
시드 층의 시트 저항이 높을 때, 시드 층 상에 금속을 전기화학적으로 증착하는 것은 어렵다. 이와 관련하여, 매우 얇은 금속 층의 시트 저항은 두께의 약 2 또는 그 초과의 제곱에 대해 반비례한다. 예를 들어, 50 내지 300 옹스트롬의 두께를 갖는 구리 막의 시트 저항은 1.2 내지 45 Ohm/Square 내에서 변하고 막의 두께의 약 2.2제곱에 대해 반비례한다. 하나의 비-제한적인 예에서, 10 옹스트롬 루테늄 시드 층의 시트 저항은 600 ohms/sq보다 더 클 수 있다. 그에 비해, 50 옹스트롬 루테늄 시드 층의 시트 저항은 100 ohms/sq 미만이다.
게다가, 매우 얇은 막들의 시트 저항은 또한 증착 방법, 증착-후 처리, 및 프로세스 단계들 사이의 시간에 따라 변할 수 있다. 이와 관련하여, CVD 또는 ALD 방법들에 의해 증착된 금속들은 PVD 또는 전기도금 수단에 의해 증착된 금속들보다 더 높은 시트 저항을 갖는 경향이 있다. 이러한 차이는 더 높은 불순물 레벨들, 상이한 결정 구조들, 및 대기 산소 또는 수분과의 반응과 같은 하나 또는 둘 이상의 인자들의 결과일 수 있다. 이 현상은 코발트, 루테늄, TiN, 망간 및 많은 다른 금속들에 대해 나타난다. 예를 들어, CVD Co 막들은, 동일한 두께의 PVD Co 막에 대한 더 낮은 값과 비교하여, 1000 Ohm/squre보다 더 높게 측정되었다.
전기화학적 증착은 도금된 표면을 통한 전류 전도를 필요로 한다. 전류는 금속 시트 또는 도금된 필름을 형성하기 위해, 도금된 금속의 이온들을 감소시키는 전자들을 공급한다. 증착 속도는 전류에 비례한다. 따라서, 충분한 증착 속도를 제공하고 유지하기 위해서, 높은 전류가 소재에 공급되어야 한다. 시스템의 전기 회로는 애노드, 전해질 용액, 및 캐소드를 사용한다. 전형적으로 소재는 캐소드이고, 전류는 애노드로부터 캐소드로 흐르기 때문에, 전자들은 캐소드로부터 전해액 내의 이온들로 이송되어 그러한 이온들을 감소시키고 캐소드 상에 막을 증착한다. 프로세스 조건들과 증착될 금속에 따라서 전류 레벨들이 변할 수 있지만, 벌크 증착(bulk deposition) 동안에 전형적으로 전류 레벨들은 10 내지 40A 이다.
소재에 대한 전기적 컨택들은 컨택 링을 사용해 달성될 수 있다. 컨택 링을 위한 다양한 설계들이 당 업계에 존재한다. 컨택 링들의 4개의 주 범주들은: 와이어(또는 개방 컨택)컨택 링, 밀봉된 컨택 링, 쉴딩된 컨택 링, 및 내장형 컨택 링이다. 밀봉되지 않은 컨택 링들의 경우에, 소재와 링 사이의 전기적 접촉들은 전해질 용액 내에 침지된다. 밀봉된 컨택 링의 경우에, 시일은 컨택들을 용액으로부터 분리시킨다. 따라서, (모든 순열의)밀봉되지 않은 링들의 전기적 컨택들은 "습식"인 반면에 밀봉된 링들의 전기적 컨택들은 "건식"이다.
밀봉된 컨택들과 밀봉되지 않은 컨택들 사이의 명확한 구분은, 밀봉된 컨택들의 경우에, 밀봉된 지역에서 물질이 도금되거나 증착되지 않는다는 것인데, 이는밀봉된 지역은 전기화학적 증착 프로세스 동안에 전해액에 노출되지 않기 때문이다. "건식" 컨택들에 대한 예시적인 소재 증착 도면이 도 13b에 제공된다. 이와 관련하여, 제 1 전도성 층 또는 시드 층이 기판 상에 증착되고, 제 2 전도성 층 또는 ECD 시드 층은 제 1 전도성 층 상에 증착된다. 도 13b에서 볼 수 있는 바와 같이, 제 2 전도성 층에는 컨택들의 위치에 보이드가 있다.
반면에, 밀봉되지 않은 컨택들은, 컨택 지역을 포함해서, 전해액에 노출된 소재의 전체 표면 상에 증착 또는 도금을 초래한다. "습식" 컨택들에 대한 예시적인 소재 증착 도면이 도 13a에 제공된다. 이와 관련하여, 제 1 전도성 층 또는 시드 층은 기판 상에 증착되고, 제 2 전도성 층 또는 ECD 시드 층은 시드 층 상에 증착된다. 도 13b의 소재와 다르게, 도 13a에서 제 2 전도성 층에는 소재 상의 컨택들의 위치에 보이드가 없다.
상기 논의된 바와 같이, 구리 이외의 금속들로 만들어진 시드 층들 또는 얇은 시드 층들은 높은 시트 저항을 갖는 경향이 있다. 또한, 상기 설명된 바와 같이, 캐소드를 통과하는 전류는 시드 층을 통과해야만 한다. 다음과 같이, ECD를 위한, 적어도 4개의 상이한 컨택 구성들이 있다. 첫째, 컨택들은 밀봉된 링으로부터 비롯될 수 있고, 이에 대해 모든 전류는 얇은 시드를 통해 흘러야만 하고 밀봉된 링의 둘레 외측에서는 증착이 일어나지 않는다. 예시적인 밀봉된 컨택 링 구성에 대해서는, Brogden 등이 발행한, 미국 특허 제 5227041 호를 참조한다.
둘째, 컨택들은 밀봉되지 않은 링들로 만들어질 수 있고, 이에 대해 증착은 소재의 전체 표면 상에서 일어난다. 예시적인 밀봉되지 않은 컨택 링 구성에 대해서는, Harris가 발행한, 미국 특허공보 제 2013/0134035 호를 참조한다.
셋째, 또다른 실시예에서, 예를 들어, 시스템 내의 공기 버블들의 발생 및/또는 화학 물질의 흐름을 제어하기 위해, 시스템 내의 부가적인 제어를 제공하도록 밀봉되지 않은 컨택 링이 "쉴딩된" 컨택들을 가질 수 있다.
넷째, 컨택들은 내장된 컨택들을 구비한 밀봉된 링들로 만들어질 수 있다. 일반적으로, 내장된 컨택들은 시일 링 내측에 위치되고 이에 의해 소재의 외측 둘레 엣지는 건식으로 남는다. 금속 컨택들은 시일로부터 돌출하거나 시일과 동일 면일 수 있고(flush) 이에 의해 금속 컨택들의 팁들(tips)은 소재 및 밀봉된 링의 둘레 내측의 화학 물질 용액과 접촉한다. 이러한 세번째 구성에서, 밀봉된 링의 둘레의 외측의 건식 지역 상에서 전기화학적 증착이 일어나지 않지만; 컨택들의 팁은 전해액에 그리고 반응이 일어나는 동안 전기화학적으로 증착되는 막에 노출된다.
높은 시트 저항은 소재 상에 높은 열 조건들을 생성한다. 제 1 원리 계산들 및 시뮬레이션들은, 약 1000 Ohm/square부터 10 Ohm/square 미만까지 변하는 시트 저항 및 1nm 내지 10nm 에서 변하는 두께를 갖는 매우 얇은 시드 층을 통한 소비 전력이 400W를 초과할 수 있다는 것을 보여준다. 예를 들어, 약 10 microOhms-cm 의 저항률을 갖고 약 40A의 정상 작동 조건들에서 동작하는 1.5nm 두께의 막은 약 100W를 소모할 것이다. 얇은 막들의 특성들 및 대전 입자들의 스캐터링과 관련된 저항률의 증가를 설명하기 위해, 시뮬레이션은 이러한 막의 열 소비가 400W를 초과할 수 있음을 보여준다. 게다가, 컨택들이 소재 주위 지역의 50%를 커버한다고 가정하면, 약 20MA/cm^2의 전류 밀도를 계산한다. 이러한 전류 밀도 값은, 국제 반도체 기술 로드맵(ITRS)에 따른, 2 내지 3MA/cm^2인 얇은 막들의 전류 용량을 큰 차이로 초과한다. 단열 조건들을 가정하면, 이러한 막의 가열 속도(dT/dt)는 100 million K/s를 초과할 것으로 계산한다.
문제의 막이 단열 조건들 하에서 작동하지는 않지만, 그러한 높은 가열 속도를 견딜 수 있는 공지된 물질이 없고 발생된 열을 급속한 국부 가열을 방지하기에 충분한 속도로 소비할 수 있는 공지된 물질이 없다. 실험들에서, 본 발명자들은 국부화된 가열이 매우 커져서 5nm Co 막의 건식 부분이 전기화학적 증착 동안에 쉽게 산화되거나 급속도로 열화되는 것과 같이 손상될 수 있음을 발견하였다. 얇은 막은 그러한 가열 하에서 산화될 수 있어서 개방 회로 및 전기화학적 프로세스에 대한 정지를 야기한다. 그러므로, 높은 시트 저항을 갖는 전도성 층을 갖는 소재 상에 건식 컨택들을 사용하여, 특히, 전류 또는 전류 밀도가 높은 상태, 예를 들어 3MA/cm2를 초과하는 상태로 금속을 증착하는 것은 어렵다. 높은 시트 저항은 10, 50, 또는 100 ohm/square보다 더 클 수 있다.
본 발명의 실시예들은 그러한 과열을 방지하는 것에 관한 것이다. 컨택들이 전해액에 노출되는 경우, 전기화학적으로 증착된 막은 소재 상에 증착된 막과 핀들을 연결하는 연속적인 막을 생성한다. 예를 들어, 밀봉되지 않은 링과 내장된 밀봉된 링의 경우, 막의 전기화학적 증착은 컨택 지점에서, 그 근처에서, 그리고 그 주변에서 발생한다. 전기화학적 증착 프로세스 동안에 전기화학적으로 증착된 막이 두꺼워지기 때문에, 먁의 시트 저항은 급속도로 감소하고 소비 전력이 0 근처로 빠르게 떨어진다. 게다가, 컨택 지점에서의 액체는 부가적인 냉각 및 대기 산소로부터의 쉴딩을 제공하여 시드 층의 산화를 효과적으로 방지한다. 열 소비가 빠르게 감소하기 때문에, 시드 층의 주목할만한 가열은 일어나지 않는다.
게다가, 전류 프로파일이 조정되어 저항이 떨어짐에 따라 더 높은 전류 및 초기 단계들에서의 낮은 전류 증착을 허용할 수 있다. 열 소비는 I^2에 비례하기 때문에, 낮은 초기 전류는 시드 손상을 피하는 효과적인 방법이다. 그러한 전류 프로파일의 전류는 450mm 웨이퍼 상에서 약 1A 미만 내지 약 80A 범위에서 변할 수 있다.
본 발명의 실시예들에 따라, 높은 시트 저항은 10 ohm/sq. 초과, 50 ohm/sq. 초과, 100 ohm/sq. 초과 등의 범위에 있다.
본 발명의 일 실시예에 따라, ECD 시드 층은 높은 시트 저항을 갖는 시드 층 상에 증착된다.
본 발명의 또다른 실시예에 따라, ECD 층(예를 들어, ECD 필 또는 ECD 캡)은 높은 시트 저항을 갖는 시드 층 상에 증착된다.
본 발명의 또다른 실시예에 따라, ECD 층(예를 들어, ECD 시드, ECD 필, 또는 ECD 캡)은 높은 시트 저항을 갖는 ECD 시드 층 상에 증착된다.
본 발명의 실시예들에 따라, 상부에 증착될 ECD 시드 층은 컨포멀한 층일 수 있거나 본 발명의 다른 실시예들에 따른 피쳐를 적어도 부분적으로 충진하기 위해 어닐링 프로세스를 처음에 받을 수 있다.
예시적인 실시예들이 도시 및 설명되었지만, 다양한 변화들은 본 발명의 사상 및 범위를 벗어나지 않고 그 안에 이루어질 수 있음이 이해될 것이다.
독점적 소유권 또는 특권이 청구되는 본 발명의 실시예들은 다음과 같이 정의된다 :
Claims (20)
- 소재(workpiece) 상의 피쳐(feature)를 적어도 부분적으로 충진(filling)하기 위한 방법으로서,
(a) 피쳐를 포함하는 소재를 획득하는 단계;
(b) 상기 피쳐에 제 1 전도성 층을 증착하는 단계 - 상기 제 1 전도성 층의 시트 저항은 10 ohm/square 초과임 -; 및
(c) 상기 피쳐에 상기 제 2 전도성 층을 전기화학적 증착에 의해 증착하는 단계 - 전기적 컨택들은 증착 화학 물질에 적어도 부분적으로 침지됨 - 를 포함하는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 1 항에 있어서,
상기 제 1 전도성 층은 시드 층인,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 2 항에 있어서,
상기 시드 층은 시드, 이차 시드, 및 라이너 및 시드의 적층 막으로 구성된 그룹에서 선택되는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 2 항에 있어서,
상기 시드 층의 각각의 컴포넌트를 위한 금속은 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 루테늄 및 이들의 합금들로 구성된 그룹에서 선택되는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 1 항에 있어서,
상기 제 1 전도성 층은 물리 기상 증착, 화학 기상 증착, 원자 층 증착, 및 무전해 증착으로 이루어진 그룹으로부터 선택되는 프로세스에 의해 증착되는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 1 항에 있어서,
상기 제 2 전도성 층은 전기화학적 증착에 의해 증착된 캡 또는 필 층인,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 6 항에 있어서,
상기 제 2 전도성 층은 산성 화확 물질을 사용하여 증착되는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 1 항에 있어서,
상기 제 2 전도성 층은 전기화학적 증착에 의해 증착되는 컨포멀한 전도성 층인,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 8 항에 있어서,
상기 제 2 전도성 층은 알칼리성 화학 물질을 사용하여 증착되는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 8 항에 있어서,
상기 제 2 전도성 층은 약 10 ohm/square 초과의, 50 ohm/square 초과의, 100 ohm/square 초과의 시트 저항으로 이루어진 그룹 중에서 선택되는 시트 저항을 갖는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 8 항에 있어서,
상기 피쳐를 적어도 부분적으로 충진하기 위해 상기 제 2 전도성 층을 리플로우(reflow)하도록 상기 소재를 열 처리하는 단계를 더 포함하는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 11 항에 있어서,
상기 리플로우된 제 2 전도성 층 상에 캡, 필 층, 또는 또다른 컨포멀한 전도성 층을 증착하는 단계를 더 포함하는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 1 항에 있어서,
상기 제 1 전도성 층이 증착되기 전에 상기 피쳐에 배리어 층을 증착하는 단계를 더 포함하는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 13 항에 있어서,
상기 제 1 전도성 층은 상기 배리어 층 상에 직접 증착되는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 1 항에 있어서,
상기 제 1 전도성 층의 시트 저항은 50 ohm/square 초과이거나 100 ohm/square 초과인,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 1 항에 있어서,
피쳐의 임계 치수는 30㎚ 미만, 약 5 내지 30㎚ 미만, 약 10 내지 30㎚ 미만, 약 15 내지 약 20㎚, 약 20 내지 30㎚ 미만, 20㎚ 미만, 10㎚ 미만, 및 약 5 내지 약 10㎚으로 이루어진 그룹에서 선택되는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 1 항에 있어서,
상기 제 2 전도성 층은 상기 제 1 전도성 층의 전체 표면 위에 증착되는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 제 1 항에 있어서,
상기 전기적 컨택들은 개방 컨택들, 밀봉되지 않은 컨택들, 내장된 컨택들, 및 쉴딩된 컨택들로 이루어진 그룹에서 선택되는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법으로서,
(a) 피쳐를 포함하는 소재를 획득하는 단계;
(b) 상기 피쳐에 시드 층을 증착하는 단계 - 제 1 전도성 층의 시트 저항은 10 ohm/square 초과임 -; 및
(c) 전기화학적 증착에 의해 상기 피쳐에 상기 시드 층 상에 전도성 층을 증착하는 단계 - 전기적 컨택들은 증착 화학 물질에 적어도 부분적으로 침지됨 - 를 포함하는,
소재 상의 피쳐를 적어도 부분적으로 충진하기 위한 방법. - 소재로서:
(a) 피쳐;
(b) 상기 피쳐의 제 1 전도성 층 - 상기 제 1 전도성 층의 시트 저항은 10 ohm/square 초과임 -; 및
(c) 상기 피쳐의 제 2 전도성 층 - 상기 제 2 전도성 층은 상기 제 1 전도성 층의 전체 표면을 커버함 - 을 포함하는,
소재.
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