JP2006210921A - 半導体素子の金属配線の形成方法 - Google Patents

Abstract

【課題】半導体素子の金属配線の形成方法を提供する。
【解決手段】金属配線を形成するに当って、層間絶縁膜に形成されているデュアルダマシンパターンのような凹部内にバリアー膜及び金属膜を順次形成し、金属膜をＣＭＰして凹部内にのみ残っている金属配線層を形成した後、バリアー膜をＣＭＰする前に金属配線層をプラズマ処理するステップを含む半導体素子の金属配線の形成方法。金属配線層をプラズマ処理する間に金属配線層内で圧縮応力の増加でヒロックが発生し、微細パターンでは金属粒子の成長で金属配線の比抵抗が減少する。この時に発生したヒロックは、後続のバリアー膜及び層間絶縁膜ＣＭＰを通じて除去され、後続キャッピング絶縁膜の形成時には、ヒロックが発生する脆弱部分で前ステップのプラズマ処理により既にヒロックが発生した後に除去されたため、ヒロック発生が大きく低減する。
【選択図】図４Ｈ

Description

本発明は、半導体素子の製造方法に係り、特に、ダマシン工程による半導体素子の金属配線の形成方法に関する。

高集積半導体素子の製造において、金属配線の形成に有効な材料として銅（Ｃｕ）が使われている。Ｃｕの比抵抗は１．６７μｏｈｍ・ｃｍであって、２．６７μｏｈｍ・ｃｍのアルミニウム（Ａｌ）より小さいため、狭幅に形成しても信号伝達速度を高めることができ、ＥＭ（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）に対する抵抗が大きくて半導体素子の信頼性を向上させることができる。また、Ｃｕは、消費電力が小さくてアルミニウムに比べて低コストであるため、配線の形成材料として非常に有効なものとして知られている。

ところが、Ｃｕはエッチングし難い物質であり、したがって、Ｃｕ膜を所望の配線状にパターニングし難い。したがって、Ｃｕ配線を形成するために、まず層間絶縁膜内に所望の形状に凹部をあらかじめ形成した後、前記凹部をＣｕで埋め込んで不要な部分をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの方法で除去して平坦化させるダマシン工程が主に利用される。特に、ビアトレンチとその上部に重畳される配線用トレンチとを形成した後、１回のＣｕ膜の形成で前記２個のトレンチをいずれも埋め込んでから平坦化させる二重ダマシン工程が広く利用されている。

図１Ａないし図１Ｇは、従来技術によってデュアルダマシン工程によってＣｕ配線を形成する方法を説明するための断面図である。

図１Ａを参照すれば、上部に導電層２０が形成された半導体基板１０上にデュアルダマシン構造の凹部２６が形成された層間絶縁膜２４を形成する。前記層間絶縁膜２４に前記凹部２６を形成するに当って、エッチング阻止層２２を利用できる。

図１Ｂを参照すれば、前記凹部２６の内壁及び前記層間絶縁膜２４の上面上に導電性バリアー膜３０を形成する。

図１Ｃを参照すれば、前記導電性バリアー膜３０上にＣｕシード層４２を形成する。

図１Ｄを参照すれば、前記シード層４２を利用する電気メッキ方法によって前記凹部２６を埋め込むのに十分な厚さでＣｕ膜４４を形成する。

図１Ｅを参照すれば、ＣＭＰ工程を利用して前記Ｃｕ膜４４のうち前記層間絶縁膜２４の上部の不要な部分を除去して、前記凹部２６の内部を埋め込むＣｕ配線層４４ａを形成する。

図１Ｆを参照すれば、ＣＭＰ工程によって前記層間絶縁膜２４の上面上にある導電性バリアー膜３０を除去して前記層間絶縁膜２４の上面を露出させる。

図１Ｇを参照すれば、前記Ｃｕ配線層４４ａの上面及び前記層間絶縁膜２４の上面を覆うようにキャッピング絶縁膜５０を形成する。

前述したように、従来技術による金属配線の形成方法では、図１Ｇのようにキャッピング絶縁膜５０を形成するが、この時の工程は通常的に３５０〜４００℃の温度範囲で進む。そして、キャッピング絶縁膜５０の形成直前にＣＭＰ表面に生成されたＣｕ酸化膜の除去のためにプラズマを処理する。この時の高い工程温度及びプラズマにより形成されたラジカルの作用でウェーハの温度が上昇し、これによって前記Ｃｕ配線層４４ａと半導体基板１０との間の熱膨張係数（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）値の差により、前記Ｃｕ配線層４４ａでは圧縮応力が発生する。その結果として、前記Ｃｕ配線層４４ａでは、Ｃｕの一部が結晶粒界領域から突き出てヒロック（ｈｉｌｌｏｃｋ）が形成される。

図２Ａは、従来技術によってＣｕ配線層を形成した後、その上にキャッピング絶縁膜を形成した時、前記キャッピング絶縁膜上にＣｕヒロックによる表面欠陥が発生した状態を示す写真である。

図２Ｂは、従来技術によってＣｕ配線層を形成した後、その上にキャッピング絶縁膜を形成してＣｕヒロックが生成された後、再びキャッピング絶縁膜を除去した時のＣｕヒロックを示す写真である。

前記のようにＣｕ配線層にヒロックが発生した状態でその上にキャッピング絶縁膜を形成する時、前記ヒロックの周辺でキャッピング絶縁膜が不均一な厚さで蒸着されうる。このように不均一な厚さを持つキャッピング絶縁膜部分は、ドライエッチングに対して脆弱な部分になりうる。例えば、前記Ｃｕ配線層上にビアコンタクトを形成するためのエッチングを進める時、キャッピング絶縁膜の脆弱な部分で優先的にエッチングが進んで、この部分を通じて洗浄液またはエッチング液などが侵入してＣｕ配線を酸化させる現象が発生する恐れがある。このような現象が発生すれば、以後の洗浄工程時に酸化されたＣｕ配線層が溶解されて除去されることによって、図３Ａに示すようなブラックビア現象などが誘発できる。また、ヒロックが発生したＣｕ配線層上にキャッピング絶縁膜を形成した以後に行なわれる工程ステップ毎に施行する欠陥検出時、このようなヒロックが欠陥として検出される。その結果、各ステップで施行される欠陥検査で実質的な欠陥検出能力が低下し、致命的な欠陥を分別し難くなる。

前記のようなＣｕ配線層でのヒロック発生は、Ｃｕ配線の厚さが厚いか、パターンの面積が大きいほど、すなわち、全体的にＣｕの体積が増加するほど深刻化する。例えば、比較的大きい面積のＣｕ配線層の上面上にＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタを形成する場合、下部Ｃｕ配線層でのヒロックによって前記ＭＩＭキャパシタの誘電膜が割れてしまう現象が発生することもある。このような現象が発生すれば、キャパシタでの漏れ電流が増加するなど、キャパシタの電気的性能が深刻に劣化する。また、Ｃｕ配線の厚さが約３〜５μｍで高く形成されるインダクタの場合にも、Ｃｕが形成されるパターンの体積が比較的大きくてＣｕ配線に大きい圧縮応力が作用して、図３Ｂに示すようにヒロック発生が深刻化する。

また、従来技術による金属配線の形成方法では、図１Ｄのように電気メッキ方法を利用してダマシン工程による金属配線を形成するに当って、前記凹部２６をＣｕで埋め込む時、電気メッキ工程の特性上Ｃｕ膜のメッキ直後の状態のＣｕ粒子（グレイン）の大きさは数十ｎｍ程度で小さい。Ｃｕ膜からなる配線層で比抵抗を低めるためには、Ｃｕ膜内でのＣｕ粒子サイズをなるべく大きくすることが望ましい。このために、Ｃｕメッキ後に前記Ｃｕ膜４４内でのＣｕ粒子成長のために、前記Ｃｕ膜４４が形成された結果物をアニーリングするステップを経る。この時、アニーリング工程温度は、通常的に約１００〜４００℃の範囲内で選択される。ところが、前記Ｃｕ膜４４は、前記凹部２６を埋め込む部分のみならず、その上に過剰メッキされたＣｕ膜を含んでおり、アニーリング進行時にこのような過剰メッキされたＣｕ層で過度なストレスが誘発され、その結果、前記凹部２６を埋め込んでいたＣｕ膜部分が前記凹部２６から抜け出る現象が発生する。このような現象は、特に微細なサイズのダマシンパターン形成工程で頻繁に発生し、アニーリング温度が高いほど発生頻度が高くなる。

前記のような問題発生を抑制するために、電気メッキ工程後のアニーリングは２００℃以下の温度下で進めるのが一般的な傾向である。しかし、このように低いアニーリング温度下では、特にデザインルール程度の微細なサイズのパターンではＣｕ粒子が十分に成長できなくなる。このような現象によってＣｕの比抵抗が高くなってしまう問題が発生する。

本発明は、前記した従来技術での問題点に鑑みてなされたものであり、電気メッキによって形成されたＣｕ配線層でキャッピング絶縁膜の形成時、Ｃｕ配線の圧縮応力によるヒロック発生を低減させ、デザインルール程度の微細なパターンを形成する場合にもＣｕの比抵抗を低減させることができる半導体素子の金属配線の形成方法を提供するところにその目的がある。

前記目的を達成するために、本発明の第１形態による半導体素子の金属配線の形成方法では、基板上に金属膜を形成する。ＣＭＰを利用して前記金属膜をその上部から所定厚さほど除去して平坦化された金属膜を形成する。前記平坦化された金属膜をプラズマ処理して前記金属膜からヒロックを生成させる。ＣＭＰを利用して前記ヒロックが生成された前記金属膜をその上部から一部除去して平坦化された金属配線層を形成する。

また、前記目的を達成するために、本発明の第２形態による半導体素子の金属配線の形成方法では、半導体基板上に層間絶縁膜を形成する。前記層間絶縁膜の上面に凹部を形成する。前記凹部の内壁及び前記層間絶縁膜の上面にバリアー膜を形成する。前記凹部を完全に埋め込む金属膜を前記バリアー膜上に形成する。前記金属膜の上面から一部が除去されるように前記金属膜を研磨する。前記研磨された金属膜をプラズマ処理する。前記プラズマ処理された金属膜の周囲で前記層間絶縁膜の上面が露出されるように前記層間絶縁膜の上面の上にあるバリアー膜を研磨して除去する。前記凹部内にある前記金属膜の上面及び前記層間絶縁膜の上面上にキャッピング絶縁膜を形成する。

また、前記目的を達成するために、本発明の第３形態による半導体素子の金属配線の形成方法では、基板上に金属膜を形成する。ＣＭＰを利用して前記金属膜をその上部から所定厚さほど除去して平坦化された金属膜を形成する。前記平坦化された金属膜をプラズマ処理して前記金属膜を構成する金属粒子（グレイン）を成長させる。ＣＭＰを利用して前記金属粒子が成長した前記金属膜をその上部から一部除去して平坦化された金属配線層を形成する。

好ましくは、前記金属膜は、ＣｕまたはＣｕ合金からなる。

前記金属膜は、電気メッキ方法によって形成される。前記金属膜を電気メッキ方法によって形成した後、前記プラズマ処理前に、前記金属膜を１００〜２００℃の範囲内で選択される温度下でアニーリングするステップをさらに含む。

好ましくは、前記金属膜のプラズマ処理は、ＮＨ_３、Ｎ_２、Ｈ_２、Ｈｅ、またはこれらの混合物雰囲気下で行なわれる。また、前記金属膜のプラズマ処理は、３００〜４５０℃の温度下で５〜６０秒間行なわれる。前記研磨された金属膜をプラズマ処理するステップは、前記キャッピング絶縁膜を形成するステップの工程温度またはそれ以上の温度下で行なわれる。

前記金属膜のプラズマ処理後に前記バリアー膜を研磨する前に、前記金属膜の表面を再び研磨する追加研磨ステップと、前記追加研磨された金属膜の露出表面を再びプラズマ処理する追加プラズマ処理ステップとをさらに含むことができる。

本発明による金属配線の形成方法によれば、金属膜上にキャッピング絶縁膜を形成する前に前記金属膜をプラズマ処理して、前記金属膜の一部の結晶粒界で圧縮応力によりヒロックを発生させる。この時、デザインルール程度の微細なパターン、例えば、数μｍないし数十μｍ程度の微細なパターンでは追加で粒子成長がなされる。このようにヒロックまたは粒子成長がなされた状態で層間絶縁膜が露出されるようにＣＭＰを進めれば、ヒロックまたは粒子成長による金属膜の表面粗度は除去される。したがって、後続工程でキャッピング絶縁膜の形成時にヒロックの発生を低減でき、前記金属膜からなる金属配線での抵抗を低減できる。

以下、添付した図面を参照して本発明の望ましい実施形態について詳細に説明する。

図４Ａないし図４Ｈは、本発明の望ましい実施形態による半導体素子の金属配線の形成方法を説明するために工程順序によって示す断面図である。

図４Ａを参照すれば、上部に導電層１２０が形成された半導体基板１００上にデュアルダマシン構造の凹部１２６が形成された層間絶縁膜１２４を形成する。前記層間絶縁膜１２４に前記凹部１２６を形成するためにエッチング阻止層１２２を利用できる。前記凹部１２６は、図４Ａに例示するように、前記層間絶縁膜１２４を貫通するホールを構成できる。または、図示されていないが、前記凹部１２６は、前記層間絶縁膜１２４の厚さより薄い深さを持つトレンチ形態を持つように形成されることもある。

図４Ｂを参照すれば、前記凹部１２６の内壁及び前記層間絶縁膜１２４の上面上に導電性バリアー膜１３０を形成する。前記導電性バリアー膜１３０は、例えばＴｉ、Ｔａ、Ｗ、及びこれらの窒化物からなる群から選択される１つまたは２つ以上の物質からなることができる。

図４Ｃを参照すれば、前記導電性バリアー膜１３０の上に金属シード層１４２を形成する。例えば、ＣｕまたはＣｕ合金配線を形成するために、前記金属シード層１４２としてＣｕシード層を形成できる。

図４Ｄを参照すれば、前記金属シード層１４２を利用して電気メッキを行なって前記金属シード層１４２上に金属膜１４４を形成する。前記金属膜１４４は、例えば、Ｃｕ膜またはＣｕ合金膜からなる。前記金属膜１４４は、前記凹部１２６を埋め込むのに十分な厚さで形成される。

前記金属膜１４４内での金属粒子成長のために、前記金属膜１４４が形成された結果物を所定の温度でアニーリングする。望ましくは、前記アニーリングは約１００〜２００℃の温度で行なう。

図４Ｅを参照すれば、１次ＣＭＰ工程を利用して前記金属膜１４４の一部を研磨により除去し、前記凹部１２６の内部にのみ前記金属膜１４４を残す。

図４Ｅには、前記１次ＣＭＰ後に前記半導体基板１００上の層間絶縁膜１２４上に前記導電性バリアー膜１３０が残っている結果物が図示されている。しかし、場合によって、前記凹部１２６周囲の前記層間絶縁膜１２４の上面上で、前記導電性バリアー膜１３０上に前記金属膜１４４が所定厚さほど残っている状態まで前記ＣＭＰを進めることもある。

図４Ｆを参照すれば、図４Ｅに示すように前記層間絶縁膜１２４の上面上に前記バリアー膜１３０が残っている状態で、前記凹部１２６に残っている金属膜１４４を所定の工程温度下で所定の時間プラズマ処理１４６する。その結果、前記凹部１２６内にあるプラズマ処理された金属膜１４４ａには、前記プラズマ処理１４６によって前記金属膜１４４の一部の結晶粒界で圧縮応力により発生したヒロックが存在する。特に、デザインルール程度の微細なパターン、例えば、数μｍないし数十μｍ程度の微細なパターンを構成する前記金属膜１４４では、ヒロックのみならず粒子成長までなされることもできる。または、図示されていないが、前記層間絶縁膜１２４の上面上に前記バリアー膜１３０及び所定厚さの金属膜１４４の一部が残っている状態で前記金属膜１４４をプラズマ処理１４６して、前記プラズマ処理された金属膜１４４ａを形成してもよい。

望ましくは、前記金属膜１４４のプラズマ処理１４６は、ＮＨ_３、Ｎ_２、Ｈ_２、Ｈｅ、またはこれらの混合物雰囲気下で約３００〜４５０℃の温度で約５〜６０秒間行なわれることができる。前記プラズマ処理１４６時の温度が後続の他の膜質、例えば、キャッピング絶縁膜の形成時の工程温度より低ければ、前記キャッピング絶縁膜の形成時に前記プラズマ処理された金属膜１４４ａ内で追加的にヒロックが発生することもある。したがって、前記プラズマ処理１４６時の温度及びプラズマ処理時間は、後続のキャッピング絶縁膜の形成前に実施するプラズマ処理の温度及び時間と同一またはさらに大きく設定することが望ましい。

前記のように、前記金属膜１４４をプラズマ処理１４６することによって前記金属膜１４４にヒロックが生成される。

図示されていないが、図４Ｆでのプラズマ処理１４６過程で粒子成長が進みつつ、前記プラズマ処理された金属膜１４４ａの表面が再び粗い表面に変わる恐れがある。したがって、前記プラズマ処理された金属膜１４４ａの上面で滑らかな表面を得るために、必要に応じて前記プラズマ処理された金属膜１４４ａの粗くなった表面を、図４Ｅを参照して説明したような１次ＣＭＰ工程と同じ工程条件で追加ＣＭＰ工程を進めることができる。また、前記追加ＣＭＰ工程を経た前記プラズマ処理された金属膜１４４ａの露出表面を、再び図４Ｆの説明と同じ方法でプラズマ処理する追加プラズマ処理工程をさらに含んでもよい。しかし、これは必須なステップではない。すなわち、前記追加ＣＭＰ及び追加プラズマ処理工程を行なわず、図４Ｇを参照して後述するバリアー膜１３０の研磨ステップで、前記プラズマ処理された金属膜１４４ａの粗くなった表面を再び滑らかにしてもよい。

図４Ｇを参照すれば、前記層間絶縁膜１２４の上面上にある導電性バリアー膜１３０を除去するための２次ＣＭＰ工程を行なって、前記層間絶縁膜１２４の上面を露出させる。

前記２次ＣＭＰ工程後、前記層間絶縁膜１２４の上面上に残っている導電性バリアー膜１３０の残留物を完全に除去するために、３次ＣＭＰ工程をさらに行なってもよい。この時、前記２次ＣＭＰ工程では、前記導電性バリアー膜１３０の材料に対する選択的除去率の高いスラリーを使用し、前記３次ＣＭＰ工程時には前記層間絶縁膜１２４の材料に対する選択的除去率の高いスラリーを使用できる。前記３次ＣＭＰ工程を行なう場合、前記層間絶縁膜１２４の上面の高さが前記２次ＣＭＰ工程直後よりさらに低くなる。そして、前記凹部１２６内には、前記２次ＣＭＰまたは３次ＣＭＰ工程を経た最終結果物である金属配線層１４４ｂが残る。

図４Ｈを参照すれば、前記金属配線層１４４ｂの上面及び前記層間絶縁膜１２４の上面を覆うように、その上にキャッピング絶縁膜１５０を形成する。前記キャッピング絶縁膜１５０は、例えば、シリコン窒化膜、ＳｉＣＮ、ＳｉＣ、またはこれらの組み合わせからなる。

前記キャッピング絶縁膜１５０を形成する前に、前記金属配線層１４４ｂの露出表面で大気との接触によって形成される金属酸化膜を還元反応により除去するために、前記金属配線層１４４ｂの表面に対しプラズマ前処理工程を行なってもよい。前記金属配線層１４４ｂでは、ヒロックが発生する恐れがある脆弱な部分では、図４Ｆを参照して説明したようなプラズマ処理１４６によって既にヒロックが発生した後に再び除去されたため、前記金属配線層１４４ｂの酸化された表面の還元のためのプラズマ前処理工程中には、前記金属配線層１４４ｂの表面でのヒロックの発生可能性が大きく減少する。前記金属配線層１４４ｂの酸化された表面を還元させるためのプラズマ前処理工程は、例えば、ＮＨ_３、Ｎ_２、Ｈ_２、Ｈｅ、またはこれらの混合物雰囲気下で行なわれる。

図５Ａ及び図５Ｂは、本発明による金属配線の形成方法によってＣｕ配線層を形成するに当って、電気メッキ方法によって形成されたＣｕ膜を１次ＣＭＰした後、４００℃でＮＨ_３雰囲気でプラズマ処理した結果得られたＣｕ膜表面を示す写真である。

図５Ａで、プラズマ処理の影響によって前記Ｃｕ膜の表面でＣｕ粒子が成長し、これによってＣｕ膜の表面粗度が増加したことが分かる。図５Ｂでは、プラズマ処理の影響でＣｕヒロックが発生したことが分かる。

図６は、図５Ｂでのプラズマ処理結果物に対して２次ＣＭＰを進め、Ｃｕヒロックを除去して表面粗度を改善し、その上にキャッピング絶縁膜を形成した後に表面を観察した写真である。図２Ａと比較する時、Ｃｕヒロックによる表面欠陥が大きく減少したことを示す写真である。

図７は、本発明による金属配線の形成方法によってＣｕ配線層を形成するに当って、プラズマ処理によってＣｕ膜で抵抗が減少した度合いを示すグラフである。

図７の評価のために、ウェーハ上にＣｕ膜メッキ後に１００℃でアニーリングを進め、前記Ｃｕ膜のＣＭＰ後に０．１２μｍのトレンチパターンで抵抗を測定した。そして、前記測定に使われたウェーハをそのまま使用して４００℃でＮＨ_３雰囲気でプラズマ処理を行なった後に再測定された抵抗と比較して、その減少率（Ｄｅｌｔａ Ｒｓ）を図７に示した。図７に示すように、プラズマ処理によって抵抗が約５％減少したことが確認できる。

本発明による金属配線の形成方法では、デュアルダマシン工程によって金属配線を形成するに当って、上面に凹部がある層間絶縁膜上に形成された金属膜を研磨するための１次ＣＭＰステップと、前記金属膜の下部にある導電性バリアー膜を研磨するための２次ＣＭＰステップとの間に、前記金属膜をプラズマ処理するステップを含む。前記プラズマ処理ステップでは、金属膜の圧縮応力の増加でヒロックが生成し、デザインルール程度の微細パターンの金属膜内で十分に成長できなかった粒子を十分に成長させて前記金属膜の比抵抗を低めることができる。また、プラズマ処理過程で発生するヒロック及び金属膜での増加した表面粗度を、後続の導電性バリアー膜研磨のための２次ＣＭＰ工程または別途の他のＣＭＰ工程を利用して除去することによって、滑らかな表面を持つ金属配線層を形成することができる。また、後続のキャッピング絶縁膜の形成時には、ヒロックに対して脆弱な部分では既にヒロックが生成されてから除去された後であるため、ヒロック発生を大きく低減できる。したがって、本発明による金属配線の形成方法によれば、金属配線でのヒロック発生を減らすことができ、粒子サイズが十分に成長し、かつ滑らかな表面を持つ金属配線層を形成することによって、金属配線層の信頼性を向上させることができる。

以上、本発明を望ましい実施形態を例として詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によっていろいろな変形及び変更が可能である。

本発明は、金属配線を採用する半導体素子の製造分野に適用できる。

従来技術による金属配線の形成方法を説明するために工程順序によって示す断面図である。 従来技術による金属配線の形成方法を説明するために工程順序によって示す断面図である。 従来技術による金属配線の形成方法を説明するために工程順序によって示す断面図である。 従来技術による金属配線の形成方法を説明するために工程順序によって示す断面図である。 従来技術による金属配線の形成方法を説明するために工程順序によって示す断面図である。 従来技術による金属配線の形成方法を説明するために工程順序によって示す断面図である。 従来技術による金属配線の形成方法を説明するために工程順序によって示す断面図である。 従来技術によってＣｕ配線層を形成した後にその上にキャッピング絶縁膜を形成した時、前記キャッピング絶縁膜上にＣｕヒロックによる表面欠陥が発生した状態を示す写真である。 従来技術によってＣｕ配線層を形成した後にその上にキャッピング絶縁膜を形成してＣｕヒロックが生成された後、再びキャッピング絶縁膜を除去した時のＣｕヒロックを示す写真である。 従来技術によってＣｕ配線層形成を形成した時、Ｃｕヒロックによりブラックビアが発生したことを示す写真である。 従来技術によってＣｕ配線層を形成した時、インダクタパターンでＣｕヒロックが生成された写真である。 本発明の望ましい実施形態による半導体素子の金属配線の形成方法を説明するために、工程順序によって示す断面図である。 本発明の望ましい実施形態による半導体素子の金属配線の形成方法を説明するために、工程順序によって示す断面図である。 本発明の望ましい実施形態による半導体素子の金属配線の形成方法を説明するために、工程順序によって示す断面図である。 本発明の望ましい実施形態による半導体素子の金属配線の形成方法を説明するために、工程順序によって示す断面図である。 本発明の望ましい実施形態による半導体素子の金属配線の形成方法を説明するために、工程順序によって示す断面図である。 本発明の望ましい実施形態による半導体素子の金属配線の形成方法を説明するために、工程順序によって示す断面図である。 本発明の望ましい実施形態による半導体素子の金属配線の形成方法を説明するために、工程順序によって示す断面図である。 本発明の望ましい実施形態による半導体素子の金属配線の形成方法を説明するために、工程順序によって示す断面図である。 本発明による金属配線の形成方法によってＣｕ配線層を形成するに当って、電気メッキ方法によって形成されたＣｕ膜を１次ＣＭＰした後、プラズマ処理した結果得られたＣｕ膜表面を示す写真である。 本発明による金属配線の形成方法によってＣｕ配線層を形成するに当って、電気メッキ方法によって形成されたＣｕ膜を１次ＣＭＰした後、プラズマ処理した結果得られたＣｕ膜表面を示す写真である。 本発明による金属配線の形成方法によってＣｕ配線層を形成してキャッピング絶縁膜を形成した時、Ｃｕヒロックによる表面欠陥が低減した結果を示す写真である。 本発明による金属配線の形成方法によってＣｕ配線層を形成するに当って、プラズマ処理によってＣｕ膜の抵抗が減少した程度を示すグラフである。

符号の説明

１００ 半導体基板
１２０ 導電層
１２２ エッチング阻止層
１２４ 層間絶縁膜
１３０ 導電性バリアー膜
１４４ｂ 金属配線層
１５０ キャッピング絶縁膜

Claims (37)

1. 基板上に金属膜を形成するステップと、
   ＣＭＰを利用して前記金属膜をその上部から所定厚さほど除去して平坦化された金属膜を形成するステップと、
   前記平坦化された金属膜をプラズマ処理して前記金属膜にヒロックを生成させるステップと、
   ＣＭＰを利用して前記ヒッロクが生成された前記金属膜をその上部から一部除去して平坦化された金属配線層を形成するステップと、を含むことを特徴とする半導体素子の金属配線の形成方法。
2. 前記金属膜は、ＣｕまたはＣｕ合金からなることを特徴とする請求項１に記載の半導体素子の金属配線の形成方法。
3. 前記金属膜は、電気メッキ方法によって形成されることを特徴とする請求項１に記載の半導体素子の金属配線の形成方法。
4. 前記金属膜を電気メッキ方法によって形成した後であって前記プラズマ処理前に、前記金属膜を１００〜２００℃の範囲内で選択される温度下でアニーリングするステップをさらに含むことを特徴とする請求項３に記載の半導体素子の金属配線の形成方法。
5. 前記アニーリングは、Ｎ_２またはＨ_２雰囲気下で行なわれることを特徴とする請求項４に記載の半導体素子の金属配線の形成方法。
6. 前記金属膜のプラズマ処理は、ＮＨ_３、Ｎ_２、Ｈ_２、Ｈｅ、またはこれらの混合物雰囲気下で行なわれることを特徴とする請求項１に記載の半導体素子の金属配線の形成方法。
7. 前記金属膜のプラズマ処理は、３００〜４５０℃の温度下で行なわれることを特徴とする請求項１に記載の半導体素子の金属配線の形成方法。
8. 前記金属膜のプラズマ処理は、５〜６０秒間行なわれることを特徴とする請求項１に記載の半導体素子の金属配線の形成方法。
9. 前記平坦化された金属配線層上にキャッピング絶縁膜を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の金属配線の形成方法。
10. 前記キャッピング絶縁膜を形成する前に前記平坦化された金属配線層の酸化された表面を還元させるステップをさらに含み、
    前記平坦化された金属配線層の酸化された表面を還元させるために、前記酸化された表面をプラズマ処理することを特徴とする請求項９に記載の半導体素子の金属配線の形成方法。
11. 前記ヒロックを生成させるために前記平坦化された金属膜をプラズマ処理する間、前記キャッピング絶縁膜の形成ステップの工程温度またはそれ以上の温度に維持されることを特徴とする請求項９に記載の半導体素子の金属配線の形成方法。
12. 半導体基板上に層間絶縁膜を形成するステップと、
    前記層間絶縁膜の上面に凹部を形成するステップと、
    前記凹部の内壁及び前記層間絶縁膜の上面にバリアー膜を形成するステップと、
    前記凹部を完全に埋め込む金属膜を前記バリアー膜上に形成するステップと、
    前記金属膜の上面から一部が除去されるように前記金属膜を研磨するステップと、
    前記研磨された金属膜をプラズマ処理するステップと、
    前記プラズマ処理された金属膜の周囲で前記層間絶縁膜の上面が露出されるように前記層間絶縁膜の上面の上にあるバリアー膜を研磨して除去するステップと、
    前記凹部内にある前記金属膜の上面及び前記層間絶縁膜の上面上にキャッピング絶縁膜を形成するステップと、を含むことを特徴とする半導体素子の金属配線の形成方法。
13. 前記金属膜は、ＣｕまたはＣｕ合金からなることを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
14. 前記金属膜を形成するステップは、
    前記バリアー膜上に金属シード層を形成するステップと、
    前記金属シード層上に電気メッキ方法により前記金属膜を形成するステップと、を含むことを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
15. 前記金属膜を電気メッキ方法によって形成した後、前記金属膜を１００〜２００℃の範囲内で選択される温度下でアニーリングするステップをさらに含むことを特徴とする請求項１４に記載の半導体素子の金属配線の形成方法。
16. 前記アニーリングは、Ｎ_２またはＨ_２雰囲気下で行なわれることを特徴とする請求項１５に記載の半導体素子の金属配線の形成方法。
17. 前記金属膜のプラズマ処理は、ＮＨ_３、Ｎ_２、Ｈ_２、Ｈｅ、またはこれらの混合物雰囲気下で行なわれることを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
18. 前記金属膜のプラズマ処理は、３００〜４５０℃の温度下で行なわれることを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
19. 前記金属膜のプラズマ処理は、５〜６０秒間行なわれることを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
20. 前記研磨された金属膜をプラズマ処理するステップは、前記キャッピング絶縁膜を形成するステップの工程温度またはそれ以上の温度下で行なわれることを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
21. 前記金属膜のプラズマ処理後であって前記バリアー膜を研磨する前に、前記金属膜表面を再び研磨する追加研磨ステップと、
    前記追加研磨された金属膜の露出表面を再びプラズマ処理する追加プラズマ処理ステップと、をさらに含むことを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
22. 前記追加プラズマ処理は、ＮＨ_３、Ｎ_２、Ｈ_２、Ｈｅまたはこれらの混合物雰囲気下で行なわれることを特徴とする請求項２１に記載の半導体素子の金属配線の形成方法。
23. 前記追加プラズマ処理は、３００〜４５０℃の温度下で行なわれることを特徴とする請求項２１に記載の半導体素子の金属配線の形成方法。
24. 前記金属膜のプラズマ処理は、前記金属膜及びバリアー膜が同時に露出された状態で行なわれることを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
25. 前記バリアー膜は、Ｔｉ、Ｔａ、Ｗ、及びこれらの窒化物からなる群から選択される１つまたは２つ以上の物質からなることを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
26. 前記層間絶縁膜の上面に形成される凹部は、前記層間絶縁膜を貫通するホール、または前記層間絶縁膜の厚さより薄い深さを持つトレンチ形態を持つことを特徴とする請求項１２に記載の半導体素子の金属配線の形成方法。
27. 基板上に金属膜を形成するステップと、
    ＣＭＰを利用して前記金属膜をその上部から所定厚さほど除去して平坦化された金属膜を形成するステップと、
    前記平坦化された金属膜をプラズマ処理して前記金属膜を構成する金属粒子を成長させるステップと、
    ＣＭＰを利用して前記金属粒子が成長した前記金属膜をその上部から一部除去して平坦化された金属配線層を形成するステップと、を含むことを特徴とする半導体素子の金属配線の形成方法。
28. 前記金属膜は、ＣｕまたはＣｕ合金からなることを特徴とする請求項２７に記載の半導体素子の金属配線の形成方法。
29. 前記金属膜は、電気メッキ方法によって形成されることを特徴とする請求項２７に記載の半導体素子の金属配線の形成方法。
30. 前記金属膜を電気メッキ方法によって形成した後であって前記プラズマ処理前に、前記金属膜を１００〜２００℃の範囲内で選択される温度下でアニーリングするステップをさらに含むことを特徴とする請求項２９に記載の半導体素子の金属配線の形成方法。
31. 前記アニーリングは、Ｎ_２またはＨ_２雰囲気下で行なわれることを特徴とする請求項３０に記載の半導体素子の金属配線の形成方法。
32. 前記金属膜のプラズマ処理は、ＮＨ_３、Ｎ_２、Ｈ_２、Ｈｅ、またはこれらの混合物雰囲気下で行なわれることを特徴とする請求項２７に記載の半導体素子の金属配線の形成方法。
33. 前記金属膜のプラズマ処理は、３００〜４５０℃の温度下で行なわれることを特徴とする請求項２７に記載の半導体素子の金属配線の形成方法。
34. 前記金属膜のプラズマ処理は、５〜６０秒間行なわれることを特徴とする請求項２７に記載の半導体素子の金属配線の形成方法。
35. 前記平坦化された金属配線層上にキャッピング絶縁膜を形成するステップをさらに含むことを特徴とする請求項２７に記載の半導体素子の金属配線の形成方法。
36. 前記キャッピング絶縁膜を形成する前に前記平坦化された金属配線層の酸化された表面を還元させるステップをさらに含み、
    前記平坦化された金属配線層の酸化された表面を還元させるために前記酸化された表面をプラズマ処理することを特徴とする請求項３５に記載の半導体素子の金属配線の形成方法。
37. 前記金属粒子を成長させるために前記平坦化された金属膜をプラズマ処理する間、前記キャッピング絶縁膜の形成ステップの工程温度またはそれ以上の温度に維持されることを特徴とする請求項３５に記載の半導体素子の金属配線の形成方法。