KR102362426B1 - 노출된 다이 후면을 갖는 플립 칩 패키지를 위한 emi 차폐 - Google Patents

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KR102362426B1
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
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Abstract

반도체 디바이스는 기판 및 상기 기판 위에 배치되는 반도체 다이를 가진다. 밀봉재가 반도체 다이 및 밀봉재로부터 반도체 다이의 노출된 표면을 갖는 기판 위에 증착된다. 제1 차폐 층이 반도체 다이 위에 형성된다. 일부 실시예에서, 제1 차폐 층은 반도체 다이의 표면과 접촉하는 스테인리스 강 층 및 상기 스테인리스 강 층 위에 형성되는 구리 층을 포함한다. 제1 차폐 층은 구리 층 위에 형성되는 보호 층을 더 포함할 수 있다. 하나의 실시예는 솔더 층을 통해 반도체 다이에 접합되는 히트싱크를 가진다. 제2 차폐 층은 반도체 다이의 측면 위에 형성될 수 있다.

Description

노출된 다이 후면을 갖는 플립 칩 패키지를 위한 EMI 차폐{EMI SHIELDING FOR FLIP CHIP PACKAGE WITH EXPOSED DIE BACKSIDE}
본 발명은 반도체 장치에 관한 것이며, 보다 구체적으로, 노출된 다이 후면 상에 형성된 전자기 간섭(EMI) 차폐 장치를 갖는 반도체 패키지에 관한 것이다.
반도체 장치는 현대 전자 제품에서 일반적으로 발견된다. 반도체 장치는 신호 처리, 고속 계산, 전자기 신호 전송 및 수신, 전자 장치 제어, 햇빛을 전기로 변환 및 텔레비전 디스플레이 용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 장치는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 찾을 수 있다. 반도체 장치는 또한 군용 어플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무기기에서도 볼 수 있다.
반도체 장치는 종종 전자기 간섭(EMI), 무선 주파수 간섭(RFI), 고조파 왜곡, 또는 크로스 토크(cross-talk)라고도 알려진 용량성, 유도성 또는 전도성 커플링(coupling)과 같은 다른 장치 간 간섭에 영향을 받기 쉬우며, 이들의 동작을 방해 할 수 있다. 디지털 회로의 고속 스위칭은 또한 간섭을 발생시킨다.
전도성 층은 통상적으로 EMI 및 다른 간섭으로부터 패키지 내의 전자 부품을 차폐하기 위해 반도체 패키지 위에 형성된다. 차폐층은 신호가 패키지 내의 반도체 다이와 이산 컴포넌트(descrete components)를 개별 부품에 닿기 전에 EMI를 흡수하며, 그렇지 않을 경우 장치의 오작동을 유발할 수 있다. 차폐층은 또한 주변 장치의 오작동을 방지하기 위해 EMI를 생성할 것으로 예상되는 컴포넌트를 갖는 패키지 위에 형성된다.
많은 요소들이 적절한 EMI 차폐를 어렵게 만들 수 있다. 많은 종래 기술의 차폐 방법은 충분한 열 소산을 허용하지 않으며 오늘날 소비자의 요구를 충족시키기에 충분히 낮은 프로파일을 갖는 반도체 패키지를 생산할 수 없다. 따라서, EMI 차폐 및 제조 방법에대한 개선이 필요하다.
도 1a-1c는 쏘 스트리트(saw street)에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한 도면.
도 2a-2d는 노출된 반도체 다이 후면을 갖는 플립 칩 패키지를 형성함을 도시한 도면.
도 3a-3c는 플립 칩 패키지 위에 형성된 차폐층을 도시한 도면.
도 4a-4e는 반도체 다이의 측면 위에 EMI 차폐층을 형성함을 도시한 도면.
도 5a 및 5b는 측면 EMI 차폐를 갖는 반도체 다이를 갖는 플립 칩 패키지의 실시 예를 도시한 도면.
도 6a 및 6b는 다중 층을 갖는 차폐층을 형성하기 위한 옵션을 도시한 도면.
도 7a-7f는 EMI 차폐층 위에 열 확산기를 추가함을 도시한 도면.
도 8은 상이한 유형의 패키지가 PCB의 표면에 장착된 인쇄 회로 기판 (PCB)을 도시한 도면.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시 예로 설명되며, 도면에서 유사한 참조 번호는 동일하거나 유사한 부분을 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최상의 모드의 관점에서 설명되지만, 당업자는 첨부된 특허 청구 범위 그리고 다음의 개시 설명 및 도면에 의해 뒷받침되는 등가물에 의해 정의되는 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하도록 의도된다는 것을 이해할 것이다. 본원에 사용 된 용어 "반도체 다이"는 단수형 및 복수형을 모두 지칭하고, 따라서 단일 반도체 장치 및 다중 반도체 장치를 모두 지칭할 수 있다.
반도체 장치는 일반적으로 2 개의 복잡한 제조 공정: 프론트-엔드 제조 및 백-엔드 제조를 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 웨이퍼 상의 각각의 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결된 능동 및 수동 전기 컴포넌트를 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트는 전류 흐름을 제어할 수 있다. 커패시터, 인덕터 및 저항기와 같은 수동 전기 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 만든다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단 또는 싱귤레이션(개별화)하고 구조적 지지, 전기 상호 연결 및 환경상의 격리를 위해 반도체 다이를 패키징하는 것을 말한다. 반도체 다이를 개별화하기 위해, 웨이퍼는 쏘(saw) 스트리트 또는 스크라이브(scribe)라고 불리는 웨이퍼의 비 기능적 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도구 또는 쏘 블레이드(saw blade)을 사용하여 싱귤레이션 된다. 싱귤레이션 후, 개별 반도체 다이는 다른 시스템 컴포넌트와의 상호 연결을 위해 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기 연결은 전도성 층, 범프, 스터드 범프, 전도성 페이스트 또는 와이어 본드로 이루어질 수 있다. 밀봉재 또는 기타 몰딩 재료가 패키지 위에 증착되어 물리적 지지 및 전기적 절연을 제공한다. 다음에 완성된 패키지는 전기 시스템에 삽입되고 반도체 장치의 기능은 다른 시스템 컴포넌트에 이용 가능해진다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 실리콘 탄화물 또는 구조적 지지를 위한 다른 벌크 물질과 같은 베이스 기판 물질(102)을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 컴포넌트 (104)는 비활성의 인터-다이 웨이퍼 영역 또는 쏘 스트리트(saw street)(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 쏘 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 단일화하기 위한 절단 영역을 제공한다. 반도체 웨이퍼(100)는 100-450mm의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부의 단면도를 도시한다. 반도체 다이(104) 각각은 후면 표면(back surface)또는 비활성 표면(108) 및 능동 장치, 수동 장치, 전도성 층 및 다이의 전기적 설계 및 기능에 따라 다이 내에 형성되고 전기적으로 상호 연결된 유전체 층으로서 실시되는 아날로그 및 디지털 회로를 포함하는 활성 표면(110)을 갖는다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 메모리 또는 다른 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 활성 표면(110) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 요소를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위해 반도체 다이의 표면 위의 인터커넥트 층 상에 또는 상기 인터케넥트 층 내에 형성된 인덕터, 커패시터 및 저항기와 같은 IPD를 포함할 수 있다.
전기 전도성 층(112)은 PVD, CVD, 전해 도금, 무 전해 도금 또는 다른 적절한 금속 증착 공정을 사용하여 활성 표면(110) 위에 형성된다. 전도성 층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 적절한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도성 층(112)은 활성 표면(110)의 회로에 전기적으로 연결된 접촉 패드로서 작동하고 수평 라우팅을 위한 전도성 트레이스를 포함할 수 있다.
전기 전도성 범프 재료는 증발, 전해 도금, 무 전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도 층(112) 위에 증착된다. 범프 재료는 선택적 플럭스 용액을 갖는 Al, Sn, Ni, Au, Ag, 납(Pb), 비스무트(Bi), Cu, 땜납 및 이들의 조합 일 수 있다. 예를 들어, 범프 재료는 공정(eutectic) Sn/Pb, 고연 땜납(high-lead solder) 또는 무연 땜납(lead-free solder)일 수 있다. 범프 재료는 적절한 부착 또는 접합 프로세스를 사용하여 전도성 층(112)에 접합 된다. 일부 실시 예에서, 범프 재료는 볼 또는 범프(114)를 형성하기 위해 재료를 그의 융점 이상으로 가열함으로써 리플로우된다. 일 실시 예에서, 범프(114)는 습윤 층, 장벽 층 및 접착 층을 갖는 언더 범프 금속 화(UBM) 위에 형성된다. 범프(114)는 또한 전도성 층 (112)에 압축 본딩 또는 열 압착 본딩될 수 있다. 범프(114)는 전도성 층(112) 위에 형성될 수 있는 한 유형의 상호 접속 구조를 나타낸다. 상기 상호 접속 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기 상호 연결을 사용할 수 있다.
도 1c에 도시된 바와 같이, 반도체 웨이퍼(100)는 쏘 블레이드(saw blade) 또는 레이저 절단 도구(118)를 사용하여 쏘 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이션(개별화)된다. 개별 반도체 다이(104)는 싱귤레이션 후 공지된 양호한 다이(KGD)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a-2d는 노출된 반도체 다이 후면을 갖는 플립 칩 패키지를 형성하는 프로세스를 도시한다. 도 2a는 전도성 층(122) 및 절연 층(124)을 포함하는 기판(120)의 단면도를 도시한다. 전도성 층(122)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도성 층(122)은 기판(120)을 가로 지르는 수평 전기 상호 연결을 위한 전도성 트레이스, 다른 장치와의 상호 연결을 위한 접촉 패드, 및 기판의 표면(126)과 표면(128) 사이의 수직 전기 상호 연결을 위한 전도성 비아를 포함한다.
전도성 층(122)의 일부는 반도체 다이(104)의 설계 및 기능에 따라 전기적으로 공통이 되거나 또는 전기적으로 절연될 수 있다. 절연 층(124)은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산 질화물(SiON), 오산화 탄탈(Ta2O5), 산화 알루미늄(Al2O3), 땜납 레지스트, 폴리이미드, 벤조 시클로 부텐(BCB), 폴리 벤조 옥사졸(PBO) 및 유사한 절연 및 구조적 특성을 갖는 다른 재료 중 하나 이상의 층을 포함한다. 절연 층(124)은 전도성 층(122)들 사이의 격리를 제공한다. 기판 (120)은 기판을 강화하고 휨을 감소시키기 위해 유리 직물과 같은 코어 재료(130)를 더 포함한다.
도 2b에서, 도 1c로부터의 반도체 다이(104)가 표면(126)을 향하도록 된 활성 표면(110) 및 범프(114)를 갖는 픽 앤 플레이스(pick and place) 작업을 이용하여 기판(120) 위에 위치된다. 개별 컴포넌트(136)는 또한 기판(120)의 표면(126) 위에 위치된다. 일 실시 예에서, 개별 컴포넌트(136)는 다이오드, 트랜지스터 또는 전압 조정기 또는 저항, 커패시터, 인덕터 또는 RF 필터와 같은 개별 능동 장치이다. 능동 및 수동 장치의 임의의 조합은 원하는 전기적 기능을 구현하기 위해 반도체 다이(104)와 함께 기판(120) 상에 배치될 수 있다.
도 2c는 리플로우 범프(114)에 의해 전도성 층(122)의 제1 부분에 본딩된 반도체 다이 (104)를 도시한다. 개별 컴포넌트(136)는 땜납 범프 또는 전도성 페이스트(138)를 갖는 기판(120)의 전도성 층(122)의 다른 부분에 본딩된다.
도 2c에 도시된 바와 같이, 밀봉재 또는 성형 화합물(140)은 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉재 성형, 진공 라미네이션, 스핀 코팅 또는 다른 적합한 어플리케이터를 사용하여 기판(120), 반도체 다이(104) 및 개별 전기 장치(136) 위에 증착된다. 밀봉재(140)는 에폭시 수지, 에폭시 아크릴 레이트 또는 충전제(filler)가 있거나 없는 중합체와 같은 중합체 복합 재료일 수 있다. 밀봉재(140)는 비 전도성이고, 구조적 지지를 제공하며, 그리고 외부 요소 및 오염물로부터 반도체 장치를 환경 적으로 보호한다.
밀봉재(140)는 밀봉재로부터 노출된 반도체 다이(104)의 후면 표면(108)으로 증착된다. 밀봉재(140)의 후면 표면은 반도체 다이(104)의 후면 표면(108)과 동일 평면에 있다. 일부 실시 예에서, 밀봉재(140)는 필름 보조 몰딩을 사용하여, 또는 다른 적절한 몰딩 프로세스에 의해, 후면 표면(108)과 접촉하는 몰드 플레이트로 증착되어서, 반도체 다이(104)의 상부가 밀봉재(140)로부터 자유롭도록 한다. 다른 실시 예에서, 밀봉재(140)가 증착되어 반도체 다이 (104)를 커버하고, 후면 표면(108)을 노출시키기 위해 백 그라인딩 된다.
도 2d에서, 전기 전도성 범프 재료는 증발, 전해 도금, 무전 해 도금, 볼 드롭 또는 스크린 인쇄 프로세스를 사용하여 기판(120)의 표면(128)상의 전도성 층(122) 위에 증착된다. 범프 재료는 선택적 플럭스 솔루션을 갖는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납 및 이들의 조합일 수 있다. 예를 들어, 범프 재료는 공정(eutectic ) Sn/Pb, 고연 땜납 또는 무연 땜납(lead-free solder )일 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(122)에 접합된다. 일 실시 예에서, 범프 재료는 볼 또는 범프(142)를 형성하기 위해 재료를 그의 융점 이상으로 가열함으로써 리플로우 된다. 일정 실시 예에서, 범프(142)는 습윤 층, 장벽 층 및 접착 층을 갖는 UBM 위에 형성된다. 범프(142)는 또한 전도성 층(122)에 압축 본딩 또는 열 압축 본딩될 수 있다. 범프(142)는 전도성 층(122) 위에 형성될 수 있는 한 유형의 상호 접속 구조를 나타낸다. 상기 상호 접속 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기 상호 연결을 사용할 수 있다. 또 다른 실시 예에서, 전도성 층(122)은 추가적인 상호 접속 구조 없이 랜드 그리드 어레이로서 노출된 상태로 유지된다. 범프(142)는 전도성 층(122), 범프(114) 및 땜납 페이스트(138)에 의해 반도체 다이(104) 및 개별 컴포넌트(136)에 전기적으로 연결된다.
도 3a-3c는 도 2d의 플립 칩 패키지 위에 형성된 EMI 차폐층을 도시한다. 도 3a는 패키지의 상부 및 측면 위에 형성된 EMI 차폐층(162)을 갖는 패키지(160)를 도시한다. 전형적으로, 반도체 패키지(160)는 다수의 동일한 패키지 시트의 일부로서 형성된다. 장치의 시트는 범프(142)를 갖는 캐리어 상에 배치 될 수 있고, 범프(142)는 캐리어와 접촉하며, 상기 장치의 시트는 복수의 패키지(160)를 물리적으로 분리시키기 위해, 워터 절단 툴, 레이저 절단 툴 또는 쏘 블레이드를 사용하여 기판(120) 및 밀봉재(140)를 통해 싱귤레이션 된다.
전도성 재료가 패키지(160) 위에 증착되어 등각 차폐층(162)을 형성하도록 한다. 차폐층(162)은 임의의 적합한 금속 증착 기술, 예를 들어 화학 기상 증착, 물리적 기상 증착, 다른 스퍼터링 방법, 분무 또는 도금에 의해 형성된다. 차폐층(162)은 반도체 다이(104), 밀봉재(140) 및 기판(120)의 노출된 상부 및 측면을 완전히 덮는다. 차폐층(162)을 형성하기 전에 패키지(160) 패널의 싱귤레이션은 각 패키지의 측면 표면을 노출 시켜서, 상기 차폐층이 기판(120)을 접촉하기 위해 상기 측면 표면 아래에 형성되도록 한다. 차폐층(162)은 범프(142)를 통해 접지 층 또는 다른 기준 전압 노드에 차폐층을 연결하는데 사용될 수 있는 전도성 층(122)과 물리적 및 전기적으로 접촉한다. 차폐층(160)은 반도체 다이(104)의 후면 표면(108)을 직접 접촉하여, 열 소산을 향상시킨다.
도 3b는 차폐층(172)을 갖는 반도체 패키지(170)를 도시한다. 차폐층(172)은 차폐층 (172)이 패키지(170)의 상부 표면 위에 형성되지만 측면 표면 위에는 형성되지 않는 점을 제외하고는 차폐층(162)과 유사하다. 차폐층(172)은 차폐층(162)과 유사한 방법을 사용하여 형성될 수 있지만, 싱귤레이션이 차폐층을 형성한 이전이 아니라 차폐층을 형성한 이후에 발생한다. 패키지(170)는 차폐층(172)을 형성하는 동안 한 시트 내에서 서로 물리적으로 연결된 상태로 유지되며, 이는 차폐층이 최종 장치의 측면 표면을 덮는 것을 막는다. 차폐층(172)은 여전히 EMI를 감소시키기 위해 패키지(170)의 상부를 덮고 반도체 다이(104)와 직접 접촉하여 열을 소산시킨다.
도 3c는 차폐층(182)을 갖는 반도체 패키지(180)를 도시한다. 차폐층(182)은 차폐층(162 및 172)과 유사하지만 반도체 다이(104)의 후면 표면(108) 상에 또는 그 위에만 형성되며, 밀봉재(140)상에는 형성되지 않는다. 일정 실시 예에서, 포토 리소그래피 마스킹 층이 패키지 시트 위에 증착되고 반도체 다이(104)를 노출 시키도록 패턴화된다. 상기 마스크가 나중에 제거 될 때, 금속 층은 마스크와 함께 밀봉재(140) 위에서 제거되지만 차폐층(182)으로서 반도체 다이(104) 위에 유지된다. 다른 실시 예에서, 반도체 다이(104) 사이의 밀봉재(140)를 커버하기 위해 테이프 스트립(strips of tape)가 사용된다. 복수의 수직으로 정렬된 테이프 스트립은 반도체 다이(104)의 모든 4면에서 밀봉재(140)를 커버하기 위해 사용될 수 있으며, 반도체 다이가 차폐층(182)의 증착을 위해 노출된 상태로 남는다.
도 4a-4e는 도 1a-1c 의 대안이며, 측면 표면 위에 차폐층을 갖는 반도체 다이를 만드는 것으로서, 반도체 웨이퍼(100)를 반도체 다이(104)로 처리하는 방법을 도시한다. 도 4a는 활성 표면(110) 내에, 그러나 전도성 층(112)의 형성 전에 형성된 디바이스를 갖는 반도체 웨이퍼(100)를 도시한다. 도 4b에서, 트렌치(200)는 반도체 다이(104) 각각의 사이에 형성된다. 트렌치(200)는 반도체 다이 각각을 완전히 둘러싼다. 도시 된 특정 실시 예에서, 반도체 다이(104)는 4 개의 측면을 가지며, 트렌치(200)는 반도체 다이 각각의 주위에 사각형을 형성한다. 다른 실시 예에서, 반도체 다이(104)는 4보다 많거나 적은 측면을 가지며, 트렌치(200)의 형상은 이들을 수용하도록 수정된다.
트렌치(200)는 깊은 반응성 이온 에칭 (DRIE), 화학적 에칭, 쏘 블레이드 또는 다른 적절한 프로세스에 의해 형성된다. 트렌치(200)는 반도체 다이(104)가 쏘 스트리트(106) 내에서 반도체 재료(102)에 의해 물리적으로 연결된 상태로 유지되도록 웨이퍼(100)를 통해 부분적으로만 연장된다. 다른 실시 예에서, 트렌치(200)는 웨이퍼(100)를 통해 완전히 연장됨으로써, 반도체 다이(104)를 싱귤레이션 하며, 반도체 다이의 상대적인 위치가 캐리어상의 접착제 재료에 의해 유지된다.
도 4c에 도시된 바와 같이, 트렌치(200)는 전도성 재료로 채워져서, 반도체 다이(104) 각각을 둘러싸는 차폐층(202)을 형성하도록 한다. 임의의 적절한 금속 증착 기술이 사용될 수 있다. 전도성 층(112)은 전술한 재료 및 방법 중 임의의 것을 사용하여 차폐층(202) 이전 또는 이후에 형성된다. 다른 실시 예에서, 전도성 층(112)은 차폐층(202)과 동일한 금속 증착 단계에서 형성된다. 전도성 층(112)은 차폐층(202)으로 물리적 및 전기적으로 접촉하기 위해, 선택적으로 접촉 패드로부터 연장되는 전도성 트레이스 또는 다른 구조를 포함하며, 개선된 차폐를 위해 차폐층을 접지 노드에 연결하기 위해 사용될 수 있다. 범프(114)는 전술한 바와 같이 전도성 층(112)의 접촉 패드 상에 형성된다.
도 4d에서, 웨이퍼(100)는 또 다른 캐리어 상으로 플립되어서 후면 표면(108)이 제공되도록 한다. 후면 표면(108)은 웨이퍼(100)의 두께를 감소시키고 차폐층(202)을 노출시키기 위해 백 그라인딩된다. 차폐층(202) 위의 반도체 재료(102)는 백 그라인딩 또는 다른 적절한 프로세스에 의해 제거된다. 도 4e에서 도시된 바와 같이, 반도체 다이(104)는 도 1c 에서와 같이 싱귤레이션 된다. 차폐층(202)의 일부는 반도체 다이를 완전히 둘러싸기 위해 반도체 다이(104) 각각의 측면 표면 상에 유지된다
도 5a 및 5b는 차폐층(202)을 갖는 도 4d의 반도체 다이(104)를 사용하여 형성된 차폐 패키지를 도시한다. 도 5a에서, 반도체 다이(104) 및 개별 컴포넌트(136)는 도 2b에 도시된 바와 같이, 기판(120) 상에 배치된다. 차폐층(202)의 상부는 반도체 다이(104)의 후면 표면(108)과 함께 밀봉재(140)로부터 노출된다. 차폐층(162)은 밀봉된(encapsulated) 반도체 다이(104) 위에 형성된다. 도 5a에 도시된 바와 같이, 차폐층(162)은 패키지의 상부 및 측면 표면 위에 형성되지만, 전도성 층(112)은 차폐층(202)과 접촉하지 않는다. 차폐층(202, 162)은 모두 전도성 층(122) 및 범프(142)에 전기적으로 연결되며, 이들은 접지에 상기 차폐층을 연결하도록 사용될 수 있다.
도 5b에서, 차폐층(182)은 반도체 다이(104) 위에 형성되지만 밀봉재(140) 위에는 형성되지 않는다. 차폐층(182)은 차폐층(202), 전도성 층(112), 범프(114), 전도성 층(122) 및 범프(142)를 통해 접지 노드에 전기적으로 연결될 수 있다. 차폐층(202 및 182)은 조합하여 반도체 다이(104)의 상부 및 모든 측면 표면 위에 차폐를 형성한다. 도 5a 및 5b는 2 개의 특정 실시 예를 도시하지만, 차폐층(162, 172 또는 182) 중 임의의 것이 차폐층(202)과 함께 사용될 수 있으며, 전도성 층(112)이 차폐층(202)과 접촉하거나 접촉함이 없이 함께 사용될 수 있다.
도 6a 및 6b는 선택적으로 복수의 개별 층으로서 형성된 차폐층(162)을 도시한다. 먼저, 스테인레스 강 층(210)이 반도체 다이(104) 상에 직접 형성되고, 원하는 경우 밀봉재(140)가 형성된다. 스테인레스 강 층(210)은 접착 층으로서 작용한다. 다른 적합한 접착층 재료가 스테인레스 스틸이 아닌 다른 실시 예에서 사용된다. 구리 층(212)은 스테인레스 강 층(210) 상에 형성된다. 구리 층(212)은 스테인레스 강 층(210)을 통해 다이(104) 상에 단단히 접착된다.
구리 층(212)은 도 6a에 도시된 바와 같이 차폐층(162)의 상부 층으로 유지 될 수 있다. 선택적으로, 보호 층(214)이 도 6에 도시된 바와 같이 구리 층(212) 위에 형성될 수 있다. 보호 층(214)은 다른 스테인레스 강 층, 니켈 층, 유기 납땜 가능 보존제(OSP) 층, 또는 다른 적절한 보호 층일 수 있다. 스테인레스 스틸은 비용 절감을 위한 좋은 솔루션이며, 니켈은 잘 개발 된 방법을 사용하여 구리 층(212)의 표면에 스퍼터링 될 수 있고 우수한 산화 방지를 제공하기 때문에 좋은 선택이 된다. 상기 OSP 처리는 쉽고 저렴한 구리 표면 보호 솔루션이다. 보호 층(214)은 외부 물리적 충격뿐만 아니라 산화 및 다른 화학 반응으로부터 구리 층 (212)을 보호한다.
선택적으로, 보호 층(214)은 주석 또는 납 기반의 사전 땜납 층일 수 있다. 손쉬운 땜납 페이스트 인쇄 방법을 사용하여 프리-솔더(pre-solder)를 적용할 수 있다. 일 실시 예에서, 주석-은-구리(SnAgCu 또는 SAC) 땜납 페이스트 또는 또 다른 주석-기반 재료가 사용된다. 프리-솔더는 히트 싱크 또는 다른 컴포넌트가 다음에 도 7a-7f에서 도시된 바와 같이 차폐층의 상부에 납땜되는 실시 예에서 적용된다. 층(210-214)들은 임의의 적절한 증착 기술들을 사용하여 증착된다. 도 6a 및 6b에 도시된 다층 구조 는 임의의 차폐층(162, 172, 182 및 202)에 사용될 수 있다.
도 7a-7f는 반도체 패키지 위에 히트 싱크 또는 히트 스프레더를 추가하는 것을 도시한다. 도 7a는 도 3a로부터의 패키지(160)를 도시한다. 마스킹 층(220)은 패키지 패널(160)의 상부에 형성된다. 마스킹 층(220)은 차폐층(162)을 노출시키는 복수의 개구부(222)를 포함한다. 도 7b에 도시된 바와 같이, 땜납 또는 땜납 페이스트(224)는 마스킹 층(220)의 개구부(222)에 증착되거나 인쇄된다. 일정 실시 예에서, 차폐층(162)은 도 6b로부터의 다중 층 구조를 가지며, 상부 층(214)은 땜납(224)의 리플로우 및 접착을 촉진하기 위해 주석 또는 납 기반 프리-솔더로 형성된다.
도 7c 및 7d는 땜납(224)을 증착한 후 마스킹 층(220)이 제거된 패키지(160)를 도시한다. 도 7c는 단면도이다. 도 7d는 평면도이다. 도 7e에 도시된 바와 같이, 땜납(224)은 차폐층(162)상의 패키지(160)의 상부를 커버하는 균일한 층으로 녹아내린다. 땜납(224)은 복수의 개별 부분으로서 증착된 후, 단일의 균일한 층으로 녹여서, 도포된 땜납 전체 부피, 따라서 최종 땜납 층 두께의 더 큰 제어를 제공한다. 땜납 인쇄의 두께는 얇은 땜납 층에 대해 정확하게 증착하기 위한 도전이 될 수 있다. 마스킹 층(220)을 사용하여 인쇄된 땜납(224)의 전체 풋 프린트를 감소시키는 것은 도 7e에서 용융될 때 최종 두께의 정확도를 증가시킨다. 도 7e의 땜납(224)의 최종 두께는 도 7b에서 땜납(224)의 두께와 비례하여 관련될 것이며, 또한 도 7a의 개구부(222)의 전체 풋 프린트에 비례할 것이다.
도 7f에서, 히트 싱크(230)가 땜납 층(224)상에 배치된다. 땜납 층(224)은 히트 싱크(230)를 기계적으로, 열에 의해 그리고 전기적으로 차폐층(162)으로 연결하기 위해 리플로우된다. 열 에너지는 차폐층(162) 및 땜납 층(224)을 통해 반도체 다이(104)로부터 히트 싱크(230)으로 효율적으로 전달된다. 히트 싱크(230)는 핀 (fin)을 포함하여서, 전체 표면적을 증가시키고 따라서 주변 환경으로 열 에너지의 전달 속도를 증가시킨다. 히트 싱크(230)는 상기 실시 예들 중 임의의 것과 함께 사용될 수 있다. 더 작은 차폐층(182)을 갖는 실시 예에서, 히트 싱크(230)는 차폐층에서와 유사한 풋 프린트를 갖도록 더 작게 만들어질 수 있다.
도 8은 차폐층(182)을 갖는 패키지(180)를 포함하여, PCB의 표면 상에 장착된 복수의 반도체 패키지를 갖는 PCB(242)를 포함하는 전자 장치(240)를 도시한다. 전자 장치(240)는 응용 예에 따라 한 유형의 반도체 패키지 또는 다중 유형의 반도체 패키지를 가질 수 있다.
전자 장치(240)는 반도체 패키지를 사용하여 하나 이상의 전기적 기능을 수행하는 독립형 시스템 일 수 있다. 선택적으로, 전자 장치(240)는 더 큰 시스템의 하위 컴포넌트 일 수 있다. 예를 들어, 전자 장치(240)는 태블릿 컴퓨터, 휴대폰, 디지털 카메라, 통신 시스템 또는 기타 전자 장치의 일부일 수 있다. 전자 장치(240)는 또한 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입된 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 능동 또는 수동 장치 또는 다른 반도체 다이 또는 전기 컴포넌트를 포함할 수 있다.
도 8에 도시된 바와 같이, PCB (242)는 PCB 상에 장착된 반도체 패키지의 구조적지지 및 전기적 상호 연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(244)는 증발, 전해 도금, 무 전해 도금, 스크린 인쇄 또는 다른 적절한 금속 증착 프로세스를 사용하여 PCB (242)의 표면 또는 층들 위에 형성된다. 신호 트레이스(244)는 반도체 패키지, 실장된 컴포넌트 및 다른 외부 시스템 또는 컴포넌트 사이의 전기적 통신을 제공한다. 트레이스(244)는 또한 필요에 따라 반도체 패키지로 전원 및 접지 연결을 제공한다. 패키지(180)는 범프(142)를 트레이스(244)로 리플로우함으로써 PCB(242)에 물리적으로 그리고 전기적으로 연결된다. 일부 실시 예에서, 트레이스(244)는 패키지(180)의 장착을 위한 접촉 패드를 포함한다.
일부 실시 예에서, 반도체 장치는 2개의 패키징 레벨을 갖는다. 제1 레벨 패키징은 반도체 다이를 중간 기판에 기계적으로 그리고 전기적으로 부착하기 위한 기술이다. 제2 레벨 패키징은 중간 기판을 PCB(242)에 기계적으로 그리고 전기적으로 부착시키는 것을 포함한다. 다른 실시 예에서, 반도체 장치는 다이가 PCB(242)에 기계적으로 그리고 전기적으로 직접 장착되는 제1 레벨 패키징을 가질 수 있을 뿐이다.
설명의 목적으로, 본드 와이어 패키지(246) 및 플립 칩(248)을 포함하는 몇몇 유형의 제1 레벨 패키징이 PCB(242)에 도시되어있다. 추가로, 볼 그리드 어레이(BGA)(250), 범프 칩 캐리어(BCC)(252), 랜드 그리드 어레이(LGA)(256), 멀티 칩 모듈(MCM)(258), 쿼드 플랫 비연(non-leaded) 패키지(QFN)(260), 쿼드 플랫 패키지(262) 및 내장형(embedded) 웨이퍼 레벨 볼 그리드 어레이(eWLB)(264)가 패키지(180)와 함께 PCB(242)상에 장착된 것으로 도시된다. 전도성 트레이스(244)는 PCB(242) 상에 배치된 다양한 패키지 및 컴포넌트를 패키지(180)에 전기적으로 결합하여, 패키지 내의 컴포넌트를 PCB상의 다른 컴포넌트에 사용될 수 있도록 한다.
시스템 요구 사항에 따라, 제1 및 제2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지뿐 아니라 다른 전자 부품의 임의의 조합이 PCB(242)에 연결될 수 있다. 일부 실시 예에서, 전자 장치(240)는 단일로 부착된 반도체 패키지를 포함하며, 다른 실시 예는 다수의 상호 연결된 패키지를 요구한다. 단일 기판에 하나 이상의 반도체 패키지를 결합함에 의해, 제조업체는 사전 제작된 컴포넌트를 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지에는 정교한 기능이 포함되어 있기 때문에 전자 장치는 저렴한 컴포넌트와 간소화된 제조 공정을 사용하여 제조 할 수 있다. 결과적인 장치는 고장의 가능성이 적고 제조 비용이 저렴하여 소비자가 부담해야 하는 비용이 절감된다.
본 발명의 하나 이상의 실시 예가 상세히 도시되었지만, 당업자는 이러한 실시 예에 대한 수정 및 적응이 다음의 청구 범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.

Claims (17)

  1. 전도층을 포함하는 기판;
    기판 위에 배치된 반도체 다이;
    반도체 다이 및 기판 주위로 증착된 밀봉재 - 반도체 다이의 일 표면이 밀봉재(encapsulant)로부터 노출됨 - ;
    상기 반도체 다이 및 밀봉재 위에 형성된 제1 차폐층 - 상기 제1 차폐층은 복수의 층을 포함함 - , 및
    상기 반도체 다이와 밀봉재 사이에서 반도체 다이의 측부 표면 바로 위에 형성된 제2 차폐층 - 상기 제1 차폐층 및 제2 차폐층은 기판의 전도층에 전기적으로 연결됨 - 을 포함하는, 반도체 장치.
  2. 제1항에 있어서, 제1 차폐층은:
    반도체 다이의 상기 표면과 접촉하는 스테인레스 강 층; 그리고
    스테인레스 강 층 위에 형성된 구리 층을 포함함을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 제1 차폐층이 구리 층위에 형성된 보호 층을 더욱 포함함을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 제1 차폐층 위에 형성된 땜납 층(solder layer)을 더욱 포함함을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 땜납 층을 통하여 반도체 다이에 접착된 히트 싱크를 더욱 포함함을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 반도체 다이,
    상기 반도체 다이의 측부 표면 위에 형성된 제 2 차폐층,
    상기 반도체 다이 및 제 2 차폐층 주위로 증착된 밀봉재 - 상기 반도체 다이의 일 표면이 밀봉재로부터 노출됨 - ,
    상기 반도체 다이의 상기 표면 상에 형성된 제1 차폐층 - 상기 제1 차폐층은 복수의 층을 포함함 - , 및
    제1 차폐층 위에 형성된 땜납 층
    을 포함하는 반도체 장치.
  8. 제7항에 있어서, 제1 차폐층이 제1 스테인레스 강 층을 포함함을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 차폐층은
    제1 스테인레스 강 층 위에 형성된 구리 층, 및
    상기 구리 층 위에 형성된 제2 스테인레스 강 층을 포함함을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 반도체 다이의 측부 표면 상에 형성된 제2 차폐층을 더 포함함을 특징으로 하는 반도체 장치.
  11. 반도체 장치를 제작하는 방법으로서,
    반도체 다이를 제공하는 단계,
    반도체 다이 주위로 밀봉재를 증착하는 단계 - 상기 반도체 다이의 일 표면은 상기 밀봉재로부터 노출됨 - ,
    상기 반도체 다이의 상기 표면 위에 차폐층을 형성하는 단계 - 상기 차폐층은 복수의 층을 포함함 - ,
    상기 차폐층 위에 마스킹층을 배치하는 단계,
    상기 마스킹층의 개구부 내에 땜납 페이스트를 증착하는 단계,
    상기 마스킹층을 제거하는 단계, 및
    상기 마스킹층을 제거한 후 땜납 페이스트를 리플로우하는 단계를 포함하는, 반도체 장치를 제작하는 방법.
  12. 삭제
  13. 제11항에 있어서, 상기 땜납 페이스트 위에 히트 싱크를 배치하는 단계를 더 포함하는, 반도체 장치를 제작하는 방법.
  14. 제11항에 있어서,
    반도체 다이를 포함하는 반도체 웨이퍼를 제공하는 단계,
    반도체 다이에 인접한 반도체 웨이퍼 내 트렌치를 형성하는 단계,
    상기 트렌치 내부에 전도성 물질을 증착하는 단계, 및
    전도성 물질을 증착한 후 상기 트렌치를 통해 반도체 웨이퍼로부터 반도체 다이를 싱귤레이션하는 단계를 더 포함하는, 반도체 장치를 제작하는 방법.
  15. 제14항에 있어서, 반도체 다이 위에 그리고 전도성 물질에 연결된 전도성 트레이스를 형성하는 단계를 더 포함하는, 반도체 장치를 제작하는 방법.
  16. 제7항에 있어서, 반도체 다이의 콘택트 패드와 제2 차폐층 사이에 연결된 전도성 트레이스를 더 포함하는, 반도체 장치.
  17. 제7항에 있어서, 땜납 층 위에 배치되는 히트싱크를 더 포함하는, 반도체 장치.
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