CN102695407B - 微小化电磁干扰防护结构及其制作方法 - Google Patents

微小化电磁干扰防护结构及其制作方法 Download PDF

Info

Publication number
CN102695407B
CN102695407B CN201110071342.9A CN201110071342A CN102695407B CN 102695407 B CN102695407 B CN 102695407B CN 201110071342 A CN201110071342 A CN 201110071342A CN 102695407 B CN102695407 B CN 102695407B
Authority
CN
China
Prior art keywords
substrate
those
electromagnetic interference
layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110071342.9A
Other languages
English (en)
Other versions
CN102695407A (zh
Inventor
吴明哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HUANXU ELECTRONICS CO Ltd
Universal Scientific Industrial Co Ltd
Universal Global Scientific Industrial Co Ltd
Original Assignee
HUANXU ELECTRONICS CO Ltd
Universal Global Scientific Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HUANXU ELECTRONICS CO Ltd, Universal Global Scientific Industrial Co Ltd filed Critical HUANXU ELECTRONICS CO Ltd
Priority to CN201110071342.9A priority Critical patent/CN102695407B/zh
Publication of CN102695407A publication Critical patent/CN102695407A/zh
Application granted granted Critical
Publication of CN102695407B publication Critical patent/CN102695407B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本发明公开了一种微小化电磁干扰防护结构，其包括：一基板及多个芯片模块。基板表面上具有多个接地部。芯片模块设置在基板的表面上，其中每一个芯片模块包括：至少一芯片单元，其设置在基板的表面上且电性连接于基板。至少一导电凸块设置在基板的表面上且邻近芯片单元，导电凸块与基板上的接地部形成电性连接。一封装胶层设置于基板上且覆盖芯片单元的表面及导电凸块的表面。一电磁防护层覆盖封装胶层的表面并与导电凸块的裸露表面电性连接，以使得电磁防护层电性连接于接地部。本发明还公开了一种微小化电磁干扰防护结构的制作方法。本发明使得每一个芯片模块均具有防止电磁干扰的屏蔽效果。

Description

微小化电磁干扰防护结构及其制作方法
技术领域
本发明涉及一种电磁防护结构，特别是涉及一种微小化电磁干扰防护结构及其制作方法。
背景技术
电子元件是目前科技产品中不可缺少的一种产品，其用途极为广泛。例如：各式家电用品、各式3C商品及各种需要通过电路加以控制的产品。在上述产品的电子元件中，都具有至少一个电磁干扰防护结构(EMI ShieldingStructure)。电磁干扰防护结构最主要的用途是防止该电子元件对外部环境造成干扰，或者是防止电子元件内各单元组件互相干扰的现象。电磁干扰防护结构在构造上主要由基板单元、电子电路单元、金属防护单元、电性连接单元组合而成。通过电磁干扰防护结构的屏蔽效果，来加以确保电子元件能在不受到干扰的环境下正常运作。
目前的相关技术中，在制作电磁干扰防护结构的方面，仍然有许多有待改善的空间。例如：现有电磁干扰防护结构的整体结构过于复杂、成品厚度过厚、屏蔽效果不佳或结构表面容易氧化生锈等等。因此，急需研发一种结构简单、构造轻薄微型、电磁屏蔽效果良好并且结构表面具有防锈抗氧化能力的电磁干扰防护结构。
发明内容
本发明要解决的技术问题是为了克服现有技术中电磁干扰防护结构的整体结构过于复杂、成品厚度过厚、屏蔽效果不佳或结构表面容易氧化生锈的缺陷，提供一种结构简单、构造轻薄微型、电磁屏蔽效果良好并且结构表面具有防锈抗氧化能力的微小化电磁干扰防护结构及其制作方法。
本发明是通过下述技术方案来解决上述技术问题的：
一种微小化电磁干扰防护结构的制作方法，其包括以下步骤：
在一基板表面上设置多个芯片单元，并且该基板的表面上设置有多个接地部；
形成多个设置在该基板表面上且分别与该些接地部电性连接的导电凸块，其中该些导电凸块分别邻近该些芯片单元；
在该基板上形成一封装单元，以覆盖该些芯片单元以及该些导电凸块；
切割该封装单元以及每一个导电凸块，其中该封装单元被切割成多个分别覆盖该些芯片单元的封装胶层，每两个封装胶层之间形成一容置空间，且每一个导电凸块被切割从而形成一从该封装胶层的侧表面裸露出来的裸露表面；
分别在该些容置空间内形成多个导电层；以及
将一屏蔽层同时覆盖每一个导电层的表面以及每一个封装胶层的表面。
优选地，上述将该屏蔽层同时覆盖每一个导电层的表面以及每一个封装胶层的表面的步骤之后，更进一步包括：切割该屏蔽层以及每一个导电层，其中该屏蔽层被切割成多个第一金属层，上述每一个导电层被切割成至少两个第二金属层，该些第一金属层分别覆盖该些封装胶层的上表面，该些第二金属层分别同时覆盖该些封装胶层的侧表面及该些导电凸块的裸露表面，该些第一金属层和该些第二金属层形成多个电磁防护层。
优选地，该些电磁防护层分别与该些导电凸块形成电性连接，并且该些导电凸块为金属凸块。
优选地，该屏蔽层及导电层的切割方式为激光切割。
优选地，每一个电磁防护层分别包含多个依次形成的且用于防止外部环境对于该芯片单元产生电磁干扰作用的金属溅镀层。
优选地，该些导电层为银胶体。
除此之外，本发明还提供一种使用如上所述的微小化电磁干扰防护结构的制作方法所制作的微小化电磁干扰防护结构，其包括：
一基板，该基板的表面上具有多个接地部；以及
多个设置在该基板表面上的芯片模块，其中每一个芯片模块包括：
至少一个芯片单元，该至少一个芯片单元设置在该基板的表面上且电性连接于该基板；
至少一个导电凸块，该至少一个导电凸块设置在该基板的表面上且邻近上述至少一个芯片单元，上述至少一个导电凸块与该基板上的接地部形成电性连接；
一封装胶层，该封装胶层设置在该基板上且覆盖该芯片单元及上述至少一导电凸块的表面；以及
一电磁防护层，该电磁防护层覆盖该封装胶层的表面并与上述至少一个导电凸块的裸露表面电性连接，以使得该电磁防护层电性连接于该基板上的接地部，其中该电磁防护层包括一第一金属层及一第二金属层，该第一金属层覆盖该封装胶层的上表面，该第二金属层覆盖该封装胶层的侧表面及上述至少一个导电凸块的裸露表面。
优选地，该基板为印刷电路板或硅晶圆基板。
优选地，该电磁防护层包含有多个依次形成的且用于防止外部环境对于该芯片单元产生电磁干扰作用的金属溅镀层。
优选地，该电磁防护层为无电解电镀制程所制作。
本发明的积极进步效果在于：本发明实施例所提供的微小化电磁干扰防护结构为微型的电磁防护结构。通过切除一部分的封装单元、导电凸块及电磁防护单元，以使得每一芯片模块达到微小化的设计，并且每一芯片模块均具有防止电磁干扰的效果。
为了使本领域技术人员能更进一步地了解本发明的技术特征以及技术内容，请参考以下有关本发明的详细说明与附图，但是这里说明与附图仅是用来说明本发明，而非对本发明的权利范围作任何的限制。
附图说明
图1为本发明微小化电磁干扰防护结构的第一实施例的第一步骤的剖面示意图。
图2为本发明微小化电磁干扰防护结构的第一实施例的第二步骤的剖面示意图。
图3为本发明微小化电磁干扰防护结构的第一实施例的第三步骤的剖面示意图。
图4为本发明微小化电磁干扰防护结构的第一实施例的第四步骤的剖面示意图。
图5为本发明微小化电磁干扰防护结构的第一实施例的第五步骤的剖面示意图。
图6为本发明微小化电磁干扰防护结构的第一实施例的第六步骤的剖面示意图。
图7为本发明微小化电磁干扰防护结构的第一实施例的电磁防护层的局部示意图。
图8为本发明微小化电磁干扰防护结构的第一实施例制作方法的各个步骤流程示意图。
图9为本发明微小化电磁干扰防护结构的第二实施例的第五步骤的剖面示意图。
图10为本发明微小化电磁干扰防护结构的第二实施例的第六步骤的剖面示意图。
图11为本发明微小化电磁干扰防护结构的第二实施例的第七步骤的剖面示意图。
附图标记说明
M  微小化电磁干扰防护结构
1  基板
11   接地部
A    芯片模块
2    芯片单元
3    导电凸块
31   裸露表面
4    封装单元
4’  封装胶层
5    电磁防护单元
5’  电磁防护层
51   金属溅镀层
511  第一不锈钢溅镀层
512  第一铜溅镀层
513  第二不锈钢溅镀层
52   导电层
52’ 第二金属层
53   屏蔽层
53’ 第一金属层
6    容置空间
具体实施方式
下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。
第一实施例
请参阅图1至图6所示，其分别为本发明的第一实施例的第一、二、三、四、五及六步骤制作方法的剖面示意图。本发明所述的微小化电磁干扰防护结构M的制作方法，包括以下步骤：
第一步骤(请参阅图1)，首先，在一基板1表面上设置多个芯片单元2，并且基板1的表面上设置有多个接地部11。
第二步骤(请参阅图2)，形成多个设置在基板1表面上且分别与接地部11电性连接的导电凸块3，其中导电凸块3邻近芯片单元2。导电凸块3为一金属材质的凸块，导电凸块3可以由各种导体金属材质形成。
第三步骤(请参阅图3)，在基板1上形成一封装单元4，以覆盖芯片单元2及导电凸块3。也就是说，封装单元4覆盖基板1上的所有元件。
第四步骤(请参阅图4)，切割封装单元4以及导电凸块3，以使得封装单元4被切割成多个分别覆盖芯片单元2的封装胶层4’(示意图图4中仅标示一个芯片单元2作为代表)。通过将一部分的封装单元4及导电凸块3切除，使得封装单元4被切割分离成多个封装胶层4’，并使得每一个导电凸块3形成一从封装胶层4’的侧表面裸露出来的裸露表面31。
第五步骤(请参阅图5)，将一电磁防护单元5同时覆盖每一个封装胶层4’的表面以及每一个导电凸块3的裸露表面31。也就是说，电磁防护单元5覆盖基板1上的所有元件的表面。并且电磁防护单元5与导电凸块3因为接触而形成电性连接关系。
第六步骤(请参阅图6)，沿着每两个封装胶层4’之间切割电磁防护单元5，以使得电磁防护单元5被切割成多个分别覆盖封装胶层4’的电磁防护层5’。也就是说，通过将一部分的电磁防护单元5切除，以使得电磁防护单元5分离成多个微小部分。因此每一个芯片单元2分别具有独立的电磁干扰防护结构。在第一实施例中，可选择进行到第五步骤结束或者进行到第六步骤结束，不管是那一种，均可完成本发明的微小化电磁干扰防护结构M的制作。
上述第四步骤，其中切割的动作只针对封装单元4以及导电凸块3，并不切穿基板1。倘若第四步骤将基板1切割分离成多个块状基板，将造成下一步骤的溅镀或无电解电镀作业无法直接批次进行。因为在切割分离之后需要先将多个块状基板进行排列方可进入溅镀或无电解电镀的制程，这样就容易形成时间及成本上的耗费。
上述第五步骤，其中电磁防护单元5包含多个用于防止芯片单元2与外部环境产生电磁干扰作用的金属溅镀层51。也就是说，本发明的微小化电磁干扰防护结构M的金属溅镀层51可分别为一覆盖封装胶层4’的表面及上述至少一导电凸块3的裸露表面的第一不锈钢溅镀层511、一覆盖第一不锈钢溅镀层511表面的第一铜溅镀层512及一覆盖第一铜溅镀层512表面的第二不锈钢溅镀层513(请参阅图7，其为电磁防护层5’的局部示意图)。
请参阅图8所示，其为本发明微小化电磁干扰防护结构的制作方法的各个步骤流程示意图。图中的附图标记S801～S806分别表示本发明的第一实施例的第一步骤至第六步骤。通过图8可以更为了解本发明的整体制作方法流程。
仍然参阅图6所示，其为本发明的微小化电磁干扰防护结构M的第一实施例的剖面示意图。根据本发明微小化电磁干扰防护结构的第一实施例，本发明所述的微小化电磁干扰防护结构包括：一基板1及多个芯片模块A。
基板1可以为一印刷电路板或硅晶圆基板，其表面上具有多个接地部11。芯片模块A设置于基板1的表面上，并且每一个芯片模块A包括：至少一个芯片单元2(示意图图6中仅标示一个芯片单元2作为代表)、至少一个导电凸块3、一封装胶层4’及一电磁防护层5’。
芯片单元2设置在基板1的表面上并且与基板1电性连接。导电凸块3设置在基板1的表面上且邻近芯片单元2，本发明第一实施例的导电凸块3设置于芯片单元的邻近两侧。并且不限定导电凸块3的个数，导电凸块3也可为一个或三个以上。上述至少一个导电凸块3与基板1上的第一接地部11形成电性连接。
封装胶层4’设置在基板1上并且覆盖芯片单元2以及导电凸块3的表面。另外，电磁防护层5’覆盖封装胶层4’的表面及导电凸块3的裸露表面。也就是说，电磁防护层5’覆盖每一个封装胶层4’的表面及导电凸块3裸露出封装胶层4’的部分，以使得电磁防护层5’通过导电凸块3与接地部11形成电性连接的关系。
其中，电磁防护层5’包含有多个依次形成的且用于防止芯片单元2彼此间互相干扰的金属溅镀层51(请参阅图7，其为电磁防护层5’的局部示意图)。经由实验研究及实际测试发现，当不锈钢溅镀层与铜溅镀层依次镀着于结构体表面时，电磁屏蔽效果及防止表面发生氧化作用的效果为最佳。但电磁防护层5’的结构并不局限于此，还可以采用其他具有良好的电传导性质及抗氧化性质的金属材料。上述金属溅镀层51是经由不断研究测试所发展而出较佳的溅镀层配置方式，可以达到良好的电磁屏蔽作用及镀层表面的防止氧化的效果。其中由上述溅镀制程所制作的电磁防护层51还可为一由无电解电镀制程所制作的金属层。
第二实施例
请参阅图1至图4以及图9至图11所示，其分别为本发明的第二实施例的第一、二、三、四、五、六及七步骤制作方法的剖面示意图。第二实施例的前四个步骤与第一实施例相同，其步骤流程及组件符号可参考上述第一实施例的说明。本发明所述的微小化电磁干扰防护结构M第二实施例的制作方法，其包括以下步骤：
根据图1至图4所示，由第一步骤至第四步骤可得到一表面具有导电凸块3的基板1，并且每一个导电凸块3具有一从封装胶层4’的侧表面裸露出来的裸露表面31。其中，每两个封装胶层4’之间形成一容置空间6。因此本发明的第二实施例中，容置空间6的数量为复数个。
接着第五步骤(请参阅图9)，分别在该些容置空间6内形成多个导电层52。也就是说，导电层52设置在每两个封装胶层4’之间。并且导电层52分别与导电凸块3的裸露表面31及接地部11相互接触，而相互形成电性连接的关系。其中，导电层52可由银胶或各种导电胶体材料形成。
第六步骤(请参阅图10)，将一屏蔽层53同时覆盖每一个导电层52的表面及每一个封装胶层4’的表面。也就是说，屏蔽层53与导电层52因为接触而形成电性连接。因此，屏蔽层53与接地部11通过导电层52而形成电性连接关系。
第七步骤(请参阅图11)，切割屏蔽层53及每一个导电层52。其中屏蔽层53被切割成多个第一金属层53’，每一个导电层52被切割成至少两个第二金属层52’。第一金属层53’分别覆盖封装胶层4’的上表面，第二金属层52’分别同时覆盖封装胶层4’的侧表面及导电凸块3的裸露表面31。也就是说，每一个导电层52分别被切割成两个各自独立的个体。通过将一部分的屏蔽层53及导电层52切除，从而形成多个电磁防护层5’，其中每一个电磁防护层5’分别是由第一金属层53’及第二金属层52’所构成的。在第二实施例中，可选择进行到第六步骤结束或者进行到第七步骤结束，不管是那一种，都可完成本发明的微小化电磁干扰防护结构M的制作。
本发明的第二实施例通过第二金属层52’覆盖封装胶层4’的侧表面，并且配合第一金属层53’覆盖封装胶层4’的上表面，进而实现电磁屏蔽的功效，防止电子元件对外部环境造成干扰，或电子元件内各单元组件互相干扰的现象。
根据本发明的实施例，上述的微小化电磁干扰防护结构通过切除一部分的封装单元、导电凸块及电磁防护单元，以使得每一芯片模块达到微小化的设计，并且每一芯片模块均具有防止电磁干扰的效果。
以上所述仅为本发明的实施例，其并非是对本发明的专利范围的限制。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (10)

1.一种微小化电磁干扰防护结构的制作方法，其特征在于，其包括以下步骤：
在一基板表面上设置多个芯片单元，并且该基板的表面上设置有多个接地部；
形成多个设置在该基板表面上且分别与该些接地部电性连接的导电凸块，其中该些导电凸块分别邻近该些芯片单元；
在该基板上形成一封装单元，以覆盖该些芯片单元以及该些导电凸块；
切割该封装单元以及每一个导电凸块，其中该封装单元被切割成多个分别覆盖该些芯片单元的封装胶层，每两个封装胶层之间形成一容置空间，且每一个导电凸块被切割从而形成一从该封装胶层的侧表面裸露出来的裸露表面；
分别在该些容置空间内形成多个导电层；以及
将一屏蔽层同时覆盖每一个导电层的表面以及每一个封装胶层的表面。
2.如权利要求1所述的微小化电磁干扰防护结构的制作方法，其特征在于，上述将该屏蔽层同时覆盖每一个导电层的表面以及每一个封装胶层的表面的步骤之后，更进一步包括：切割该屏蔽层以及每一个导电层，其中该屏蔽层被切割成多个第一金属层，上述每一个导电层被切割成至少两个第二金属层，该些第一金属层分别覆盖该些封装胶层的上表面，该些第二金属层分别同时覆盖该些封装胶层的侧表面及该些导电凸块的裸露表面，该些第一金属层和该些第二金属层形成多个电磁防护层。
3.如权利要求2所述的微小化电磁干扰防护结构的制作方法，其特征在于，该些电磁防护层分别与该些导电凸块形成电性连接，并且该些导电凸块为金属凸块。
4.如权利要求2所述的微小化电磁干扰防护结构的制作方法，其特征在于，该屏蔽层及导电层的切割方式为激光切割。
5.如权利要求2所述的微小化电磁干扰防护结构的制作方法，其特征在于，每一个电磁防护层分别包含多个依次形成的且用于防止外部环境对于该芯片单元产生电磁干扰作用的金属溅镀层。
6.如权利要求5所述的微小化电磁干扰防护结构的制作方法，其特征在于，该些导电层为银胶体。
7.一种使用如权利要求1所述的微小化电磁干扰防护结构的制作方法所制作的微小化电磁干扰防护结构，其特征在于，其包括：
一基板，该基板的表面上具有多个接地部；以及
多个设置在该基板表面上的芯片模块，其中每一个芯片模块包括：
至少一个芯片单元，该至少一个芯片单元设置在该基板的表面上且电性连接于该基板；
至少一个导电凸块，该至少一个导电凸块设置在该基板的表面上且邻近上述至少一个芯片单元，上述至少一个导电凸块与该基板上的接地部形成电性连接；
一封装胶层，该封装胶层设置在该基板上且覆盖该芯片单元及上述至少一导电凸块的表面；以及
一电磁防护层，该电磁防护层覆盖该封装胶层的表面并与上述至少一个导电凸块的裸露表面电性连接，以使得该电磁防护层电性连接于该基板上的接地部，其中该电磁防护层包括一第一金属层及一第二金属层，该第一金属层覆盖该封装胶层的上表面，该第二金属层覆盖该封装胶层的侧表面及上述至少一个导电凸块的裸露表面。
8.如权利要求7所述的微小化电磁干扰防护结构，其特征在于，该基板为印刷电路板或硅晶圆基板。
9.如权利要求7所述的微小化电磁干扰防护结构，其特征在于，该电磁防护层包含有多个依次形成的且用于防止外部环境对于该芯片单元产生电磁干扰作用的金属溅镀层。
10.如权利要求7所述的微小化电磁干扰防护结构，其特征在于，该电磁防护层为无电解电镀制程所制作。
CN201110071342.9A 2011-03-23 2011-03-23 微小化电磁干扰防护结构及其制作方法 Active CN102695407B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110071342.9A CN102695407B (zh) 2011-03-23 2011-03-23 微小化电磁干扰防护结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110071342.9A CN102695407B (zh) 2011-03-23 2011-03-23 微小化电磁干扰防护结构及其制作方法

Publications (2)

Publication Number Publication Date
CN102695407A CN102695407A (zh) 2012-09-26
CN102695407B true CN102695407B (zh) 2015-05-27

Family

ID=46860632

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110071342.9A Active CN102695407B (zh) 2011-03-23 2011-03-23 微小化电磁干扰防护结构及其制作方法

Country Status (1)

Country Link
CN (1) CN102695407B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101787832B1 (ko) * 2015-10-22 2017-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US10804217B2 (en) * 2018-08-10 2020-10-13 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
US11355452B2 (en) 2018-08-10 2022-06-07 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW410446B (en) * 1999-01-21 2000-11-01 Siliconware Precision Industries Co Ltd BGA semiconductor package
US6740959B2 (en) * 2001-08-01 2004-05-25 International Business Machines Corporation EMI shielding for semiconductor chip carriers
US7183617B2 (en) * 2005-02-17 2007-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic shielding for magnetically sensitive semiconductor devices
US7576415B2 (en) * 2007-06-15 2009-08-18 Advanced Semiconductor Engineering, Inc. EMI shielded semiconductor package
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof

Also Published As

Publication number Publication date
CN102695407A (zh) 2012-09-26

Similar Documents

Publication Publication Date Title
TWI491010B (zh) 微小化電磁干擾防護結構及其製作方法
CN103582295B (zh) 电路板及其制造方法
US8767409B2 (en) Stacked substrate structure
CN102686021B (zh) 电子设备
CN102695407B (zh) 微小化电磁干扰防护结构及其制作方法
CN102176438A (zh) 双面封装结构及应用其的无线通信系统
CN203951671U (zh) 一种具有良好电磁兼容性能的pcb结构
CN105072808B (zh) 高精度封装基板的蚀刻补偿方法
CN103915408A (zh) 半导体封装件及其制法
CN101472403B (zh) 印刷线路板及其制作方法
CN102709274B (zh) 集成电路基板的电磁干扰屏蔽结构与其制造方法
CN103515330A (zh) 封装基板暨半导体封装件及其制法
US6747862B1 (en) System and method for providing high voltage withstand capability between pins of a high-density compliant pin connector
CN106340506A (zh) 一种半导体封装结构及其制作方法
CN103594904A (zh) 彩色外观的形成方法与导电外壳
CN104409446A (zh) 采用引线键合的仿形屏蔽结构及其制作工艺
CN102740583B (zh) 电路板
CN102695406B (zh) 电磁屏蔽结构及其制作方法
CN105489504B (zh) 一种封装基板的制作方法
CN102695405A (zh) 晶圆级电磁防护结构及其制造方法
CN205454216U (zh) 一种光模块的印刷电路板
CN204615079U (zh) 高频电子连接器
CN102548220A (zh) 电路板的制作方法
CN102117799B (zh) 埋入型多芯片半导体封装结构及其制造方法
JP2011146333A (ja) 端子及びその電気メッキ法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant