CN105103272B - 半导体装置的制造方法 - Google Patents

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Abstract

在制造具备在正面和背面分别具有正面电极和背面电极的半导体芯片的半导体装置时，首先，在成为半导体芯片的半导体晶片的正面形成正面电极层，进而以露出正面电极层的方式形成保护膜。接下来，磨削半导体晶片的背面。接下来，在半导体晶片的磨削后的背面的表面层，形成背面结构。接下来，用支撑基板保护半导体晶片的被磨削的背面。接下来，通过无电解镀覆处理，在半导体晶片的正面的正面电极层上形成电极镀膜。接下来，在半导体晶片的背面形成背面电极。由此，能够防止镀膜的异常析出，提高成品率。

Description

半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法。
背景技术
作为电力用半导体元件之一的IGBT(绝缘栅型双极晶体管)具有MOSFET(绝缘栅型场效应晶体管)的高速开关特性和电压驱动特性以及双极晶体管的低导通电压特性。其应用范围从以往的通用逆变器、AC伺服器、不间断电源(UPS)和开关电源等正在扩大至面向混合动力车的升压型DC-DC转换器。
作为制造上述那样的半导体元件的方法，提出了如下的方法。在硅(Si)基板的正面侧形成元件的正面结构，磨削背面使基板厚度变薄，在硅基板的背面侧形成缓冲层和集电极层。接下来，在背面侧的集电极层的表面，形成厚度为0.3μm以上且1.0μm以下、硅浓度为0.5wt％以上且2wt％以下(优选为1wt％以下)的铝硅(AlSi)层。接下来，在铝硅层的表面，通过蒸镀或者溅射，依次形成钛(Ti)、镍(Ni)和金(Au)等的多个金属层(例如，参考以下专利文献1)。
另外，在正面和背面分别具备电极的IGBT等纵型的半导体元件的安装中，集电极等背面电极使用焊料而与成为散热器的金属板接合。另一方面，发射电极等正面电极通过使用铝线的引线键合而进行接合的方法是主流方法。然而在最近，在与正面电极的接合中，有时也使用焊料接合。通过在与正面电极的接合中采用焊接，能够高密度安装、提高电流密度、为了实现开关速度高速化而降低布线电容、提高半导体装置的冷却效率等大幅度地改善各种特性。
作为在半导体元件的正面电极焊接了其他部件的半导体装置，提出有以下的装置。成为散热器的第一导体部件的背面被焊接于各半导体芯片的正面电极，第二导体部件的正面被焊接于各半导体芯片的背面。第三导体部件的背面被焊接于散热器的正面。在散热器设置有阶梯部从而形成薄壁部，散热器与第三导体部件的接合面积比散热器与各半导体芯片的接合面积小。在第二导体部件的背面和第三导体部件的正面露出的状态下，各部件被树脂包封(例如，参考以下专利文献2)。
另外，作为其他装置，提出了具备半导体元件、第一金属体、第二金属体和第三金属体，并且几乎整体被树脂塑模的以下半导体装置。第一金属体接合于半导体元件的背面兼具电极与散热体的功能。第二金属体接合于半导体元件的正面兼具电极与散热体的功能。第三金属体接合于半导体元件的正面与第二金属体之间。并且，减薄半导体元件的厚度，以降低半导体元件正面的剪切应力，或者减少在接合半导体元件与金属体的接合层中的形变成分等。进一步地，接合层由锡(Sn)系焊料构成(例如，参考以下专利文献3)。
实际上，在半导体元件的正面电极焊接其他部件的情况下，为了提高焊料与正面电极的密合性，有必要在正面电极的表面形成由镍等所成的镀膜。作为形成镀膜的镀覆处理法，一般有电镀法和无电解镀覆法等。电镀法是通过向被镀覆部件供给外部电流，使溶液中的金属离子还原析出至被镀覆部件的方法。另一方面，无电解镀覆法是不使用电而将溶液中的金属离子以化学的方式还原析出至被镀覆部件的方法(例如，参考以下非专利文献1)。与需要反电极和/或直流电源等的电路的电镀法相比，无电解镀覆法能够使处理装置的构成和/或处理工序简化。
作为安装了通过无电解镀覆法在正面电极的表面形成了镀膜的半导体元件(半导体芯片)的半导体装置，提出有以下的装置。半导体元件的背面电极与在绝缘基板上构成的电路图案接合，正面电极与连接导体接合。在形成半导体芯片的正面电极的铝层之上形成有电极镀膜，该电极镀膜通过利用锌酸盐法的无电解镀覆处理依次形成镍镀膜和金镀膜而成。由于通过利用锌酸盐法的无电解镀覆处理而形成电极镀膜，因此电极镀膜的热导率均匀。电极镀膜介由几乎不含铅的无铅焊料层而与成为散热路径的连接导体接合(例如，参考以下专利文献4)。
接下来，以制造IGBT的情况为例，对安装了在正面电极可焊接其他部件的半导体元件(半导体芯片)的半导体装置的制造方法进行说明。图15是示出现有的半导体装置的制造方法的流程图。图16～图21是示出现有的半导体装置在制造过程中的状态的截面图。首先，如图16所示，在半导体晶片100的正面的表面层，形成例如基区和/或发射区等IGBT的正面结构(未图示)(步骤S101)。正面结构在切割(切断)后分别形成成为各个半导体芯片的区域。接下来，作为正面电极101，形成与栅区和发射区分别接触的栅电极和发射电极(步骤S102)。
接下来，如图17所示，在半导体晶片100的正面的整个面，形成包括聚酰亚胺的保护膜102。接下来，使保护膜102图案化而除去保护膜102的正面电极101上的一部分，由此形成使正面电极101露出的开口部。接下来，如图18所示，从背面侧磨削(晶背磨削)半导体晶片100，进一步通过蚀刻背面的表面，使半导体晶片100的厚度减薄到作为半导体装置而使用的产品的厚度(以下，有时也将本工序称为“薄化”)(步骤S103)。接下来，通过离子注入和热扩散，在半导体晶片100的背面的表面层形成集电极区等背面结构(未图示)(步骤S104)。
接下来，如图19所示，通过溅射等PVD(Physical Vapor Deposition：物理气相沉积)法，在半导体晶片100的背面依次层叠多个金属层，从而形成背面电极103(步骤S105)。接下来，如图20所示，在半导体晶片100的背面粘贴支撑基板104，以保护背面电极103。接下来，如图21所示，通过无电解镀覆处理，在正面电极101的表面依次层叠多个镀膜105从而形成电极镀膜(步骤S106)。之后，通过对半导体晶片100进行切割，完成在正面电极101的表面形成有镀膜105的半导体芯片。
如此，作为通过无电解镀覆法在正面电极的表面形成镀膜的半导体装置的制造方法，提出有以下的制造方法。在包括硅的晶片的正面侧形成的电极端子的端子面进行无电解镀覆时，在晶片的背面侧的整个面粘贴作为电绝缘材料的切割带而使其绝缘。之后，在电极端子的端子面通过无电解镀覆形成镀膜(例如，参考以下专利文献5)。
另外，对于制造由一对金属板夹住半导体芯片的两面，几乎整个装置被树脂塑模而成的半导体装置，提出有以下的方法。在配置了保持治具的状态下，对处于层叠状态的第一金属体、第一接合材料、半导体元件、第二接合材料、第三金属体、第三接合材料和第二金属体进行加热处理。由此，分别使第一金属体与半导体元件、半导体元件与第三金属体、第三金属体与第二金属体接合(例如，参照以下专利文献6)。在专利文献6所记载的制造方法，抑制了因最终接合时接合于半导体芯片上的金属板移动而导致产生半导体装置的工作不良的发生，并抑制了半导体装置的寿命降低。
另外，对于制造以下的半导体芯片，即该半导体芯片安装于在半导体芯片的正面电极和背面电极分别配置兼作电极和散热体的金属体并且几乎整个装置被树脂塑模的半导体装置，提出有以下的方法。在将半导体晶片的背面固定于支撑基板的状态下，在半导体晶片的正面形成正面电极(例如，参考以下专利文献7)。
另外，作为其他方法，还提出有以下的方法。首先，在半导体晶片的正面侧形成镀膜从而形成正面电极，磨削半导体晶片的背面而使半导体晶片薄化。然后，在半导体晶片的磨削后的背面形成含有镍膜的背面电极，之后，在半导体晶片的正面侧形成镀膜(例如，参考以下专利文献8)。
另外，作为其他方法，还提出有以下的方法。首先，在半导体晶片的正面侧形成半导体元件区，该半导体元件区由性质不同的多个半导体区以预定的位置关系配置而成。接下来，相对于半导体元件区的位置关系以预定的位置关系在半导体晶片的正面侧形成被图案化的正面侧电极。接下来，在半导体晶片的背面固定带切割框的切割带。接下来，介由切割框一边支撑半导体晶片，一边在半导体晶片的正面进行镀覆处理(例如，参考以下专利文献9)。
另外，作为其他方法，还提出有以下的方法。首先，在半导体晶片的正面的铝电极的表面上形成镀膜。接下来，从半导体晶片的背面侧进行磨削，从而使半导体晶片达到期望的厚度。之后，在半导体晶片的磨削后的背面形成背面电极(例如，参考以下专利文献10)。
现有技术文献
专利文献
专利文献1：日本特开2007-036211号公报
专利文献2：日本特开2002-110893号公报
专利文献3：日本特开2003-110064号公报
专利文献4：日本专利第4344560号公报
专利文献5：日本特开2005-353960号公报
专利文献6：日本专利第3823974号公报
专利文献7：日本专利第3829860号公报
专利文献8：日本专利第4049035号公报
专利文献9：日本特开2007-027477号公报
专利文献10：日本特开2006-261415号公报
非专利文献
非专利文献1：电气镀金研究会，《无电解镀覆基础和应用》，日刊工业新闻社，1994年5月，p.36～37
非专利文献2：迪斯科公司，“TAIKO process”，(在线)，2001年～2013年，互联网，(2013年9月19日检索)，<URL：http://www.disco.co.jp/jp/solution/library/taiko.html>
发明内容
技术问题
然而，本发明人经过反复专心研究，结果新发现了会出现以下的问题。图22是示出现有的半导体装置在制造过程中的在镀覆处理后的状态的截面图。在通过溅射法等的物理气相沉积法在半导体晶片100的背面形成背面电极103的情况下，如图19所示，有可能出现背面电极103形成为从半导体晶片100的外周部绕到正面侧。在该情况下，背面电极103的端部103a成为延伸至晶片正面侧的外周部的保护膜102上的状态。背面电极103以从半导体晶片100的外周部绕到正面侧的方式形成的理由是由于溅射装置的结构而引起的。
与利用电子束的一般的蒸镀法相比，在溅射法中使用比半导体晶片100的直径大的靶。另外，使用从靶飞出的金属原子的平均自由行程比较短的氩(Ar)气氛。由于这样的溅射装置的结构，造成背面电极103绕到晶片正面侧。另外，被薄化的半导体晶片100成为向正面侧凸起的状态。因此，在形成背面电极103时，在通过静电夹头等不能矫正半导体晶片100的翘曲的情况下，有可能会助长背面电极103绕向晶片正面侧。
在背面电极103形成为绕向晶片正面侧的情况下，如图20所示，在用支撑基板104保护在晶片背面形成的背面电极103的方法中，背面电极103的端部103a为被露出的状态。因此，如图21所示，在正面电极101上形成镀膜105时，镀膜105a也析出在被露出的背面电极103的端部103a上。并且，如图22所示，在镀覆处理过程中或镀覆处理后，确认了在背面电极103的端部103a上析出的镀膜105a从背面电极103的端部103a脱落。其理由如下。
对背面电极103而言，晶片背面上的部分和晶片外周部上的部分(端部103a)基本上均成为相同的层叠结构。然而，构成背面电极103的各金属层的厚度与晶片背面上的部分相比，在晶片外周部上的部分变薄。因此，通过用于在正面电极101上形成镀膜105的无电解镀覆的前处理，使得背面电极103的端部103a的最表面层(例如金层)被蚀刻，露出下层的镍层。当在该状态下进行镀覆处理时，在露出镍层的部分生长镍镀膜(镀膜105a)。由于绕到正面侧的背面电极103与背面电极103的基部的密合性差，因此在镀覆处理后，由于镍镀膜的内部应力导致镍镀膜脱落。在此，背面电极103的基部例如为保护膜102，或者为未图示的半导体晶片100上的氧化膜。
在脱落的镀膜105a掉落至镀覆槽的情况下，脱落的镀膜105a成为镀覆处理的结晶核，并成为镀覆槽内产生异常析出的原因。并且，在镀覆槽内发生异常析出的情况下，例如作为镀覆液的主要成分的镍浓度降低等镀覆液的组成发生变化，从而使得正常的镀覆处理不能继续进行。因此，不能以预定的膜厚度形成镀膜105。另外，脱落的镀膜105a在镀覆处理中或在镀覆处理后的切割时，有可能会再次附着在半导体晶片100的表面。在该情况下，再次附着的镀膜105a成为导致外观不佳或产生布线间短路等的芯片不合格的原因，具有成品率降低的问题。
本发明的目的在于，为了解决现有技术所引起的问题点，提供一种成品率高的半导体装置的制造方法。
技术方案
为了解决上述问题，达成本发明的目的，本发明的半导体装置的制造方法为具备在正面和背面分别具有正面电极和背面电极的半导体芯片的半导体装置的制造方法，并具有以下特征。首先，在成为上述半导体芯片的半导体晶片的正面，进行形成正面电极层作为上述正面电极的正面电极层形成工序。接下来，在上述正面电极层形成工序后，进行磨削上述半导体晶片的背面，使上述半导体晶片的厚度变薄的薄化工序。接下来，在上述薄化工序后，在上述正面电极层的表面，进行形成电极镀膜作为上述正面电极的镀覆工序。接下来，在上述镀覆工序后，在上述半导体晶片的磨削后的背面进行形成上述背面电极的背面电极形成工序。
发明效果
通过本发明的半导体装置的制造方法，实现能够制造成品率高的半导体装置的效果。
附图说明
图1是示出第一实施方式的半导体装置的结构的截面图。
图2是示出第一实施方式的半导体装置在制造过程中的半导体晶片的状态的俯视图。
图3是示出图1的半导体芯片的正面电极的平面布局的俯视图。
图4是示出针对第一实施方式的半导体装置的制造方法的流程图。
图5是示出第一实施方式的半导体装置在制造过程中的状态的截面图。
图6是示出第一实施方式的半导体装置在制造过程中的状态的截面图。
图7是示出第一实施方式的半导体装置在制造过程中的状态的截面图。
图8是示出第一实施方式的半导体装置在制造过程中的状态的截面图。
图9是示出第一实施方式的半导体装置在制造过程中的状态的截面图。
图10是示出第一实施方式的半导体装置在制造过程中的状态的截面图。
图11是示出针对第二实施方式的半导体装置的制造方法的流程图。
图12是示出第二实施方式的半导体装置在制造过程中的状态的截面图。
图13是示出第二实施方式的半导体装置在制造过程中的状态的截面图。
图14是示出第二实施方式的半导体装置在制造过程中的状态的截面图。
图15是示出现有的半导体装置的制造方法的流程图。
图16是示出现有的半导体装置在制造过程中的状态的截面图。
图17是示出现有的半导体装置在制造过程中的状态的截面图。
图18是示出现有的半导体装置在制造过程中的状态的截面图。
图19是示出现有的半导体装置在制造过程中的状态的截面图。
图20是示出现有的半导体装置在制造过程中的状态的截面图。
图21是示出现有的半导体装置在制造过程中的状态的截面图。
图22是示出现有的半导体装置在制造过程中的在镀覆处理后的状态的截面图。
符号的说明
1 半导体芯片
2a 第一正面电极
2b 第二正面电极
3 背面电极
3a 背面电极的端部
4 第一金属板
5 第二金属板
6 第三金属板
7 第四金属板
8 树脂
10 半导体装置
11、12、13 焊料层
14 键合线
20 半导体晶片
20a 切割线
21 正面电极层
22 保护膜
23 支撑基板
24 电极镀膜
具体实施方式
以下，参考附图对本发明的半导体装置的制造方法的优选实施方式进行详细地说明。应予说明，在以下的实施方式的说明和附图中，对同样的构成标记相同的符号，并省略重复的说明。
(第一实施方式)
针对通过第一实施方式的半导体装置的制造方法而制造的半导体装置的结构进行说明。图1是示出第一实施方式的半导体装置的结构的截面图。如图1所示，第一实施方式的半导体装置10具有将半导体芯片1安装于封装件的结构。半导体芯片1例如为IGBT等纵型半导体元件。半导体芯片1的厚度例如可以为30μm以上且250μm以下，优选可以为30μm以上且140μm以下。其理由为，由于能够降低漂移区的电阻，因此能够改善饱和电压Vce(sat)与关断损耗Eoff的折中(trade off)，并且由于提高了元件的散热性，因此能够提高耐热性。
以下，以将IGBT应用于半导体芯片1的情况为例，对半导体装置10的结构进行详细地说明。在半导体芯片1的正面，设置有成为发射电极的第一正面电极2a以及成为栅极衬垫、电流检测衬垫和/或温度检测用衬垫的第二正面电极2b。第一正面电极2a和第二正面电极2b是由从半导体芯片1侧例如依次层叠铝硅层、镍(Ni)-磷(P)镀膜和金(Au)镀膜而成。铝硅层例如由以1wt％左右的比例含有硅的铝构成。镍-磷镀膜具有提高与后述的焊料层的密合性的功能。另外，镍-磷镀膜优选例如以2wt％以上且10wt％以下程度的比例含有磷。其理由为，一般来说具有镍镀浴稳定、镍镀覆的覆盖性能良好、析出速度快、焊料附着性良好的特点。考虑到焊料接合时在焊料层熔融的部分，镍-磷镀膜的厚度可以为例如3μm以上且6μm以下。金镀膜具有防止镍-磷镀膜氧化的功能。金镀膜的厚度可以为例如0.03μm左右。
在半导体芯片1的背面，设置有成为集电极的背面电极3。背面电极3是由从半导体芯片1侧例如依次层叠铝硅层、钛(Ti)层、镍层和金层而成。钛层用作防止镍层中的镍原子向铝硅层中扩散的缓冲层。镍层具有提高与后述的焊料层的密合性的功能。金层具有防止镍层氧化的功能。铝硅层、钛层、镍层和金层的厚度例如可以分别为0.5μm、0.2μm、0.7μm和0.05μm。另外，也可以设置0.5μm以上且1μm以下的厚度的银(Ag)层来取代金层。
半导体芯片1的第一正面电极2a介由焊料层11而与第一金属板4的背面接合。第一金属板4的正面介由焊料层12而与第二金属板5的背面接合。半导体芯片1的背面电极3介由焊料层13而与第三金属板6的正面接合。半导体芯片1的第二正面电极2b介由键合线14，与例如用于与外部装置(未图示)连接的第四金属板7电连接。作为键合线14，可以使用例如包括铝和/或金等的线。夹在第二金属板5与第三金属板6之间的各部件被树脂8包封。也就是说，几乎整个半导体装置10都被包封。
第一金属板4和第二金属板5与半导体芯片1的第一正面电极2a一起构成了发射电极。第三金属板6与半导体芯片1的背面电极3一起构成了集电极。另外，第一金属板4、第二金属板5和第三金属板6由热导性优异的材料形成，并用作使在半导体芯片1产生的热进行散热的散热体。具体来说，作为第一金属板4、第二金属板5和第三金属板6，例如可以使用被镀膜覆盖了表面的铜(Cu)板，其中，该镀膜包括通过无电解镀覆处理而依次层叠的镍-磷镀膜和金镀膜。焊料层11～13可以使用锡(Sn)-银-铜系焊料和/或锡-镍-铜系焊料等不含铅(Pb)的无铅焊料。为了不使在半导体装置10中的焊料层的热阻成分增大，焊料层11、12、13的厚度可以为例如100μm以下。
接下来，对在上述的封装结构的半导体装置10安装的半导体芯片1进行切割之前的半导体晶片的状态进行说明。图2是示出第一实施方式的半导体装置在制造过程中的半导体晶片的状态的俯视图。如图2所示，对于制造第一实施方式的半导体装置，在半导体晶片20中，在切割时成为各个半导体芯片1的区域分别形成例如IGBT等半导体元件(未图示)。在切割半导体晶片20后，成为半导体芯片1的区域配置为例如格子状，在切割后成为半导体芯片1的区域之间配置有切割线20a。
接下来，针对在半导体芯片1的正面的第一正面电极2a和第二正面电极2b的平面布局进行说明。图3是示出图1的半导体芯片的正面电极的平面布局的俯视图。如图3所示，在半导体芯片1的正面分别设置有多个第一正面电极2a和第二正面电极2b。第一正面电极2a和第二正面电极2b的平面形状例如为大约矩形，第一正面电极2a的所占面积比第二正面电极2b的所占面积大。第二正面电极2b例如沿半导体芯片1的外周并排配置。在半导体芯片1的正面，除第一正面电极2a和第二正面电极2b以外，也可以再设置电极。在图3中，半导体芯片1上的除第一正面电极2a和第二正面电极2b以外的部分是包括聚酰亚胺等绝缘材料的保护膜。
接下来，针对第一实施方式的半导体装置的制造方法，以制造上述封装结构的半导体装置10的情况为例进行说明。图4是示出针对第一实施方式的半导体装置的制造方法的流程图。图5～图10是示出第一实施方式的半导体装置在制造过程中的状态的截面图。首先，准备例如直径为6英寸(≈150mm)厚度为600μm的包括硅的半导体晶片20。接下来，通过通常的方法，在半导体晶片20的正面的表面层形成例如栅区和/或发射区等一般的IGBT的正面结构(未图示)(步骤S1)。正面结构分别在切割后成为各个半导体芯片1的区域形成。
接下来，通过溅射法等，在半导体晶片20的正面，使例如包括铝硅的正面电极层21成膜。并且，如图5所示，使正面电极层21图案化(步骤S2)。接下来，例如使用旋涂机，从而在整个半导体晶片20的正面形成例如包括聚酰亚胺等绝缘材料的保护膜22。接下来，如图6所示，通过光刻使保护膜22图案化而除去保护膜22的正面电极层21上的部分，形成露出正面电极层21的开口部。
这时，为了在半导体晶片20的外周部残留保护膜22，优选进行保护膜22的形成和图案化。其理由如下。在后述的镀覆处理时，在硅部和/或正面电极层21的蚀刻残渣不被保护膜22覆盖而处于露出状态的情况下，镀膜在半导体晶片20的外周部析出，在镀覆处理过程中和/或镀覆处理后有可能脱落。由于该脱落的镀膜，可能会出现因上述现有技术所导致的不良状况。
接下来，如图7所示，使用通常的磨削装置，从背面侧对半导体晶片20进行磨削(晶背磨削)。进一步，通过蚀刻半导体晶片20的背面，除去由磨削产生的损坏层。通过该磨削和蚀刻，将半导体晶片20薄化至上述半导体芯片1的厚度(步骤S3)。接下来，通过通常的方法(例如离子注入和热扩散)，在半导体晶片20的磨削后的背面的表面层形成集电极区等背面结构(未图示)(步骤S4)。
在步骤S4中，例如在离子注入加速能量为50keV、剂量为1×1015cm-2的硼(B)等p型杂质后，使注入的p型杂质热扩散，在n型的半导体芯片1形成p型的集电极区。另外，也可以在离子注入例如磷和/或质子(H+)等n型杂质后，使注入的n型杂质热扩散，在n型的半导体芯片1的背面侧形成n型场停止区。该n型场停止区具有使在截止时从基区与漂移区之间的pn结延伸的耗尽层不到达集电极区的功能。用于使离子注入的杂质热扩散的热处理，例如可以在300℃以上的温度下进行。
接下来如图8所示，在半导体晶片20的背面粘贴支撑基板23，以保护半导体晶片20的背面(即硅部)。支撑基板23在后述的镀覆处理时，用于防止向半导体晶片20的背面的镀覆析出。因此，对于支撑基板23，也可以实施以下处理，即通过胶粘剂来粘贴玻璃、粘贴带有胶粘剂的胶带、在旋转涂布对镀覆液有耐受性的热固化性树脂后进行热处理使其固化或者在旋转涂布对镀覆液有耐受性的紫外线固化性树脂后照射紫外线使树脂固化等处理。接下来，如图9所示，例如通过无电解镀覆处理，在正面电极层21的表面依次层叠多个镀膜，形成电极镀膜24(步骤S5)。
在步骤S5中，作为电极镀膜24，如上所述，例如依次层叠镍-磷镀膜和金镀膜。镍-磷镀膜例如可以使用保持浴温在75℃以上且85℃以下的镀覆液来形成。其理由为，由于在无电解镍镀覆处理具有随着温度上升，镀覆析出速度指数级增大的特性，所以优选在成膜速度快、不会引起镀覆液分解的75℃以上且85℃以下的浴温下进行镀覆处理。在进行用于形成电极镀膜24的镀覆处理之前，也可以进行用于提高正面电极层21与电极镀膜24的密合性的前处理(例如锌酸盐处理)。
如图1所示，在成为第一正面电极2a的正面电极层21上的电极镀膜24用于焊接。并且，成为第二正面电极2b的正面电极层21上的电极镀膜24用于引线键合。
接下来，从半导体晶片20背面除去支撑基板23。并且，如图10所示，在半导体晶片20的背面，通过溅射法等物理气相沉积法依次层叠多个金属层，形成背面电极3(步骤S6)。在步骤S6，作为背面电极3，如上所述，依次层叠例如铝硅层、钛层、镍层和金层。由于在步骤S6使用物理气相沉积法，因此背面电极3的端部3a形成为从半导体晶片20的外周部绕到正面侧。但是，由于在形成背面电极3后不进行镀覆处理，所以在背面电极3的端部3a上没有镀膜析出。
接下来，进行例如350℃的热处理，形成背面电极3与半导体晶片20的硅部的欧姆接触，降低背面电极3的接触电阻。接下来，通过沿着切割线20a对半导体晶片20进行切割，完成安装在图1的半导体装置10的半导体芯片1。
接下来，通过通常的方法，使半导体芯片1、第一金属板4、第二金属板5和第三金属板6成为预定配置的方式焊接各个部件。然后，通过键合线14将第四金属板7连接到半导体芯片1的成为第二正面电极2b的电极镀膜24。之后，通过用树脂8包封至少整个半导体芯片1，完成图1所示的封装结构的半导体装置10。
(第二实施方式)
针对第二实施方式的半导体装置的制造方法，以制造上述封装结构的半导体装置10的情况为例进行说明。图11是示出针对第二实施方式的半导体装置的制造方法的流程图。图12～图14是示出第二实施方式的半导体装置在制造过程中的状态的截面图。在以下的第二实施方式中，与上述第一实施方式相对应的部分标记相同的符号，并省略重复部分的说明。
首先，准备包括硅的半导体晶片20。接下来，如图12所示，根据通常的方法，在半导体晶片20的正面的表面层形成一般的IGBT的正面结构(未图示)(步骤S1)。
接下来使用通常的磨削装置，从背面侧开始磨削(晶背磨削)半导体晶片20。进一步，如图13所示，通过蚀刻半导体晶片20的背面，除去由磨削产生的损坏层。通过该磨削和蚀刻，将半导体晶片20薄化至上述半导体芯片1的厚度(步骤S12)。
接下来，通过通常的方法(例如离子注入和热扩散)，在半导体晶片20的磨削后的背面的表面层形成集电极区等背面结构(步骤S13)。在步骤S13中，例如在离子注入加速能量为50keV、剂量为1×1015cm-2的硼(B)等p型杂质后，使注入的p型杂质热扩散，在n型的半导体芯片1形成p型的集电极区。用于使离子注入的杂质热扩散的热处理，例如可以在300℃以上的温度下进行。
接下来，通过溅射法等，在半导体晶片20的正面，使正面电极层21成膜。然后，使正面电极层21图案化。接下来，例如使用旋涂机，在半导体晶片20的整个正面形成保护膜22。接下来，如图14所示，通过光刻使保护膜22图案化以除去保护膜22的正面电极层21上的部分，形成露出正面电极层21的开口部(步骤S14)。
接下来，在半导体晶片20的背面粘贴支撑基板23，以保护半导体晶片20的背面(即硅部)。
接下来，如图9所示，在正面电极层21的表面依次层叠多个镀膜，形成电极镀膜24(步骤S5)。在步骤S5中，作为电极镀膜24，如上所述，例如依次层叠镍-磷镀膜和金镀膜。
接下来，从半导体晶片20的背面除去支撑基板23。然后，如图10所示，在半导体晶片20的背面，通过溅射法等物理气相沉积法依次层叠多个金属层，形成背面电极3(步骤S6)。在步骤S6，作为背面电极3，如上所述，例如依次层叠铝硅层、钛层、镍层和金层。由于在步骤S6使用物理气相沉积法，因此背面电极3的端部3a形成为从半导体晶片20的外周部绕到正面侧。但是，由于在形成背面电极3后不进行镀覆处理，所以在背面电极3的端部3a上没有镀膜析出。
接下来，进行例如350℃的热处理，形成背面电极3与半导体晶片20的硅部的欧姆接触，降低背面电极3的接触电阻。接下来，通过沿着切割线20a对半导体晶片20进行切割，完成安装在图1的半导体装置10的半导体芯片1。
如以上说明，根据实施方式，在晶片正面的正面电极层上形成电极镀膜后，在晶片背面形成背面电极。因此，即使背面电极的端部延伸至晶片正面侧的外周部的保护膜上，在晶片外周部的背面电极的端部上也没有镀膜析出。因此，没有如以往那样在镀覆处理过程中或镀覆处理后镀膜从半导体晶片的端部脱落的现象。因此，能够防止由于脱落的镀膜而产生的在镀覆槽中的异常析出。另外，能够防止因脱落的镀膜再次付着在半导体晶片而产生的芯片不合格。因此，能够提高半导体芯片的成品率。
另外，根据实施方式，在晶片背面侧形成背面结构后，在晶片正面的正面电极层上形成电极镀膜。因此，通过用于形成背面结构的热处理(杂质的热扩散)，能够防止电极镀膜破裂。
另外，根据第二实施方式，在晶片背面侧形成背面结构后，形成晶片正面的正面电极层。因此，即使在使用铝和/或其合金作为正面电极的情况下，也能够在比电极的融点高的温度下进行离子注入后的杂质的热扩散的热处理。例如，当硒(Se)用于离子注入时，使其热扩散的热处理温度为大约900℃，成为比铝的融点(660℃)高的温度。根据第二实施方式，即使在该情况下，也能够获得上述的成品率提高等效果。
在以上内容中，本发明以IGBT作为形成在半导体芯片的半导体元件的例进行了说明。然而，并不限于上述实施方式，可以应用于在MOSFET或FWD(Free Wheeling Diode，续流二极管)等各种半导体元件中的电极表面形成镀膜。另外，在上述实施方式中，以使用6英寸的半导体晶片的情况为例进行了说明，但并不限于此，例如可以使用具有4英寸、8英寸或12英寸等各种直径的半导体晶片。另外，半导体晶片的构成材料不限于硅，也可以为例如碳化硅(SiC)或氮化镓(GaN)等各种半导体材料。
另外，在上述实施方式中，以同样地磨削半导体晶片的背面的情况为例进行了说明。然而，本发明也能够应用于例如如上述非专利文献2提出的那样，仅磨削半导体晶片的背面的中央部，并且外周部具有以预定宽度保留了厚的棱部的半导体晶片。另外，上述芯片正面的第一、第二正面电极的配置仅为一个示例，与形成在半导体芯片的半导体元件的结构相配合从而能够进行各种改变。
产业上的可利用性
如上所述，本发明的半导体装置的制造方法对于制造安装了器件厚度薄的半导体芯片的半导体装置是有用的，特别适用于在通用逆变器、AC伺服器、不间断电源(UPS)、开关电源和/或面向混合动力车的升压型DC-DC转换器中所使用的IGBT等电力用半导体装置的制造。

Claims (14)

1.一种半导体装置的制造方法，是具备在正面和背面分别具有正面电极和背面电极的半导体芯片的半导体装置的制造方法，其特征在于，包括：
正面电极层形成工序，在成为所述半导体芯片的半导体晶片的正面，形成正面电极层作为所述正面电极；
保护膜形成工序，在所述正面电极层形成工序之后，在所述半导体晶片的正面以露出所述正面电极层并在所述半导体晶片的外周部残留保护膜的方式，进行保护膜的形成；
薄化工序，在所述正面电极层形成工序之后，磨削所述半导体晶片的背面，使所述半导体晶片的厚度变薄；
镀覆工序，在所述薄化工序之后，在所述正面电极层的表面，形成电极镀膜作为所述正面电极；和
背面电极形成工序，在所述镀覆工序之后，在所述半导体晶片的磨削后的背面形成所述背面电极。
2.一种半导体装置的制造方法，是具备在正面和背面分别具有正面电极和背面电极的半导体芯片的半导体装置的制造方法，其特征在于，包括：
正面电极层形成工序，在成为所述半导体芯片的半导体晶片的正面，形成正面电极层作为所述正面电极；
保护膜形成工序，在所述正面电极层形成工序之后，在所述半导体晶片的正面以露出所述正面电极层并在所述半导体晶片的外周部残留保护膜的方式，进行保护膜的形成；
薄化工序，在所述正面电极层形成工序之后，磨削所述半导体晶片的背面，使所述半导体晶片的厚度变薄；
镀覆工序，在所述薄化工序之后，在所述正面电极层的表面，形成电极镀膜作为所述正面电极；和
背面电极形成工序，在所述镀覆工序之后，在所述半导体晶片的磨削后的背面形成所述背面电极，
所述制造方法还包括：在所述镀覆工序之前，在所述半导体晶片的背面粘贴支撑基板，并对于所述支撑基板实施用于使其具有对镀覆液的耐受性的处理的工序。
3.一种半导体装置的制造方法，是具备在正面和背面分别具有正面电极和背面电极的半导体芯片的半导体装置的制造方法，其特征在于，包括：
薄化工序，磨削成为所述半导体芯片的半导体晶片的背面，使所述半导体晶片的厚度变薄；
正面电极层形成工序，在所述薄化工序之后，在所述半导体晶片的正面，形成正面电极层作为所述正面电极；
保护膜形成工序，在所述正面电极层形成工序之后，在所述半导体晶片的正面以露出所述正面电极层并在所述半导体晶片的外周部残留保护膜的方式，进行保护膜的形成；
镀覆工序，在所述正面电极层形成工序之后，在所述正面电极层的表面，形成电极镀膜作为所述正面电极；和
背面电极形成工序，在所述镀覆工序之后，在所述半导体晶片的磨削后的背面形成所述背面电极。
4.一种半导体装置的制造方法，是具备在正面和背面分别具有正面电极和背面电极的半导体芯片的半导体装置的制造方法，其特征在于，包括：
薄化工序，磨削成为所述半导体芯片的半导体晶片的背面，使所述半导体晶片的厚度变薄；
正面电极层形成工序，在所述薄化工序之后，在所述半导体晶片的正面，形成正面电极层作为所述正面电极；
保护膜形成工序，在所述正面电极层形成工序之后，在所述半导体晶片的正面以露出所述正面电极层并在所述半导体晶片的外周部残留保护膜的方式，进行保护膜的形成；
镀覆工序，在所述正面电极层形成工序之后，在所述正面电极层的表面，形成电极镀膜作为所述正面电极；和
背面电极形成工序，在所述镀覆工序之后，在所述半导体晶片的磨削后的背面形成所述背面电极，
所述制造方法还包括：在所述镀覆工序之前，在所述半导体晶片的背面粘贴支撑基板，并对于所述支撑基板实施用于使其具有对镀覆液的耐受性的处理的工序。
5.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，还包括：背面结构形成工序，在所述薄化工序之后且在所述镀覆工序之前，在所述半导体晶片的背面侧形成成为背面结构的半导体区，
在所述背面电极形成工序中，形成与所述背面结构接触的所述背面电极。
6.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，在所述背面电极形成工序中，通过溅射法，在所述半导体晶片的整个背面形成所述背面电极。
7.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，在所述背面电极形成工序中，在所述半导体晶片的背面，形成依次层叠包括钛的金属层、包括镍的金属层和包括金的金属层而成的所述背面电极。
8.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，在所述背面电极形成工序中，在所述半导体晶片的背面，形成依次层叠包括铝的金属层、包括钛的金属层、包括镍的金属层和包括金的金属层而成的所述背面电极。
9.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，在所述薄化工序中，将所述半导体晶片的厚度减薄至所述半导体晶片的厚度变为30μm以上且250μm以下的范围内的厚度。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，在所述薄化工序中，将所述半导体晶片的厚度减薄至所述半导体晶片的厚度变为140μm以下的厚度。
11.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，
在所述正面电极层形成工序中，形成包括铝硅的所述正面电极层，
在所述镀覆工序中，形成依次层叠包括镍-磷的第一镀膜和包括金的第二镀膜而成的所述电极镀膜。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述镀覆工序中，在75℃以上且85℃以下的温度下通过无电解镀覆法形成包括镍-磷的所述第一镀膜。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述镀覆工序中，形成以2重量％以上且10重量％以下的比例含有磷的所述第一镀膜。
14.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，在所述镀覆工序中，通过无电解镀覆法形成所述电极镀膜。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015006472T5 (de) 2015-04-20 2017-12-28 Mitsubishi Electric Corporation Verfahren zum herstellen einer halbleiteranordnung
JP6767295B2 (ja) * 2016-03-28 2020-10-14 積水化学工業株式会社 Ｔａｉｋｏウエハ保護用テープ及びｔａｉｋｏウエハの処理方法
DE112017005206T5 (de) * 2016-10-13 2019-07-04 Mitsubishi Electric Corporation Verfahren zur herstellung einer halbleitereinheit
JP6770443B2 (ja) * 2017-01-10 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体ウェハ
JP6897141B2 (ja) * 2017-02-15 2021-06-30 株式会社デンソー 半導体装置とその製造方法
CN107910288B (zh) * 2017-10-31 2020-04-24 华天科技（昆山）电子有限公司 基于太鼓晶圆的晶圆级封装结构及方法
US11355452B2 (en) * 2018-08-10 2022-06-07 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
US10804217B2 (en) 2018-08-10 2020-10-13 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
JP7101608B2 (ja) * 2018-12-21 2022-07-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN109545765B (zh) * 2018-12-29 2024-04-12 华羿微电子股份有限公司 一种mosfet晶圆及mosfet晶圆表面制备方法
CN111540680A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 应用于igbt器件的化镀方法
CN111540681A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 应用于igbt芯片的金属化方法
CN111599679B (zh) * 2020-05-29 2023-03-07 上海华虹宏力半导体制造有限公司 半导体器件的金属化方法
CN111540683A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 功率器件的制作方法
CN111540682A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 Igbt器件的制造方法
CN117096011A (zh) * 2023-08-22 2023-11-21 扬州国宇电子有限公司 一种提高聚酰亚胺钝化层与金属层粘附性的方法及结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101632155A (zh) * 2007-03-14 2010-01-20 三洋电机株式会社 半导体装置及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3184493B2 (ja) * 1997-10-01 2001-07-09 松下電子工業株式会社 電子装置の製造方法
JP3601432B2 (ja) 2000-10-04 2004-12-15 株式会社デンソー 半導体装置
US6693350B2 (en) 1999-11-24 2004-02-17 Denso Corporation Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure
JP2002129342A (ja) * 2000-10-26 2002-05-09 Ebara Corp 無電解めっき方法及び装置
US7145254B2 (en) 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
JP2003110064A (ja) 2001-07-26 2003-04-11 Denso Corp 半導体装置
JP2004303915A (ja) * 2003-03-31 2004-10-28 Nagase & Co Ltd 半導体装置の製造方法
JP3798760B2 (ja) * 2003-04-21 2006-07-19 株式會社塩山製作所 半導体ウェハの形成方法
JP4049035B2 (ja) * 2003-06-27 2008-02-20 株式会社デンソー 半導体装置の製造方法
JP4344560B2 (ja) 2003-07-30 2009-10-14 富士電機ホールディングス株式会社 半導体チップおよびこれを用いた半導体装置
JP3829860B2 (ja) 2004-01-30 2006-10-04 株式会社デンソー 半導体チップの製造方法
JP3823974B2 (ja) 2004-02-13 2006-09-20 株式会社デンソー 半導体装置の製造方法
JP2005353960A (ja) 2004-06-14 2005-12-22 Shinko Electric Ind Co Ltd 無電解めっき方法
JP2006261415A (ja) * 2005-03-17 2006-09-28 Denso Corp 半導体装置の製造方法
JP2007036211A (ja) 2005-06-20 2007-02-08 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
US7897452B2 (en) 2005-06-20 2011-03-01 Fuji Electric Systems Co., Ltd. Method of producing a semiconductor device with an aluminum or aluminum alloy rear electrode
JP4333650B2 (ja) 2005-07-19 2009-09-16 トヨタ自動車株式会社 半導体装置の製造方法
JP2009094287A (ja) * 2007-10-09 2009-04-30 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010103310A (ja) * 2008-10-23 2010-05-06 Toyota Motor Corp 半導体装置の製造方法
JP5486821B2 (ja) * 2009-02-12 2014-05-07 学校法人 関西大学 無電解銅めっき方法、及び埋め込み配線の形成方法
JP2010283312A (ja) * 2009-05-07 2010-12-16 Jx Nippon Mining & Metals Corp 半導体デバイスの製造方法
JP5545000B2 (ja) * 2010-04-14 2014-07-09 富士電機株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101632155A (zh) * 2007-03-14 2010-01-20 三洋电机株式会社 半导体装置及其制造方法

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Publication number Publication date
US20160027648A1 (en) 2016-01-28
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