JP2006054309A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006054309A
JP2006054309A JP2004234687A JP2004234687A JP2006054309A JP 2006054309 A JP2006054309 A JP 2006054309A JP 2004234687 A JP2004234687 A JP 2004234687A JP 2004234687 A JP2004234687 A JP 2004234687A JP 2006054309 A JP2006054309 A JP 2006054309A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
semiconductor substrate
cavity
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004234687A
Other languages
English (en)
Other versions
JP5027990B2 (ja
Inventor
Seiji Yamaguchi
盛司 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004234687A priority Critical patent/JP5027990B2/ja
Publication of JP2006054309A publication Critical patent/JP2006054309A/ja
Application granted granted Critical
Publication of JP5027990B2 publication Critical patent/JP5027990B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

ノイズ低減をはかるとともに小型で集積度の高い半導体装置を提供する。機械的衝撃に強く信頼性の高い半導体装置を提供する。
【解決手段】 表面にキャビティを有する第１の半導体基板と、前記キャビティ内に収納された第２の半導体基板と、前記第１または第２の半導体基板に接続された外部接続端子とを備えている。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に係り、特に、高集積化構造および高密度実装構造に関するものである。
コンピュータはいうまでもなく、携帯電話等の通信機器、一般家庭製品や玩具、自動車にいたるまで、ＬＳＩの利用は拡大の一途である。しかし、その一方で、これらの製品から生じる不要輻射（Electromagnetic Interference:EMI）がテレビ・ラジオ等の受信装置の電波障害や他システムの誤動作の原因として問題になっている。これらの問題に対して、フィルタリングやシールディングといった製品全体としての対策も施されているが、部品点数増大・コスト増大・製品上対策の難しさ等の観点から、ＬＳＩパッケージとしてのノイズ抑制が強く要請されている。
このような状況下、各製品においてＬＳＩはキーデバイスとして位置付けられており、製品の競争力確保のために、ＬＳＩの大規模化・高速化が要求されている。大規模・高速のＬＳＩとなるに従い、その瞬時電流は非常に大きくなってしまうことになり、不要輻射の増大を引き起こすことになる。
このように、ＬＳＩの微細化及び、動作周波数の高速化に伴い、ノイズ対策が大きな問題となってきている。
一般に、セルベースの設計手法においては、ノイズ対策として、電源電圧の変動を受けやすいセルの周辺にコンデンサセルを配置し、コンデンサの両電極にあたる端子を、電源配線とグランド配線に固定することでバイパスコンデンサを形成させる。
これにより電源電圧の変動を抑制するとともに、電源配線を介してノイズが伝播することを抑制している。
しかしながら、基本セルに隣接させてコンデンサセルを追加したのでは、チップ面積は増大の一途をたどる。
そこで、チップ面積増大を防止すべく、パターンのレイアウト後に空き領域を形成し、空き領域の電源配線下に基板コンタクトを配置し、電源配線とグランド配線との間にセルをバイパスしたコンデンサを配置することにより、半導体集積回路装置の面積増大を抑制しつつも、ノイズ放射の低減、外部から侵入するノイズによる誤動作の低減を実現する方法が提案されている。
また、さらなるノイズの低減のためにＤＲＡＭなどにおいては、２枚のシリコンウェーハの張り合わせ技術を用いたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造基板を用いてメモリセル部と他の回路部と、あるいはスイッチングトランジスタ部とキャパシタ部とを絶縁分離した構造などが提案されている。（特許文献１）
特開平０９−２４６４８３号公報
このようにＳＯＩ構造ではノイズの低減をはかることはできるものの、張り合わせ後に素子領域を形成しなければならないため、回路設計に制限があり、集積度の向上が困難であった。
またＳＯＩ基板は平面内の張り合わせであるため、剥離が生じ易く、歩留まり低下の原因となっていた。
本発明は、前記実情に鑑みてなされたもので、ノイズ低減をはかるとともに小型で集積度の高い半導体装置を提供することを目的とする。
また本発明は、機械的衝撃に強く、剥離が生じにくく、信頼性の高い半導体装置を提供することを目的とする。
また本発明は、設計の自由度の高い半導体装置を提供することを目的とする。
そこで本発明の半導体装置は、表面にキャビティを有する第１の半導体基板と、前記キャビティ内に収納された第２の半導体基板と、前記第１または第２の半導体基板に接続された外部接続端子とを備えたことを特徴とする。
この構成により、第１の半導体基板と第２の半導体基板とからなる２つの基板で回路構成がなされているため、両基板上に形成された半導体装置は相互にノイズを与えにくい状態となっており、第１および第２の半導体基板で容易に回路素子を分離形成することができるため不要輻射の低減を図ることができる。また、第１の半導体基板に形成されたキャビティに当接するように第２の半導体基板が搭載されているため、強固に接合されており、剥離が生じにくく機械的衝撃に強い。また当接面積が大きいため、機能的接続と機能的分離が容易であり、一部では当接面で電気的接続をはかりつつ、一部では当接面で電気的絶縁を図ることが出来る。
また第１および第２の半導体基板それぞれに回路素子の形成を行った後に、両者を接合することができるため、不要な熱工程を経ることなく形成することができ、微細かつ高精度の半導体装置を提供することができる。
また、第１の半導体基板に形成されたキャビティに第２の半導体基板を接合した後に回路素子を形成することにより、通常の半導体プロセスで、容易に、不要輻射に強い半導体装置を形成することができる。
外部接続端子の形成が容易であり、外側にある第１の半導体基板を実装基板として用いる場合にも実装基板が半導体基板で構成されているため、この第１の半導体基板が外部からの不要輻射のバッファとなり、不要輻射の伝搬を抑制することができる。また、半導体基板内に不純物拡散層を形成することにより貫通孔を形成することなく拡散領域の形成により他の面への接続端子の取り出しが容易であり、相互に他方の半導体基板に外部接続端子を形成することができる。ファインピッチでの形成が可能となるため、小型化が可能となる。
また、第１の半導体基板を配線基板として用いる場合にも、拡散層の形成による電気的接続を用いることにより容易に内部での接続が可能であり、構造が簡単で、小型化、薄型化が容易となる。
さらにまた、第１および第２の半導体基板の線膨張率を近いものとすることができ、温度変化に対しても強度の高いものを得ることができる。さらにまたキャビティの形成が通常のエッチング工程により容易に制御可能である。また、信号処理回路などの能動素子の集積された第１の半導体基板を用いるようにすれば、チップ部品の搭載が不要でかつ小型化薄型化が可能となり、しかも実装後ダイシングすることにより個々の部品に分割するいわゆるＣＳＰ（チップサイズパッケージ化）工程での形成が容易となる。この場合はダイシング後にバンプや半田ボールなどの外部接続端子を形成するようにしてもよい。
また、大規模な設備なしに、実装メーカーでの組み立てが実現可能となる。
また、本発明の半導体装置は、キャビティの内壁の少なくとも一部が絶縁層を介して前記第２の半導体基板に当接しているものを含む。
この構成によれば、ノイズ信号の伝達手段を絶つことができ、不要輻射対策が容易に実現可能である。
また、本発明の半導体装置は、前記キャビティの内壁全体が絶縁層を介して前記第２の半導体基板に当接しているものを含む。
この構成によれば、確実にノイズ信号の伝達手段を絶つことができ、不要輻射対策が容易に実現可能である。
また、本発明の半導体装置は、前記第２の半導体基板の電極形成面が前記キャビティの内壁に当接しているものを含む。
この構成によれば、第１および第２の半導体基板の相互接続を行う場合にも深さ方向の配線距離が短くてすむため、配線長の総和が低減され、寄生抵抗の低減を図ることができる。
また、本発明の半導体装置は、前記第２の半導体基板の電極形成面が前記第１の半導体基板のキャビティ形成面と同一面側に位置しているものを含む。
この構成によれば、再配列配線の形成をはじめ、外部接続端子形成のための処理が一括して実現できるため外部接続が容易である。また外部接続端子形成面が平坦であるため、外部接続端子の形成が容易でよりファインピッチ化が可能となる。
また、本発明の半導体装置は、前記第１の半導体基板の前記キャビティ形成面と、前記第２の半導体基板の表面とは同一面上にあるものを含む。
この構成によれば、通常のリソグラフィ工程で第１および第２の半導体基板表面への性配列配線などの外部接続配線が高精度かつ容易に実現可能である。
また、本発明の半導体装置は、前記外部接続端子が、前記第１の半導体基板の前記キャビティ形成面と、前記第２の半導体基板の表面とに形成された突出部であるものを含む。
この構成により、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造が容易に実現でき、小型で信頼性の高いものとなる。また端子間距離を十分に大きく取ることができる。
また、本発明の半導体装置は、前記外部接続端子が、前記第２の半導体基板から前記第１の半導体基板の前記キャビティ形成面に伸長する導体パターンを介して前記第１の半導体基板上に導出されたものを含む。
この構成により、容易に外部接続が実現可能となる。また、外部接続端子形成面が増大するため、端子間距離の増大を図ることが可能となる。さらにまた、積層した場合の相互接続がこの導体パターンを介して実現可能となる。
また本発明の半導体装置は、前記外部接続端子が、前記第２の半導体基板から前記基板の前記キャビティ形成面に伸長する導体パターンを含む再配列配線部を介して導出されるものを含む。
この構成により、外部接続端子形成面が増大するため、端子間距離の増大を図ることが可能となる。
また本発明の半導体装置は、前記第２の半導体基板が第１の半導体基板の前記キャビティ内に絶縁性樹脂を介して固着されるものを含む。
この構成により、第２の半導体基板はより強固にキャビティ内に固着される。
また本発明の半導体装置は、前記第２の半導体基板が前記キャビティとの間に空隙を有するものを含む。
この構成により、基板と第２の半導体基板との線膨張率が異なる場合にはこの空隙がバッファとなり、基板クラックが生じるのを防止することができる。また、基板が導電性基板である場合には、この空隙の存在により浮遊容量の増大を防ぐことができる。
また本発明の半導体装置は、前記第１および第２の半導体基板はいずれも同一組成をもつ基板であるものを含む。
この構成により、線膨張率も近く、信頼性の高いものとなる。
また本発明の半導体装置は、前記第１および第２の半導体基板がいずれもシリコンで構成されるものを含む。
この構成により、線膨張率もより近く、信頼性の高いものとなる。
また本発明の半導体装置は、前記第１および第２の半導体基板は不純物濃度が異なる基板であるものを含む。
また本発明の半導体装置は、前記第２の半導体基板は第１の半導体基板のキャビティ内壁に直接接合によって接合された基板であるものを含む。
この構成によれば接着剤を用いることなく密着性の良好な接合を得ることができる。
また本発明の半導体装置は、前記第１および第２の半導体基板は当接面で異なる導電型を有し、前記当接面がＰＮ接合を形成しているものを含む。
この構成によれば当接面にダイオードが形成されることになり短絡防止効果を確実にすることができる。
また本発明の半導体装置は、前記第１および第２の半導体基板は容量結合をなすように絶縁膜を介して当接しているものを含む。
この構成によれば当接部を利用して、バイパスコンデンサを形成し、基板電位の安定化をはかることができ、ノイズの低減をはかることができる。
また本発明の半導体装置は、前記第１の半導体基板は当接面以外の領域で導電性部材を介して第２の半導体基板に接続されているものを含む。
この構成により、配線の自由度が増大する。たとえば前述したように再配列配線をキャビティ形成面に形成するなどの方法も有効である。
本発明の半導体装置の製造方法は、第１の半導体基板表面に形成されたキャビティ内に、第２の半導体基板を搭載する工程と、前記第１または第２の半導体基板表面に外部接続端子を接続する工程とを含むことを特徴とする。
この構成により、第２の半導体基板をキャビティに装着すればよいため、位置決めも容易である。また樹脂封止のための熱工程を経ることなく実装することもでき、熱による第２の半導体基板の劣化を防止することができる。
本発明の半導体装置の製造方法は、前記搭載する工程の後、前記キャビティの形成されたキャビティ形成面と前記第２の半導体基板表面とを平坦化する工程を含む。
この構成により、表面の平坦化をはかることができ、装着時に表面に凹凸があった場合にも効率よく平坦面を形成することができる。
本発明の半導体装置の製造方法は、前記平坦化する工程の後、前記第２の半導体基板の前記電極形成面と前記第１の半導体基板のキャビティ形成面に、再配列配線を形成する工程を含む。
この構成により、第１および第２の半導体基板上への再配列配線の形成を一括して行うことができるため、容易に信頼性の高い配線の形成が可能となる。
本発明の半導体装置の製造方法は、前記平坦化する工程はＣＭＰ工程であるものを含む。
この構成により、ＣＭＰで平坦化することにより平坦性のよい基板表面を得ることができ、1枚の半導体基板に対する扱いと同様の扱いで一括処理することができ、通常の半導体プロセスが適用可能である。
本発明の半導体装置の製造方法は、前記平坦化する工程が、所定深さにイオン注入を行い、へき開面を形成する工程と、前記へき界面を界面として界面剥離を行う工程であるものを含む。
この構成によれば、容易に平坦化が可能となる。この場合は平坦化のあと素子領域を形成するのが望ましい。これにより第１および第２の半導体基板上への素子形成が一括して実現可能となり製造工程の簡略化を図ることができる。また位置あわせが不要となる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、前記第２の半導体基板に素子領域を形成する工程を含む。
この構成により、第１の半導体基板は第２の半導体基板への素子領域形成のための工程を経ることなく形成することができるため、不要な熱工程を低減することができ、素子の劣化防ぐことができる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、前記第１の半導体基板に素子領域を形成する工程を含む。
この構成により、第２の半導体基板は第１の半導体基板への素子領域形成のための工程を経ることなく形成することができるため、不要な熱工程を低減することができ、素子の劣化を防ぐことができる。
本発明の半導体装置の製造方法は、前記搭載する工程の後、前記第１の半導体基板のキャビティの形成された面および第２の半導体基板を接続するように、再配列配線を形成する工程を含む。
この構成により、外部接続端子形成面が平坦であるため、容易に再配列配線を形成することができる。
本発明の半導体装置の製造方法は、前記再配列配線を形成する工程は、薄膜プロセスである。
この構成により、表面が平坦であるためスパッタリングなどの成膜工程フォトリソグラフィ、エッチング工程等を用いた薄膜プロセスで高精度の再配列配線を実現することができる。
本発明の半導体装置の製造方法は、前記再配列配線を形成する工程は、インクジエットプロセスである。
この構成により、表面に凹凸があった場合にも、高精度のパターン形成が可能である。
ウェットプロセスを経ることなく形成することができるため、大規模な設備なしに実装することができ、組立てメーカーでの自由実装が可能となる。
本発明の半導体装置の製造方法は、前記再配列配線のなされた表面の一部に開口部を有する絶縁性層を形成する工程と、前記絶縁性層の上層に前記開口部を介して前記第２の半導体基板の電極と接続するように導電性微粒子を吹き付け、外部接続端子を形成する工程とを含む。
この構成により高精度で信頼性の高い再配列配線を実現することができる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、前記第１および第２の半導体基板表面を鏡面研磨する工程と、前記第１の半導体基板のキャビティ内に第２の半導体基板を直接接合する工程とを含む。
この構成により、接着剤を必要とすることなく直接接合によって接合することができるため、汚染も少なく信頼性の高い半導体装置を得ることができる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、前記第１の半導体基板表面にキャビティを形成する工程と、前記キャビテイ内壁を酸化する工程とを含む。
この構成により、絶縁膜を別途形成することなく絶縁膜を介した接合が可能となり、絶縁膜の位置精度を高く形成することができる。
本発明の半導体装置の製造方法は、前記搭載する工程に先立ち、第２の半導体基板に酸化膜を形成する工程を含む。
この構成により、絶縁膜を別途形成することなく必要とする位置にのみ精度よく絶縁膜を介した接合が可能となり、絶縁膜の位置精度を高く形成することができる。
本発明の半導体装置の製造方法は、第１の半導体ウェーハ表面に、所定の間隔で複数のキャビティを形成する工程と、第２の半導体ウェーハ表面に前記キャビティに符合する突出部を形成する工程と、第１の半導体ウェーハの前記キャビティに、前記突出部が当接するように第２の半導体ウェーハを位置あわせし、第１および第２の半導体ウェーハを接合する工程と、前記第１の半導体ウェーハが露呈するまで前記第２の半導体ウェーハを研磨する工程と、前記第１および第２の半導体ウェーハに所望の素子領域を形成する工程と、前記第１または第２の半導体ウェーハに外部接続端子を形成する工程とを含み、前記第１の半導体ウェーハをダイシングし、第１の半導体基板のキャビティに第２の半導体基板が収納された個々の半導体装置に分割する工程とを含む。
この方法によれば、ウェーハレベルで接合されるため、位置あわせが容易でかつ一括形成であるため通常のウェーハプロセスを用いて製造することができ、製造が極めて容易である。
本発明の半導体装置の製造方法は、前記接合する工程および研磨する工程を経た後、素子領域を形成する工程を実行するようにしたものを含む。
この方法によれば、素子領域が接合工程における温度上昇を経ることなく形成でき信頼性が向上する。
本発明の半導体装置の製造方法は、前記接合する工程に先立ち、前記第１および第２の半導体ウェーハ表面に素子領域を形成する工程を実行するようにしたものを含む。
この方法によれば、素子領域の形成が容易である。反面接合工程における温度などで若干の劣化を招くことがある。
本発明によれば、第１の半導体基板表面に形成したキャビティ内に第２の半導体基板を収納し、コンタクトを形成しているため、不要輻射を低減し、機械的強度が高く、薄型で信頼性の高い半導体装置を形成することができる。
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置の断面図を図１に示す。図２は図１の半導体装置の回路構成を示す説明視図である。
この半導体装置は、ディジタル携帯電話を構成するもので、不要輻射の伝播を防止し、ノイズの低減を図ることを企図し、ベースバンド部と高周波部とを別の基板で構成したことを特徴とするものである。すなわちこの半導体装置は、ベースバンド部を構成するシリコン基板からなる第１の半導体基板１に形成されたキャビティ２内に絶縁膜としての酸化シリコン膜３を介して、高周波部を構成するシリコン基板からなる第２の半導体基板４を搭載したもので、これら第１および第２の半導体基板の外部接続端子は再配列配線５を介して形成される。そして第２の半導体基板の素子形成面４ｅが第１の半導体基板のキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、フェースアップで搭載される。ここで、外部接続端子６は、再配列配線５およびパッシベーション膜７を介して前記キャビティ形成面１ｃ側に位置する第２の半導体基板４の表面および前記第１の半導体基板のキャビティ形成面に配設されている。
この第１の半導体基板１および第２の半導体基板４は、絶縁膜５ａと導体パターン５ｂとからなる再配列配線５を介してチップ表面全体に接続用パッド６ａを形成してなり、この接続用パッド６ａとこの接続用パッド６ａ上に形成された金バンプ６ｂとで外部接続用端子６を構成している。また、キャビティ形成面１ｃに形成された外部接続用端子６も接続用パッド６ａとこの接続用パッド６ａ上に形成された金バンプ６ｂとで構成されている。
そしてこれら第１および第２の半導体基板は直接接合によって接着剤なしに接合される。
このディジタル携帯電話は、図２に示すようにベースバンド部と高周波部とで構成される。ベースバンド部は、マイク１００からの音声信号を符号化する符号化回路１０１と、ディジタル変調機１０２と、マイクロプロセサ１０３と、符号化回路１０１の出力を複号化する複号化回路２０１と、ディジタル復調機２０２と、スピーカ２００から構成される。
また高周波部は、ディジタル変調機１０２からの変調信号を受信する送信高周波回路３０１と、アンテナ共用機３０３からアンテナ３０４を介して信号を送出するとともに、アンテナから受信した信号を、アンテナ共用機３０３を介して受信高周波回路３０２に供給するように構成される。
なおマイク、スピーカは薄膜回路を用いてこの第１の半導体基板の裏面側に形成される。アンテナについても第２の半導体基板表面に形成することができる。
次にこの半導体装置の製造方法について説明する。
まず図３（ａ）に示すように、一導電型のシリコン基板からなる第１の半導体基板１の表面に、フォトリソグラフィおよびエッチングによりキャビティ２を形成し、所望のウェル領域を形成するとともにキャビティ２を形成し、符号化回路１０１、ディジタル変調機１０２、マイクロプロセサ１０３、複号化回路２０１、ディジタル復調機２０２とからなるベースバンド部を形成する。これらの各回路はトランジスタの組み合わせで構成されるがここでは図示を省略する。また１ｃはキャビティ形成面を示す。
次いで図３（ｂ）に示すように、この第１の半導体基板１のキャビティ形成面１ｃに再配列配線５（絶縁膜５ａ、導体パターン５ｂ）を形成するとともにＣＶＤ法により酸化シリコン膜３を形成する。さらにこの上層に接続用パッド６ａおよびバンプ６ｂを形成しておく。
そして図３（ｃ）に示すように、第２の半導体基板としてのシリコン基板に送信高周波回路３０１と、アンテナ共用機３０３と、受信高周波回路３０２からなる高周波部を形成し、さらにこの上層に接続用パッド６ａおよびバンプ６ｂを形成しておく。そしてこの第２の半導体基板を、第１の半導体基板のキャビティ２に、直接接合により接合する。ここでもこれらの各回路はトランジスタの組み合わせで構成されるがここでは図示を省略する。
ここで第２の半導体基板４は酸化シリコン膜３を介して、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、フェースアップで配置し、図３（ｄ）に示すように、常温で直接接合する。
この後、パッシベーション膜７を形成し、図１および図２に示した半導体装置が形成される。ここでパッシベーション膜は、外部接続用端子となるバンプ６ｂが露呈するような膜厚で形成する。このとき接合に先立ち、第１および第２の半導体基板の接合面は化学的研磨により清浄化しておく。
ここで第１および第２の半導体基板の電気的接続は外部接続端子を介して行なう。
この半導体装置は、高周波部とベースバンド部とが別の基板上に形成されているため、不要輻射によるノイズの発生を抑制することができ、また第１の半導体基板のキャビティに第２の半導体基板が直接接合により装着されているため、機械的強度も高い。
加えて、この構造では、それぞれ素子領域および配線を形成した半導体基板を用いて接合するため熱工程を最低限に抑えて形成することができ、熱による半導体基板の劣化を防止することができる。
なおここで接続用パッド６ａとしては、膜厚２０μｍ程度の銅パターンからなる配線パターンを形成する。なおこの銅パターンの表面に形成されるバンプ６ｂは金に限定されることなく、熱圧着法に適したＮｉめっき等でもよい。この半田ボールは鉛フリー半田であることが望ましい。
また、本実施の形態では、外部接続端子はキャビティへの装着前に形成されているため、装着後の第２の半導体基板４の表面と、キャビティ形成面とは必ずしも同一高さとなっていなくてもよい。
（実施の形態２）
前記実施の形態１では、第１の半導体基板１と第２の半導体基板４とは絶縁膜である酸化シリコン膜３を介して直接接合したが、キャビティ２の内部で一部電気的に接続するようにしてもよい。この例では、図４に断面図を示すように、酸化シリコン膜３の一部にコンタクトホールＨを形成するとともに、このコンタクトホールＨに相当する領域の第１および第２の半導体基板を高濃度にドープされたコンタクト領域（図示せず）としておくことにより、接合により良好な電気的接続も達成できるように構成される。
なおこの構造ではバンプに代えて、接続用パッド１６ａの外周までを覆うように形成した半田ボール１６ｂを形成し、外部接続端子１６を構成する。ここで接続用パッド１６と半田ボールとの間には窒化チタンＴｉＮ、金Ａｕなどの密着性層を介在させるが図示しない。
この構成により、接続に使用できる面積が増大し、絶縁が必要な箇所では絶縁し、接続を必要とする箇所ではコンタクトホールＨで構成されたコンタクト領域を介して効率よく接続することができる。
（実施の形態３）
前記実施の形態１では、第１の半導体基板１と第２の半導体基板４とは絶縁膜である酸化シリコン膜３を介して直接接合し、外部接続端子で第１および第２の半導体基板の接続を行なうようにしたが、本実施の形態では、図５および図６に示すように再配列配線で第１および第２の半導体基板を相互接続するようにしている。図５は図６のＡ−Ａ断面図である。
この例で第２の半導体基板４表面から第１の半導体基板１表面に伸長する導体パターン５Ｓによって電気的に相互接続されていることを特徴とする。また、この導体パターン５ｂ、５Ｓおよび接続用パッド１６ａは、キャビティに第２の半導体基板を搭載した後、同一工程で第１および第２の半導体基板上に形成されることを特徴とする。すなわちこの再配列配線５、少なくとも導体パターン５ｂ、５ｓ、パッシベーション膜７および外部接続端子１６は、キャビティに半導体チップを搭載した後、スパッタリング法によって形成される。そして金バンプは表面をレジスト（図示せず）被覆した状態で無電解めっきを行なうことによって形成され、さらにその外側を半田ボール１６ｂで被覆し外部接続端子１６を構成している。なお図６に示すように、第２の半導体基板上の外部接続端子１６は導体パターン１６Ｓを介して基板上の外部接続端子６と電気的に接続されており、配線長が長くなるのを防止している。
次にこの半導体装置の製造方法について説明する。
まず図７（ａ）に示すように、キャビティ２を持つ第１の半導体基板１を用意する。
次いで図７（ｂ）に示すように、キャビティ２に、第２の半導体チップ基板４を搭載する。ここでは酸化シリコン膜３を介して、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、第２の半導体基板４を直接接合により接合固定する。
この後図７（ｃ）に示すように、表面をエッチバックにより平坦化し、第１および第２の半導体基板表面が同一面となるようにし、所望の半導体プロセスを経てトランジスタなどの回路素子を形成する。さらにＣＶＤ法により表面全体に酸化シリコン膜５ａを形成し、フォトリソグラフィによってスルーホールと形成するとともに導体パターン５ｂ、５Ｓを形成して再配列配線５を形成する。そしてパッシベーション膜７の形成を経て、インクジェット法により外部接続端子１６を形成する。また相互接続用の導体パターン１６Ｓを含むように形成され、外部接続端子の形成される領域以外はポリイミド樹脂等の絶縁性樹脂で被覆する。
そして図７（ｄ）に示すように、更にこの接続用パッド上に金バンプを形成し、図５及び６に示したような半導体装置が形成される。図５では金バンプ上に半田ボール１６ｂを形成している。
この方法によれば、第１および第２の半導体基板を接合後、素子領域を形成しているため、位置あわせが不要であり、相対的な位置精度の向上をはかることができる。また、導体パターンを形成すると共に、この上にバンプを形成しているため第１および第２の半導体基板に対し同時に素子領域および外部接続端子を形成することができる。また、第１および第２の半導体基板内部での相互接続も可能であるため配線の自由度が高い。
また、平坦面上に成膜することによって形成されるため、ファインピッチでの形成が容易に可能となる。
この場合も、深さ方向の配線距離が短くてすむため、配線長の総和が低減され、寄生抵抗の低減を図ることができる。
また前記外部接続端子が、基板上にも形成されるため、外部接続端子形成面が増大し、端子間距離の増大を図ることが可能となる。
（実施の形態４）
前記実施の形態１乃至３では、キャビティ２内に第２の半導体基板を間隙なしに装着したが、本実施の形態では図８に示すように、外周に隙間Ｃを持つようにしてもよい。
キャビティの構造および半導体基板の構造は前記実施の形態１乃至３と同様であるが、キャビティ２への第２の半導体基板４の固定は絶縁性樹脂を介して接合している。他部については実施の形態１の半導体装置と同様に形成される。
これにより、浮遊容量を低減することができる。
なお前記実施の形態１乃至４において第１および第２の半導体基板はシリコンであってかつそれぞれの機能に応じた不純物濃度を用いればよく、不純物濃度の異なるものを用いることにより、形成する回路構成に応じた比抵抗を持つものをベースにすることができるため、構造の簡略化を図ることができる。
（実施の形態５）
さらにまた、図９に示すように、第１および第２の半導体基板１，４に絶縁膜を介在させることなく直接接合してもよい。
この場合、接合部の不純物濃度を低くしておくのが望ましい。
（実施の形態６）
さらにまた、図１０に示すように、第１および第２の半導体基板１，４に絶縁膜を介在させることなく直接接合し、かつｐｎ接合を形成するようにしてもよい。
これにより、第１および第２の半導体基板間には第１の半導体基板のキャビティ内壁に形成されたｎ層２３ｎと第２の半導体基板の外壁に形成されたｐ層２３ｐとでｐｎ接合が形成されダイオードが形成された状態となる。
また、この構成によれば第１および第２の半導体基板１，４の絶縁分離が可能となる効果がある。
（実施の形態７）
さらにまた、前記実施の形態では、基板単位の製造方法について説明したが、第１の半導体基板をウェーハレベルで使用し、外部接続端子を形成した後に個々の素子に分割してもよい。図１１に説明図を示すように、シリコンウェーハ１１に形成されたキャビティ２にそれぞれ第２の半導体基板４を装着し、諸工程を経て外部接続端子６を形成したのち、ダイシングラインＤＬに沿ってダイシングし半導体装置を形成するものである。
すなわち、まず図１２（ａ）に示すように、シリコンウェーハ１１表面にフォトリソグラフィによりキャビティ形成用のマスクパターンＲ１を形成し、これをマスクとしてエッチングすることにより、キャビティ２を形成する。
そして、図１２（ｂ）に示すように所望の素子領域（図示せず）を形成した後、キャビティ内壁に酸化シリコン膜３を形成する。
そして、図１２（ｃ）に示すように、所望の素子領域を形成した第２の半導体基板４としてのシリコン基板を、キャビティ内壁に直接接合する。ここで第２の半導体基板４は支持テープ２０によって一体的に支持されており、これにより位置あわせが容易である。
さらに、図１２（ｄ）に示すように、支持テープ２０を除去する。
そして、図１３（ｅ）に示すように、所定の深さまで水素イオンの注入を行い、アモルファス領域２１を形成する。
この後、図１３（ｆ）に示すように、酸化雰囲気中で熱処理を行い、アモルファス領域２１を酸化領域２２とする。
そして、図１３（ｇ）に示すように、へき開により、酸化領域２２を剥離除去する。
このようにして平坦化のなされた基板表面に酸化シリコン膜２５ａを形成し、フォトリソグラフィによりコンタクトホールを形成した後、アルミニウムパターンからなる配線層２５ｂを形成する。
そして、図１３（ｈ）に示すように、パッシベーション膜を７形成した後、接続用パッド２６ａを介して半田ボール２６ｂを形成しこれを外部接続端子２６とする。
最後に、ダイシングラインＤＬに沿ってダイシングすることにより個々の半導体装置に分離する。
このようにして精度よく不要輻射の抑制されたディジタル携帯電話を形成することができる。
この方法によれば、ウェーハレベルで接合されるため、位置あわせが容易でかつ一括形成であるため通常のウェーハプロセスを用いて製造することができ、製造が極めて容易である。
（実施の形態８）
さらにまた、前記実施の形態では、第１の半導体基板のみをウェーハレベルで形成したが、本実施の形態では第２の半導体基板についてもウェーハレベルで接合する方法について説明する。すなわち図１４に概要説明図を示すように、キャビティ２を形成するとともにベースバンド部の回路を形成した第１のシリコンウェーハ１１と、高周波回路部を構成する素子領域を形成するとともにこの部分を突出せしめるように溝部Ｔを形成した第２のシリコンウェーハ３２を接合し、この後ＣＭＰにより第２のシリコンウェーハ側を研磨して、第１のシリコンウェーハ１１のキャビティ形成面１１ｃを露呈せしめるようにしたもので、その後は前記実施の形態７の図１３（ｄ）以降と同様に形成する。
すなわち、第１の半導体基板については前記実施の形態７と同様に形成する。すなわちまず図１５（ａ）に示すように、第１のシリコンウェーハ１１表面にフォトリソグラフィによりキャビティ形成用のマスクパターンＲ１を形成し、これをマスクとしてエッチングすることによりキャビティ２を形成する。
そして、図１５（ｂ）に示すように所望の素子領域（図示せず）を形成した後、キャビティ内壁に酸化シリコン膜３を形成する。
そして、図１５（ｃ）に示すように、第２のシリコンウェーハ３１表面に通常の半導体プロセスにより所望の素子領域を形成した後、前記マスクパターンＲ１とは反転パターンである第２のマスクパターンＲ２を形成しこれをマスクとしてエッチングを行い、キャビティに相当する領域に凸部３２を構成する。
この後、図１５（ｄ）に示すように、第１のシリコンウェーハ１１のキャビティ２に第２のシリコンウェーハ３１の凸部３２が符合するように、位置決めし、凸部３２を、キャビティ２内壁に直接接合する。
さらに、図１６（ｅ）に示すように、第２のシリコンウェーハ３１側からＣＭＰを行い、キャビティ２形成面１Ｃと第２の半導体基板４の表面とが同一面となるように平坦化する。
この後、図１６（ｆ）に示すように、前記実施の形態８と同様に再配列配線および外部接続端子を形成し、最後に、ダイシングラインＤＬに沿ってダイシングすることにより個々の半導体装置に分離する。
このようにして精度よく不要輻射の抑制されたディジタル携帯電話を形成することができる。
この方法によれば、ウェーハレベルで接合されるため、位置あわせが容易でかつ一括形成であるため通常のウェーハプロセスを用いて外部接続端子の形成まで製造することができ、製造が極めて容易である。
また、第２の半導体基板は接合後に平坦化されるため均一な表面を得ることができる上、より薄型化が可能となる。
この場合、スクリーン印刷法では、半導体チップ表面と基板のキャビティ形成面とは同一表面であるのが望ましいが、段差がある場合はインクジェット法などを用いるようにすれば、高精度の導電性パターンが形成でき、電極パッドあるいはバンプの形成も可能となる。
（実施の形態９）
本実施の形態では、図１７に示すように、第２の半導体基板をＳＯＩ基板で構成してもよい。この場合ＳＯＩ基板の表面側は再配列配線で相互接続し、裏面側は第１の半導体基板とキャビティ内で接続するようにしてもよい。
ＳＯＩ基板４０は表面に酸化シリコン膜４３の形成されたベース層としてのシリコン基板４１上に酸化シリコン膜４３を挟んでシリコン基板４２を直接接合してなるものである。
これにより、接続面積が増大し、パッドを大きくすることにより接続が確実となる。
（実施の形態１０）
前記実施の形態１乃至９では、１枚の基板に１枚の半導体チップを搭載する例について説明したが、本実施の形態では、図１８に示すように、第１の半導体基板１に２つのキャビティ２ａ、２ｂを形成し、第１及び第２の半導体チップ４ａ、４ｂをフェースアップで形成し、同様に導体パターン及び外部接続端子６を形成したものである。
製造に際しては前記実施の形態１及び２と同様に形成されるが、導体パターンを第１の半導体チップ上から第２の半導体チップ上に至るように一体的に形成するとともに保護膜を兼ねた絶縁膜を一体形成することにより、２つの半導体チップの電気的接続が同時に可能となる。またマザーボード上で配線に要する面積も少なくかつ確実な接続が可能となる。
この構造では、２つの半導体チップの搭載位置がキャビティによって規定されているため、位置ずれも少なく信頼性の高い実装が可能となる。
（実施の形態１１）
前記実施の形態１０では、第１及び第２の半導体チップを第１の半導体基板の一方の面に並置したが、図１９に示すように本実施の形態では背中合わせに第１及び第２の半導体チップ４ａ、４ｂを搭載している。
この場合は、基板の側壁をとおるように、インクジェットなどにより導体パターンを形成し両者を電気的に接続することも可能である。
また、この一方の面側には半導体チップを搭載し、他方の面側にはコンデンサや抵抗などのチップ部品、制御ＭＣＭ等を搭載するようにしてもよい。
この構成により、線膨張率を半導体チップに近いものとすることができ、熱膨張率の差により、温度変化時にクラックが発生したりすることなく、温度変化に対しても信頼性の高いものとなる。
また、ＣＶＤ酸化膜および配線パターンなどで構成される再配列配線の形成を含めて薄膜プロセスで一体的に形成できるため、製造が容易である。
さらにまた、この場合、半導体基板内に不純物拡散層を形成することにより、貫通孔を形成することなく基板のキャビティ形成面側と対向面側あるいは他の面を貫通する導体部を形成することが容易となる。さらにまたキャビティの形成が通常のエッチング工程により容易に制御可能である。
またフォトリソグラフィを用いて容易に微細かつ高精度のキャビティ寸法制御が可能である上、再配列配線を含めた配線構造及び外部接続端子が極めて高精度に形成可能であるため微細化が容易となる。
そしてまた、信号処理回路などの能動素子の集積された半導体基板を用いるようにすれば、チップ部品の搭載が不要でかつ小型化薄型化が可能となる。しかも実装後ダイシングすることにより個々の部品に分割するいわゆるＣＳＰ（チップサイズパッケージ化）工程での形成が容易となる。この場合はダイシング後にバンプや半田ボールなどの端子を形成するようにしてもよい。
ここで用いられる半導体チップとしては、バイポーラトランジスタ、ＦＥＴ、ダイオード、ＩＣなど、シリコン基板やガリウム砒素などの化合半導体基板を用いたデバイスに適用可能である。
また、リチウムニオベート、リチウムタンタレートなどの単結晶圧電基板を用いてもよい。
また導電性基板や半導体基板を用いる場合には、前述したように、キャビティ内壁に酸化膜を形成するなど、表面を絶縁化しておくのが望ましい。
また、半導体基板表面は通常酸化シリコン膜、窒化シリコン膜などで被覆されているが、ベアで用いられるため、保護のためにこの上層を封止樹脂で全面コーティングしておくようにするのが望ましい。
また、パッド材料としてはＣｕ，Ａｕ，Ａｇ，Ａｌ，Ｃｕ／Ｎｉ／Ａｕ等が適用可能である。更にバンプ材料としては半田層、Ａｕめっき、Ａｕスタッドバンプ、Ｎｉ、Ｃｕボールなどが適用可能である。
本発明の半導体装置は、不要輻射を低減し、小型でかつ機械的強度が高く、高精度のパターン形成が可能であることから、携帯電話やノートパソコンのみならず、種々の電子機器への適用が可能である。
本発明の実施の形態１における半導体装置を示す断面図である。 本発明の実施の形態１の半導体装置の回路構成を示す図である。 本発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。 本発明の実施の形態２における半導体装置を示す断面図である。 本発明の実施の形態３の半導体装置の断面図である。 本発明の実施の形態３の半導体装置の下視図である。 本発明の実施の形態３の半導体装置の製造方法を示す工程断面図である。 本発明の第４の実施の形態における半導体装置を示す断面図である。 本発明の実施の形態５の半導体装置示す断面図である。 本発明の実施の形態６の半導体装置を示す断面図である。 本発明の実施の形態７の半導体装置の製造方法の概念を示す説明図である。 本発明の実施の形態７の半導体装置の製造工程図である。 本発明の実施の形態７の半導体装置の製造工程図である。 本発明の実施の形態８の半導体装置の製造方法の概念を示す説明図である。 本発明の実施の形態８の半導体装置の製造工程を示す断面図である。 本発明の実施の形態８の半導体装置の製造工程を示す断面図である。 本発明の実施の形態９の半導体装置を示す要部説明図である。 本発明の実施の形態１０の半導体装置を示す要部説明図である。 本発明の実施の形態１１の半導体装置を示す要部説明図である。
符号の説明
１ 第１の半導体基板
２ キャビティ
３ 酸化シリコン膜
４ 第２の半導体基板
５ 再配列配線
６ 外部接続端子
１ｃ キャビティ形成面
４ｅ 電極形成面

Claims (35)

  1. 表面にキャビティを有する第１の半導体基板と、
    前記キャビティ内に収納された第２の半導体基板と、
    前記第１または第２の半導体基板に接続された外部接続端子とを備えたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記キャビティの内壁の少なくとも一部が絶縁層を介して前記第２の半導体基板に当接していることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記キャビティの内壁全体が絶縁層を介して前記第２の半導体基板に当接していることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれかに記載の半導体装置であって、
    前記第２の半導体基板の電極形成面が前記キャビティの内壁に当接していることを特徴とする半導体装置。
  5. 請求項１乃至３のいずれかに記載の半導体装置であって、
    前記第２の半導体基板の電極形成面が前記第１の半導体基板のキャビティ形成面と同一面側に位置していることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれかに記載の半導体装置であって、
    前記第１の半導体基板の前記キャビティ形成面と、前記第２の半導体基板の表面とは同一面上にある半導体装置。
  7. 請求項１乃至６のいずれかに記載の半導体装置において、
    前記外部接続端子は、前記第１の半導体基板の前記キャビティ形成面と、前記第２の半導体基板の表面とに形成された突出部である半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記外部接続端子は、前記第２の半導体基板から前記第１の半導体基板の前記キャビティ形成面に伸長する導体パターンを介して前記第１の半導体基板上に導出されたものを含む半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記外部接続端子は、前記第２の半導体基板から前記第１の半導体基板の前記キャビティ形成面に伸長する導体パターンを含む再配列配線部を介して導出される半導体装置。
  10. 請求項１乃至９のいずれかに記載の半導体装置において、
    前記第２の半導体基板は前記第１の半導体基板の前記キャビティ内に絶縁性樹脂を介して固着される半導体装置。
  11. 請求項１乃至１０に記載の半導体装置において、
    前記第２の半導体基板は前記第１の半導体基板の前記キャビティ内壁との間に空隙を有するように配置された半導体装置。
  12. 請求項１乃至１１に記載の半導体装置において、
    前記第１および第２の半導体基板はいずれも同一組成をもつ基板である半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記第１および第２の半導体基板はいずれもシリコンで構成される半導体装置。
  14. 請求項１２または１３に記載の半導体装置において、
    前記第１および第２の半導体基板は不純物濃度が異なる基板である半導体装置。
  15. 請求項１に記載の半導体装置において、
    前記第１の半導体基板は第２の半導体基板のキャビティ内壁に直接接合によって接合された基板である半導体装置。
  16. 請求項１に記載の半導体装置において、
    前記第１および第２の半導体基板は当接面で異なる導電型を有し、前記当接面がＰＮ接合を形成していることを特徴とする半導体装置。
  17. 請求項１に記載の半導体装置において、
    前記第１および第２の半導体基板は容量結合をなすように絶縁膜を介して当接していることを特徴とする半導体装置。
  18. 請求項１に記載の半導体装置において、
    前記第１の半導体基板は当接面以外の領域で導電性部材を介して第２の半導体基板に接続されていることを特徴とする半導体装置。
  19. 第１の半導体基板表面に形成されたキャビティ内に、
    第２の半導体基板を搭載する工程と、
    前記第１または第２の半導体基板表面に外部接続端子を接続する工程とを含む半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記搭載する工程の後、前記キャビティの形成されたキャビティ形成面と前記第２の半導体基板表面とを平坦化する工程とを含む半導体装置の製造方法。
  21. 請求項２０に記載の半導体装置の製造方法において、
    前記平坦化する工程の後、前記第２の半導体基板の前記電極形成面と前記第１の半導体基板のキャビティ形成面に、再配列配線を形成する工程を含む半導体装置の製造方法。
  22. 請求項１９または２０に記載の半導体装置の製造方法において、
    前記平坦化する工程はＣＭＰ工程である半導体装置の製造方法。
  23. 請求項１９または２０に記載の半導体装置の製造方法において、
    前記平坦化する工程は、所定深さにイオン注入を行い、へき開面を形成する工程と、
    前記へき界面を界面として界面剥離を行う工程である半導体装置の製造方法。
  24. 請求項１９乃至２３のいずれかに記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、前記第２の半導体基板に素子領域を形成する工程を含む半導体装置の製造方法。
  25. 請求項１９乃至２４のいずれかに記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、前記第１の半導体基板に素子領域を形成する工程を含む半導体装置の製造方法。
  26. 請求項１９乃至２５のいずれかに記載の半導体装置の製造方法において、
    前記搭載する工程の後、前記第１の半導体基板のキャビティの形成された面および第２の半導体基板を接続するように、再配列配線を形成する工程を含む半導体装置の製造方法。
  27. 請求項２６に記載の半導体装置の製造方法において、
    前記再配列配線を形成する工程は、薄膜プロセスである半導体装置の製造方法。
  28. 請求項２６に記載の半導体装置の製造方法において、
    前記再配列配線を形成する工程は、インクジエットプロセスである半導体装置の製造方法。
  29. 請求項２６または２７に記載の半導体装置の製造方法において、
    前記再配列配線のなされた表面の一部に開口部を有する絶縁性層を形成する工程と、
    前記絶縁性層の上層に前記開口部を介して前記第２の半導体基板の電極と接続するように導電性微粒子を吹き付け、外部接続端子を形成する工程とを含む半導体装置の製造方法。
  30. 請求項１９に記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、
    前記第１および第２の半導体基板表面を鏡面研磨する工程と、
    前記第１の半導体基板のキャビティ内に第２の半導体基板を直接接合する工程とを含む半導体装置の製造方法。
  31. 請求項３０に記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、
    前記第１の半導体基板表面にキャビティを形成する工程と、
    前記キャビテイ内壁を酸化する工程とを含む半導体装置の製造方法。
  32. 請求項３０に記載の半導体装置の製造方法において、
    前記搭載する工程に先立ち、
    前記第２の半導体基板の表面を酸化する工程を含む半導体装置の製造方法。
  33. 請求項１９乃至３２のいずれかに記載の半導体装置の製造方法において、
    第１の半導体ウェーハ表面に、所定の間隔で複数のキャビティを形成する工程と、
    第２の半導体ウェーハ表面に前記キャビティに符合する突出部を形成する工程と、
    第１の半導体ウェーハの前記キャビティに、前記突出部が当接するように第２の半導体ウェーハを位置あわせし、第１および第２の半導体ウェーハを接合する工程と、
    前記第１の半導体ウェーハが露呈するまで前記第２の半導体ウェーハを研磨する工程と、
    前記第１および第２の半導体ウェーハに所望の素子領域を形成する工程と、
    前記第１または第２の半導体ウェーハに外部接続端子を形成する工程とを含み、
    前記第１の半導体ウェーハをダイシングし、第１の半導体基板のキャビティに第２の半導体基板が収納された個々の半導体装置に分割する工程とを含む半導体装置の製造方法。
  34. 請求項３３に記載の半導体装置の製造方法において、
    前記接合する工程および研磨する工程を経た後、素子領域を形成する工程を実行するようにしたことを特徴とする半導体装置の製造方法。
  35. 請求項３３に記載の半導体装置の製造方法において、
    前記接合する工程に先立ち、前記第１および第２の半導体ウェーハ表面に素子領域を形成する工程を実行するようににしたことを特徴とする半導体装置の製造方法。
JP2004234687A 2004-08-11 2004-08-11 半導体装置 Expired - Fee Related JP5027990B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004234687A JP5027990B2 (ja) 2004-08-11 2004-08-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004234687A JP5027990B2 (ja) 2004-08-11 2004-08-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2006054309A true JP2006054309A (ja) 2006-02-23
JP5027990B2 JP5027990B2 (ja) 2012-09-19

Family

ID=36031590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004234687A Expired - Fee Related JP5027990B2 (ja) 2004-08-11 2004-08-11 半導体装置

Country Status (1)

Country Link
JP (1) JP5027990B2 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03142869A (ja) * 1989-10-27 1991-06-18 Toyota Motor Corp 複合型半導体装置
JPH04313283A (ja) * 1991-04-11 1992-11-05 Eastman Kodak Japan Kk 半導体デバイスとｉｃチップの実装方法
JPH0745649A (ja) * 1993-07-30 1995-02-14 Toshiba Corp 樹脂封止型半導体装置およびその製造方法ならびにその実装方法
JPH08250545A (ja) * 1995-03-07 1996-09-27 Matsushita Electron Corp 半導体装置およびその製造方法
JP2001244333A (ja) * 2000-02-29 2001-09-07 Nec Corp 半導体集積回路装置の製造方法
JP2003017494A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004221500A (ja) * 2003-01-17 2004-08-05 Toshiba Microelectronics Corp 半導体装置および半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03142869A (ja) * 1989-10-27 1991-06-18 Toyota Motor Corp 複合型半導体装置
JPH04313283A (ja) * 1991-04-11 1992-11-05 Eastman Kodak Japan Kk 半導体デバイスとｉｃチップの実装方法
JPH0745649A (ja) * 1993-07-30 1995-02-14 Toshiba Corp 樹脂封止型半導体装置およびその製造方法ならびにその実装方法
JPH08250545A (ja) * 1995-03-07 1996-09-27 Matsushita Electron Corp 半導体装置およびその製造方法
JP2001244333A (ja) * 2000-02-29 2001-09-07 Nec Corp 半導体集積回路装置の製造方法
JP2003017494A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004221500A (ja) * 2003-01-17 2004-08-05 Toshiba Microelectronics Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP5027990B2 (ja) 2012-09-19

Similar Documents

Publication Publication Date Title
US9030029B2 (en) Chip package with die and substrate
US7511376B2 (en) Circuitry component with metal layer over die and extending to place not over die
US7345365B2 (en) Electronic component with die and passive device
KR101452548B1 (ko) 후면 수동 디바이스 집적을 이용하는 반도체 다이
US8592959B2 (en) Semiconductor device mounted on a wiring board having a cap
US9219021B2 (en) Semiconductor device including heat dissipating structure
US8309860B2 (en) Electronic component built-in substrate and method of manufacturing the same
US20050101116A1 (en) Integrated circuit device and the manufacturing method thereof
US8592984B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
JP2006203176A (ja) 半導体装置及び半導体モジュール
JP2007157844A (ja) 半導体装置、および半導体装置の製造方法
US20030080422A1 (en) Semiconductor wafer, method of manufacturing semiconductor wafer having bumps, semiconductor chip having bumps and method of manufacturing the same, semiconductor device, circuit board, and electronic equipment
KR101858954B1 (ko) 반도체 패키지 및 이의 제조 방법
US20050184401A1 (en) Wiring substrate, manufacturing method thereof, and semiconductor device
US5869903A (en) Sealed semiconductor device including opposed substrates and metal wall
KR101837514B1 (ko) 반도체 패키지, 이의 제조 방법 및 시스템 인 패키지
JPWO2005122257A1 (ja) コンデンサを内蔵した半導体装置及びその製造方法
JP2003007910A (ja) 半導体装置
JP5027990B2 (ja) 半導体装置
JP2005268701A (ja) 半導体装置、半導体装置の製造方法、これを用いた積層モジュールおよびその製造方法
JP4324768B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20030162320A1 (en) Semiconductor device and method for fabricating the same
JP2006054310A (ja) 半導体装置およびその製造方法
JP2006049602A (ja) 半導体装置およびその製造方法
JP2000332155A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060327

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070808

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071113

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110628

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120511

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20120511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120529

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120625

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150629

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees