JPH01186650A - マスタースライス方式の集積回路 - Google Patents
マスタースライス方式の集積回路Info
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- JPH01186650A JPH01186650A JP63007160A JP716088A JPH01186650A JP H01186650 A JPH01186650 A JP H01186650A JP 63007160 A JP63007160 A JP 63007160A JP 716088 A JP716088 A JP 716088A JP H01186650 A JPH01186650 A JP H01186650A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス方式の集積回路装置に関する
。
。
マスタースライス方式の集積回路装置にはゲートアレイ
と呼ばれ予め作り込まれているマスター基板上に機種固
有のメタライズ層マスクを用いて種々の回路を構成し、
特定の回路機能を有する集積回路を作るものがある。ゲ
ートアレイは所望の論理回路を配線工程により構成し、
前記ゲートアレイのレイアウトに対する配線パターンを
計算機処理により設計するため、フルカスタム方式の集
積回路を製作するのに比べ短期間で製作できるので、近
年需要が増大している。
と呼ばれ予め作り込まれているマスター基板上に機種固
有のメタライズ層マスクを用いて種々の回路を構成し、
特定の回路機能を有する集積回路を作るものがある。ゲ
ートアレイは所望の論理回路を配線工程により構成し、
前記ゲートアレイのレイアウトに対する配線パターンを
計算機処理により設計するため、フルカスタム方式の集
積回路を製作するのに比べ短期間で製作できるので、近
年需要が増大している。
第２図（ａ）、（ｂ）は従来のマスタースライス方式の
集積回路の一例を示す半導体チップの平面図及びＹ−Ｙ
’線断面図である。
集積回路の一例を示す半導体チップの平面図及びＹ−Ｙ
’線断面図である。
第２図（ａ）、（ｂ）に示すように、シリコン基板１の
上に、単純な論理ゲートを構成する複数のトランジスタ
、抵抗、コンデンサ等により成る基本セル６を基本単位
としてその基本セル６を行列状に配置し、互いに隣接す
る基本セル６の間に、各基本セル６に設けた論理ゲート
と他の基本セルの論理ゲート間を接続するための配線チ
ャネル領域８を設けた構成とし、全ての基本セル６と配
線領域８を含む領域の外周に入出力バッファを配置して
集積回路内の信号レベルと外部入出力信号レベルとのイ
ンターフェースとしているのが一般的である。
上に、単純な論理ゲートを構成する複数のトランジスタ
、抵抗、コンデンサ等により成る基本セル６を基本単位
としてその基本セル６を行列状に配置し、互いに隣接す
る基本セル６の間に、各基本セル６に設けた論理ゲート
と他の基本セルの論理ゲート間を接続するための配線チ
ャネル領域８を設けた構成とし、全ての基本セル６と配
線領域８を含む領域の外周に入出力バッファを配置して
集積回路内の信号レベルと外部入出力信号レベルとのイ
ンターフェースとしているのが一般的である。
過去の集積回路の製造技術では、形成される半導体素子
、とりわけトランジスタの性能は比較的低く、論理ゲー
トの論理動作時間（以下ゲート遅延と記す）が大きかっ
た。また、集積度も比較的小規模であったなめに搭載セ
ル数が少なく、論理ゲート間を接続する配線の長さも比
較的短かかった。従って、信号の遅延時間の大部分は論
理ゲートのゲート遅延であり、配線の容量による配線遅
延の影響は比較的小さかった。
、とりわけトランジスタの性能は比較的低く、論理ゲー
トの論理動作時間（以下ゲート遅延と記す）が大きかっ
た。また、集積度も比較的小規模であったなめに搭載セ
ル数が少なく、論理ゲート間を接続する配線の長さも比
較的短かかった。従って、信号の遅延時間の大部分は論
理ゲートのゲート遅延であり、配線の容量による配線遅
延の影響は比較的小さかった。
しかしながら、最近の集積回路の製造技術の進歩は著る
しく、形成される半導体素子、とりわけトランジスタの
性能が大幅に向上しており、論理ゲートのゲート遅延は
以前に比べて数分の−の速さになっている。一方、集積
度の著るしい向上により、以前、搭載ゲート数が数百〜
数千ゲートであったゲートアレイは、最近では致方ゲー
ト搭載のゲートアレイも実用化されるに至っている。こ
のため、論理ゲート間を接続する配線の平均的な配線長
は搭載ゲート数の大規模化に伴ない著るしく増加してい
る。もちろん、配線幅は微細加工等プロセス技術の進歩
により、単位長当りの配線の容量は減少しているが、単
位長当りの配線容量の低減効果よりも、配線の平均的な
配線長の増加する割合の方が大きいため、結果的に、論
理ゲート間を接続する平均的な配線の容量は増加し、配
線の容量による配線遅延の影響は増大している。例えば
、ＥＣＬ論理回路構成のインバーターゲートの場合、従
来の製造技術においてはゲート遅延３００ｐｓ、配線遅
延５０ ｐ ｓ ／ ｍｕであったが、最新の製造技術
を用いることによりゲート遅延１００ｐｓ、配線遅延３
０ ｐ ｓ ／ ｍｍが得られている。なおこのときの
インバーターゲートの消費電力はほぼ等しいものとする
。配線長３龍の標準的な負荷条件では、以前の製造技術
を用いたインバーターゲートの遅延時間は、４５０ｐｓ
、最新の技術を用いたインバーターゲートの遅延時間は
１９０ｐｓとなり、遅延時間に占める配線遅延の割合は
以前の製造技術のものが３３％であるのに対し、最新の
製造技術のものは４７％にも達し、配線の容量の低減が
集積回路の高速化への一つの課題となってきている。
しく、形成される半導体素子、とりわけトランジスタの
性能が大幅に向上しており、論理ゲートのゲート遅延は
以前に比べて数分の−の速さになっている。一方、集積
度の著るしい向上により、以前、搭載ゲート数が数百〜
数千ゲートであったゲートアレイは、最近では致方ゲー
ト搭載のゲートアレイも実用化されるに至っている。こ
のため、論理ゲート間を接続する配線の平均的な配線長
は搭載ゲート数の大規模化に伴ない著るしく増加してい
る。もちろん、配線幅は微細加工等プロセス技術の進歩
により、単位長当りの配線の容量は減少しているが、単
位長当りの配線容量の低減効果よりも、配線の平均的な
配線長の増加する割合の方が大きいため、結果的に、論
理ゲート間を接続する平均的な配線の容量は増加し、配
線の容量による配線遅延の影響は増大している。例えば
、ＥＣＬ論理回路構成のインバーターゲートの場合、従
来の製造技術においてはゲート遅延３００ｐｓ、配線遅
延５０ ｐ ｓ ／ ｍｕであったが、最新の製造技術
を用いることによりゲート遅延１００ｐｓ、配線遅延３
０ ｐ ｓ ／ ｍｍが得られている。なおこのときの
インバーターゲートの消費電力はほぼ等しいものとする
。配線長３龍の標準的な負荷条件では、以前の製造技術
を用いたインバーターゲートの遅延時間は、４５０ｐｓ
、最新の技術を用いたインバーターゲートの遅延時間は
１９０ｐｓとなり、遅延時間に占める配線遅延の割合は
以前の製造技術のものが３３％であるのに対し、最新の
製造技術のものは４７％にも達し、配線の容量の低減が
集積回路の高速化への一つの課題となってきている。
次に、製造方法を簡単に説明する。低不純物濃度のＰ型
シリコン基板１にコレクタ埋込み層となる高不純物濃度
のＮ＋型コレクタ埋込層２．素子分離用のＰ＋型層３の
それぞれを選択的に形成した後、シリコン基板１の全面
にＮ−型のエピタキシャル層４を成長させる。次に、エ
ピタキシャル層４を選択的に酸化して素子分離用酸化膜
５を形成する。次に、全面に層間絶縁膜９を形成し、イ
オン注入法等を用いてＮ“型のコレクタコンタクト領域
１２．Ｐ＋型のベース領域１０．Ｎ＋型のエミッタ領域
１１のそれぞれを選択的に形成して、半導体素子を形成
する。次に、眉間絶縁膜９に設けた開口部を含む表面に
アルミニウム層等を堆積し、選択的にエツチングして前
記開口部でコンタクトする電極１３．基本セル６内の論
理ゲート間を接続する配線１４．基本セル６の相互間を
接続する配線１５をそれぞれ形成する。
シリコン基板１にコレクタ埋込み層となる高不純物濃度
のＮ＋型コレクタ埋込層２．素子分離用のＰ＋型層３の
それぞれを選択的に形成した後、シリコン基板１の全面
にＮ−型のエピタキシャル層４を成長させる。次に、エ
ピタキシャル層４を選択的に酸化して素子分離用酸化膜
５を形成する。次に、全面に層間絶縁膜９を形成し、イ
オン注入法等を用いてＮ“型のコレクタコンタクト領域
１２．Ｐ＋型のベース領域１０．Ｎ＋型のエミッタ領域
１１のそれぞれを選択的に形成して、半導体素子を形成
する。次に、眉間絶縁膜９に設けた開口部を含む表面に
アルミニウム層等を堆積し、選択的にエツチングして前
記開口部でコンタクトする電極１３．基本セル６内の論
理ゲート間を接続する配線１４．基本セル６の相互間を
接続する配線１５をそれぞれ形成する。
ここで、配線の容量を低減するための主な方法としては
、配線１４．１５の配線幅を小さくする、配線１４．１
５とシリコン基板１との間隔を拡げる、の二つが挙げら
れる。
、配線１４．１５の配線幅を小さくする、配線１４．１
５とシリコン基板１との間隔を拡げる、の二つが挙げら
れる。
第１の信号配線の配線幅を小さくする方法は、配線幅が
３μｍ未満になるとフリンジ効果により、配線幅を小さ
くしても、あまり配線の容量が減少しないこと。また、
配線幅を小さくするとエレクトロマイグレーションの発
生が急に増大することから、配線の容量を大幅に低減す
ることは難かしい。
３μｍ未満になるとフリンジ効果により、配線幅を小さ
くしても、あまり配線の容量が減少しないこと。また、
配線幅を小さくするとエレクトロマイグレーションの発
生が急に増大することから、配線の容量を大幅に低減す
ることは難かしい。
第２の配線１４．１５と基板１との間隔を拡げる方法は
、素子分離用の酸化膜５または眉間絶縁膜９の膜厚を厚
くすることによって可能であるが、従来の製造方法にお
いてはまず酸化膜５の膜厚を厚くするために、酸化時間
をさらに長くする必要があるが、酸化時間を長くすると
酸化膜が横方向にも成長するため、素子領域が狭くなる
という問題点がある。これは素子の特性ばらつきに大き
く影響し、歩留まりの低下を引き起こす要因となる。ま
た、酸化膜５の膜厚がある程度厚くなると、酸素の供給
が少ないなめ酸化時間を伸ばしても酸化膜５はあまり成
長しないという問題点がある。素子分離用の酸化膜５の
膜厚を厚くするもう一つの方法は、エピタキシャル層４
を厚く成長させた後に酸化する方法である。しかしなが
ら、近年、トランジスタは、特性を向上するため、エミ
ッタ・ベース、コレクタ・ベースの接合を浅くしており
、それに伴ない単結晶エピタキシャル層も薄くなってお
り、単結晶エピタキシャル層を厚くすることはトランジ
スタの特性が劣化しゲートの動作速度が遅くなるという
問題がある。
、素子分離用の酸化膜５または眉間絶縁膜９の膜厚を厚
くすることによって可能であるが、従来の製造方法にお
いてはまず酸化膜５の膜厚を厚くするために、酸化時間
をさらに長くする必要があるが、酸化時間を長くすると
酸化膜が横方向にも成長するため、素子領域が狭くなる
という問題点がある。これは素子の特性ばらつきに大き
く影響し、歩留まりの低下を引き起こす要因となる。ま
た、酸化膜５の膜厚がある程度厚くなると、酸素の供給
が少ないなめ酸化時間を伸ばしても酸化膜５はあまり成
長しないという問題点がある。素子分離用の酸化膜５の
膜厚を厚くするもう一つの方法は、エピタキシャル層４
を厚く成長させた後に酸化する方法である。しかしなが
ら、近年、トランジスタは、特性を向上するため、エミ
ッタ・ベース、コレクタ・ベースの接合を浅くしており
、それに伴ない単結晶エピタキシャル層も薄くなってお
り、単結晶エピタキシャル層を厚くすることはトランジ
スタの特性が劣化しゲートの動作速度が遅くなるという
問題がある。
また、眉間絶縁膜９の膜厚を厚くすることは比較的容易
であるが、眉間絶縁膜９の膜厚を厚くすると素子の電極
部分で配線が断線し易くなるため、集積回路の信頼性が
低下し、信頼性の問題が生じる。或いは、断線を防ぐた
めに、コンタクト用開口部に傾斜をつけて開口する等の
新しい製造技術が必要となる。
であるが、眉間絶縁膜９の膜厚を厚くすると素子の電極
部分で配線が断線し易くなるため、集積回路の信頼性が
低下し、信頼性の問題が生じる。或いは、断線を防ぐた
めに、コンタクト用開口部に傾斜をつけて開口する等の
新しい製造技術が必要となる。
従って、酸化Ｍ５．層間絶縁膜９の膜厚を厚くすること
によって配線の容量を低減することは困難である。
によって配線の容量を低減することは困難である。
上述した従来のマスタースライス方式の集積回路は、信
号の遅延時間に占める配線の容量による配線遅延の割合
は集積回路の大規模化、半導体素子の微細化が進むに伴
ない増大しているが、素子分離を主目的とした酸化膜上
に電極形成を目的とする絶縁膜を介して配線を設ける方
法では配線の容量を減らすために酸化膜の膜厚または眉
間絶縁膜の膜圧を厚くすることは難かしいという問題点
がある。また、信号配線は微細加工技術により配線幅を
小さくしても配線の容量はフリンジ効果によりあまり配
線容量は減少しないこと、および、配線幅を小さくシて
ゆくとエレクトロマイグレーションの発生が急激に増大
することから、配線幅の縮小化にも限度があり、配線の
容量を大幅に低減することは、難かしいという問題点が
ある。
号の遅延時間に占める配線の容量による配線遅延の割合
は集積回路の大規模化、半導体素子の微細化が進むに伴
ない増大しているが、素子分離を主目的とした酸化膜上
に電極形成を目的とする絶縁膜を介して配線を設ける方
法では配線の容量を減らすために酸化膜の膜厚または眉
間絶縁膜の膜圧を厚くすることは難かしいという問題点
がある。また、信号配線は微細加工技術により配線幅を
小さくしても配線の容量はフリンジ効果によりあまり配
線容量は減少しないこと、および、配線幅を小さくシて
ゆくとエレクトロマイグレーションの発生が急激に増大
することから、配線幅の縮小化にも限度があり、配線の
容量を大幅に低減することは、難かしいという問題点が
ある。
本発明のマスタースライス方式の集積回路は、半導体基
板上に行列状に配置した基本セルと、前記基本セル相互
間に設けた絶縁膜上に形成して前記基本セル相互間を接
続する配線を設けるための配線チャネル領域とを有する
マスタースライス方式の集積回路において、前記配線チ
ャネル領域が前記基本セル内の論理ゲート間を接続する
配線を設けるための領域よりも厚い絶縁膜上に設けて構
成される。
板上に行列状に配置した基本セルと、前記基本セル相互
間に設けた絶縁膜上に形成して前記基本セル相互間を接
続する配線を設けるための配線チャネル領域とを有する
マスタースライス方式の集積回路において、前記配線チ
ャネル領域が前記基本セル内の論理ゲート間を接続する
配線を設けるための領域よりも厚い絶縁膜上に設けて構
成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ＞、（ｂ）は本発明の一実施例を説明するた
めの半導体チップの平面図及びｘ−ｘ’線拡大断面図で
ある。
めの半導体チップの平面図及びｘ−ｘ’線拡大断面図で
ある。
第１図（ａ）、（ｂ）に示すように、Ｐ型シリコン基板
１の表面にＮ＋型のコレクタ埋込層２及び素子分離用Ｐ
＋型層３を形成し、コレクタ埋込層２及びＰ１型層を含
むＰ型シリコン基板１の表面にＮ−型のエピタキシャル
層４を膨長する。次に、エピタキシャル層４を選択的に
酸化してＰ型シリコン基板１に達する素子分離用酸化膜
５を形成して素子形成領域を区画し、且つ、論理ゲート
を構成するためのトランジスタ、抵抗、コンデンサ等を
形成する基本セル６を行列状に配置して設ける。次に、
前記素子形成領域を含む表面に第１の窒化シリコン膜、
酸化シリコン膜、第２の窒化シリコン膜を順次積層して
堆積し、前記最上部第２の窒化シリコン膜及び２層目の
酸化シリコン膜を順次選択的にエツチングして除去し、
次に、表面の第１及び第２の窒化シリコン膜を全面エツ
チングして、基本セル６の相互間に隣接する領域の酸化
Ｍ５の上に格子状に配置した第１の窒化シリコン膜及び
酸化シリコン膜の２重層からなる絶縁膜７を形成して配
線チャネル領域８を形成する。
１の表面にＮ＋型のコレクタ埋込層２及び素子分離用Ｐ
＋型層３を形成し、コレクタ埋込層２及びＰ１型層を含
むＰ型シリコン基板１の表面にＮ−型のエピタキシャル
層４を膨長する。次に、エピタキシャル層４を選択的に
酸化してＰ型シリコン基板１に達する素子分離用酸化膜
５を形成して素子形成領域を区画し、且つ、論理ゲート
を構成するためのトランジスタ、抵抗、コンデンサ等を
形成する基本セル６を行列状に配置して設ける。次に、
前記素子形成領域を含む表面に第１の窒化シリコン膜、
酸化シリコン膜、第２の窒化シリコン膜を順次積層して
堆積し、前記最上部第２の窒化シリコン膜及び２層目の
酸化シリコン膜を順次選択的にエツチングして除去し、
次に、表面の第１及び第２の窒化シリコン膜を全面エツ
チングして、基本セル６の相互間に隣接する領域の酸化
Ｍ５の上に格子状に配置した第１の窒化シリコン膜及び
酸化シリコン膜の２重層からなる絶縁膜７を形成して配
線チャネル領域８を形成する。
次に、前記素子形成領域を含む表面に眉間絶縁膜９を形
成し、イオン注入法等を用いて選択的にＰ＋型ベース領
域１０．Ｎ“型エミッタ領域１１及びＮ＋型コレクタコ
ンタクト領域１２をそれぞれ形成する。また、基本セル
６にはトランジスタ以外の素子（図示せず）も同様に形
成される。次に眉間絶縁膜９に設けた開口部を含む表面
にアルミニウム層等を堆積し、選択的にエツチングして
前記開口部でコンタクトする電極１３．基本セル６内の
論理ゲート間を接続する配線１４．基本セル相互間を接
続する配線１５をそれぞれ設ける。
成し、イオン注入法等を用いて選択的にＰ＋型ベース領
域１０．Ｎ“型エミッタ領域１１及びＮ＋型コレクタコ
ンタクト領域１２をそれぞれ形成する。また、基本セル
６にはトランジスタ以外の素子（図示せず）も同様に形
成される。次に眉間絶縁膜９に設けた開口部を含む表面
にアルミニウム層等を堆積し、選択的にエツチングして
前記開口部でコンタクトする電極１３．基本セル６内の
論理ゲート間を接続する配線１４．基本セル相互間を接
続する配線１５をそれぞれ設ける。
ここで、配線チャネル領域８に配線の容量の低減を目的
とする絶縁膜７を形成しているので、基本セル６内の論
理ゲート間を接続する配線１４と基本セル６相互間を接
続する配線１５とでは配線の容量は異なる。例えば、配
線１４．１５の配線幅が全て同じで、酸化膜５の膜厚を
１．５μｍ。
とする絶縁膜７を形成しているので、基本セル６内の論
理ゲート間を接続する配線１４と基本セル６相互間を接
続する配線１５とでは配線の容量は異なる。例えば、配
線１４．１５の配線幅が全て同じで、酸化膜５の膜厚を
１．５μｍ。
眉間絶縁膜９の膜厚を０．５μｍ、配線の容量の低減を
目的とする絶縁膜７の膜厚を１．０μｍであるものとし
、説明を簡単にするために、酸化膜５、層間絶縁膜９．
絶縁膜７の比誘電率がほぼ等しいものとすると、配線の
容量は各配線とシリコン基板１との間隔に反比例する。
目的とする絶縁膜７の膜厚を１．０μｍであるものとし
、説明を簡単にするために、酸化膜５、層間絶縁膜９．
絶縁膜７の比誘電率がほぼ等しいものとすると、配線の
容量は各配線とシリコン基板１との間隔に反比例する。
この場合、配線１４と配線１５との単位長当りの配線容
量の比は１．５：１となり配線の容量の低減を目的とす
る絶縁Ｍ７の上の配線１５の単位長当りの配線の容量は
、配線１４の単位長当りの配線容量に比べ３３％減少す
る。最新の素子形成技術を用いて、ゲート遅延Ｌｏｏｐ
ｓ、配線１４により信号を伝達した場合の配線遅延３０
ｐ ｓ ／ ｍｍが得られる場合、配線１５の配線遅
延は２０ ｐ ｓ ／ ｍｍとなり、配線長３闘の標準
的な負荷条件では、配線１４により信号を伝達した場合
の遅延時間は１９０ｐｓ、配線１５により信号を伝達し
た場合の遅延時間は１６０ｐｓとなり、信号の遅延時間
は１６％短縮できる。
量の比は１．５：１となり配線の容量の低減を目的とす
る絶縁Ｍ７の上の配線１５の単位長当りの配線の容量は
、配線１４の単位長当りの配線容量に比べ３３％減少す
る。最新の素子形成技術を用いて、ゲート遅延Ｌｏｏｐ
ｓ、配線１４により信号を伝達した場合の配線遅延３０
ｐ ｓ ／ ｍｍが得られる場合、配線１５の配線遅
延は２０ ｐ ｓ ／ ｍｍとなり、配線長３闘の標準
的な負荷条件では、配線１４により信号を伝達した場合
の遅延時間は１９０ｐｓ、配線１５により信号を伝達し
た場合の遅延時間は１６０ｐｓとなり、信号の遅延時間
は１６％短縮できる。
このように本発明を用いることにより、信号の遅延時間
を短縮することができるが、配線の容量の低減を目的と
した絶縁膜７は、平坦な配線チャネル領域８にのみ形成
するので、前述の例で示した１、０μｍ程度の膜厚であ
れば上層配線が段差部で断線することはない。
を短縮することができるが、配線の容量の低減を目的と
した絶縁膜７は、平坦な配線チャネル領域８にのみ形成
するので、前述の例で示した１、０μｍ程度の膜厚であ
れば上層配線が段差部で断線することはない。
また、素子分離用酸化膜５の形成工程とは独立して絶縁
膜７を形成できるので膜厚を厚くするために、素子特性
が劣化することはなく、眉間絶縁膜９の膜厚も従来通り
の最適な膜厚でよいため、素子の電極部分で段差が小さ
く信号配線が断線することはない。
膜７を形成できるので膜厚を厚くするために、素子特性
が劣化することはなく、眉間絶縁膜９の膜厚も従来通り
の最適な膜厚でよいため、素子の電極部分で段差が小さ
く信号配線が断線することはない。
以上説明したように本発明は、配線チャネル領域に配線
の容量の低減を目的とする絶縁膜を積層して形成するこ
とにより、素子分離用酸化膜の膜厚または眉間絶縁膜の
膜厚を厚くすることなしに、配線の容量が大幅に減少す
るという効果がある。また、配線の配線幅を小、さくし
てエレクトロマイグレーションの発生に注意しながら配
線の容量を減少させるよりは、本発明を用いた方が、技
術的にも容易であり、かつ、効果が大きく、また、信頼
性の問題も生じないという効果がある。
の容量の低減を目的とする絶縁膜を積層して形成するこ
とにより、素子分離用酸化膜の膜厚または眉間絶縁膜の
膜厚を厚くすることなしに、配線の容量が大幅に減少す
るという効果がある。また、配線の配線幅を小、さくし
てエレクトロマイグレーションの発生に注意しながら配
線の容量を減少させるよりは、本発明を用いた方が、技
術的にも容易であり、かつ、効果が大きく、また、信頼
性の問題も生じないという効果がある。
尚、本発明の実施例では、配線の容量を低減するための
絶縁膜として窒化シリコン膜、酸化シリコン膜を用いて
説明したが、絶縁物質であるならば、窒化シリコン膜、
酸化シリコン膜以外の材質でも同様の効果が得られる。
絶縁膜として窒化シリコン膜、酸化シリコン膜を用いて
説明したが、絶縁物質であるならば、窒化シリコン膜、
酸化シリコン膜以外の材質でも同様の効果が得られる。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの半導体チップの平面図及びｘ−ｘ’線断面図、第２
図（ａ）、（ｂ）は従来のマスタースライス方式の集積
回路の一例を示す半導体チップの平面図及びＹ−Ｙ’線
断面図である。 １・・・シリコン基板、２・・・コレクタ埋込層、３・
・・Ｐ＋型層、４・・・エピタキシャル層、５・・・酸
化膜、６・・・基本セル、７・・・絶縁膜、８・・・配
線チャネル領域、９・・・層間絶縁膜、１０・・・ベー
ス領域、１１・・・エミッタ領域、１２・・・コレクタ
コンタクト領域、１３・・・電極、１４．１５・・・配
線。
めの半導体チップの平面図及びｘ−ｘ’線断面図、第２
図（ａ）、（ｂ）は従来のマスタースライス方式の集積
回路の一例を示す半導体チップの平面図及びＹ−Ｙ’線
断面図である。 １・・・シリコン基板、２・・・コレクタ埋込層、３・
・・Ｐ＋型層、４・・・エピタキシャル層、５・・・酸
化膜、６・・・基本セル、７・・・絶縁膜、８・・・配
線チャネル領域、９・・・層間絶縁膜、１０・・・ベー
ス領域、１１・・・エミッタ領域、１２・・・コレクタ
コンタクト領域、１３・・・電極、１４．１５・・・配
線。
Claims (1)
- 半導体基板上に行列状に配置した基本セルと、前記基
本セル相互間に設けた絶縁膜上に形成して前記基本セル
相互間を接続する配線を設けるための配線チャネル領域
とを有するマスタースライス方式の集積回路において、
前記配線チャネル領域が前記基本セル内の論理ゲート間
を接続する配線を設けるための領域よりも厚い絶縁膜上
に設けていることを特徴とするマスタースライス方式の
集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007160A JP2692099B2 (ja) | 1988-01-14 | 1988-01-14 | マスタースライス方式の集積回路 |
| US07/297,628 US4984050A (en) | 1988-01-14 | 1989-01-13 | Gate-array type intergated circuit semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007160A JP2692099B2 (ja) | 1988-01-14 | 1988-01-14 | マスタースライス方式の集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01186650A true JPH01186650A (ja) | 1989-07-26 |
| JP2692099B2 JP2692099B2 (ja) | 1997-12-17 |
Family
ID=11658322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007160A Expired - Lifetime JP2692099B2 (ja) | 1988-01-14 | 1988-01-14 | マスタースライス方式の集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4984050A (ja) |
| JP (1) | JP2692099B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917983A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | マスタスライス方式半導体装置の製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US5132571A (en) * | 1990-08-01 | 1992-07-21 | Actel Corporation | Programmable interconnect architecture having interconnects disposed above function modules |
| JP3299260B2 (ja) * | 1990-10-10 | 2002-07-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5440153A (en) * | 1994-04-01 | 1995-08-08 | United Technologies Corporation | Array architecture with enhanced routing for linear asics |
| JP3316103B2 (ja) * | 1995-05-31 | 2002-08-19 | 株式会社東芝 | 半導体集積回路及びその製造方法 |
| US5659189A (en) * | 1995-06-07 | 1997-08-19 | Lsi Logic Corporation | Layout configuration for an integrated circuit gate array |
| JP4363716B2 (ja) * | 1999-06-25 | 2009-11-11 | 株式会社東芝 | Ｌｓｉの配線構造の設計方法 |
| DE10231385B4 (de) * | 2001-07-10 | 2007-02-22 | Samsung Electronics Co., Ltd., Suwon | Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung |
Citations (2)
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| JPS57202773A (en) * | 1981-06-08 | 1982-12-11 | Mitsubishi Electric Corp | Silicon integrated circuit device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL162511C (nl) * | 1969-01-11 | 1980-05-16 | Philips Nv | Geintegreerde halfgeleiderschakeling met een laterale transistor en werkwijze voor het vervaardigen van de geintegreerde halfgeleiderschakeling. |
| US3708691A (en) * | 1972-01-21 | 1973-01-02 | Tektronix Inc | Large scale integrated circuit of reduced area including counter |
| US4233618A (en) * | 1978-07-31 | 1980-11-11 | Sprague Electric Company | Integrated circuit with power transistor |
| US4417265A (en) * | 1981-03-26 | 1983-11-22 | National Semiconductor Corporation | Lateral PNP power transistor |
| US4737836A (en) * | 1983-12-30 | 1988-04-12 | International Business Machines Corporation | VLSI integrated circuit having parallel bonding areas |
-
1988
- 1988-01-14 JP JP63007160A patent/JP2692099B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-13 US US07/297,628 patent/US4984050A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0917983A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | マスタスライス方式半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2692099B2 (ja) | 1997-12-17 |
| US4984050A (en) | 1991-01-08 |
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