JPH02125654A - 半導体容量素子 - Google Patents
半導体容量素子Info
- Publication number
- JPH02125654A JPH02125654A JP27971688A JP27971688A JPH02125654A JP H02125654 A JPH02125654 A JP H02125654A JP 27971688 A JP27971688 A JP 27971688A JP 27971688 A JP27971688 A JP 27971688A JP H02125654 A JPH02125654 A JP H02125654A
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- capacitance
- silicon oxide
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体容量素子に関する。
従来の半導体容量素子は第３図に示すように、Ｐ型シリ
コン基板１の上にＮ型エビタキ７ヤル層２を形成し、Ｎ
型エピタキシャル層２に選択的にＰ型不純物を導入して
Ｐ咥シリュシ幕箱ｄに達するＰ＋型拡散領域３を形成す
る。次に、Ｐ＋型拡散領域３を含む表面に選択的に酸化
シリコン膜４を設けて素子形成領域を区画する。次に、
前記素子形成領域の表面にＮ型不純物を導入してＮ＋型
拡散領域５を形成し、Ｎ＋型拡散領域５の上に選択的に
電極分離用の酸化シリコン膜６を形成して容量部形成領
域とコンタクト電極形成領域とを区分する。次に、全面
に窒化シリコン膜９を堆積し選択的にエツチングして前
記コンタクト電極形成領域を開孔する。次に、全面にア
ルミニウム層を堆積し、これを選択的にエツチングして
Ｎ 型拡散領域５と接続して容量部の一方の電極となる
アルミニウム電極１０及びＮ＋型拡散領域５と窒化シリ
コン膜９を介して対向する容量部の他方の電極となるア
ルミニウム電極１１を形成し、半導体容量素子を構成す
る。
コン基板１の上にＮ型エビタキ７ヤル層２を形成し、Ｎ
型エピタキシャル層２に選択的にＰ型不純物を導入して
Ｐ咥シリュシ幕箱ｄに達するＰ＋型拡散領域３を形成す
る。次に、Ｐ＋型拡散領域３を含む表面に選択的に酸化
シリコン膜４を設けて素子形成領域を区画する。次に、
前記素子形成領域の表面にＮ型不純物を導入してＮ＋型
拡散領域５を形成し、Ｎ＋型拡散領域５の上に選択的に
電極分離用の酸化シリコン膜６を形成して容量部形成領
域とコンタクト電極形成領域とを区分する。次に、全面
に窒化シリコン膜９を堆積し選択的にエツチングして前
記コンタクト電極形成領域を開孔する。次に、全面にア
ルミニウム層を堆積し、これを選択的にエツチングして
Ｎ 型拡散領域５と接続して容量部の一方の電極となる
アルミニウム電極１０及びＮ＋型拡散領域５と窒化シリ
コン膜９を介して対向する容量部の他方の電極となるア
ルミニウム電極１１を形成し、半導体容量素子を構成す
る。
上述した従来の半導体容量素子は、シリコン基板表面に
設けた平坦な絶縁膜を容量素子の誘電体として用い、半
導体容量素子を構成しているために、大きな容量を得た
い場合には面積を大きくしなければならず、結局半導体
チップの寸法が大きくなるという欠点がある。
設けた平坦な絶縁膜を容量素子の誘電体として用い、半
導体容量素子を構成しているために、大きな容量を得た
い場合には面積を大きくしなければならず、結局半導体
チップの寸法が大きくなるという欠点がある。
本発明の半導体容量素子は、−導電型半導体基板上に設
けた逆導電型のエピタキシャル層と、前記エピタキシャ
ル層を素子分離領域で区画した素子形成領域と、前記素
子形成領域の前記エピタキシャル層の表面に設けた逆導
電型の高濃度拡散領域と、前記拡散領域の上に設けて前
記素子形成領域を容量部形成領域とコンタクト電極形成
領域とに区分する電極分離用の絶縁膜と、前記容量部形
成領域の表面に設けた少くとも１個の島状の第１の絶縁
膜と、前記第１の絶縁膜を含む前記容量部形成領域の表
面に設け且つ前記拡散領域と電気的に接続する多結晶半
導体層と、前記多結晶半導体層を含む前記容量部形成領
域の表面に設けた第２の絶縁膜と、前記コンタクト電極
形成領域に設けて、前記拡散領域と接続する第１の電極
と、前記第２の絶縁膜上に設けた第２の電極とを有する
。
けた逆導電型のエピタキシャル層と、前記エピタキシャ
ル層を素子分離領域で区画した素子形成領域と、前記素
子形成領域の前記エピタキシャル層の表面に設けた逆導
電型の高濃度拡散領域と、前記拡散領域の上に設けて前
記素子形成領域を容量部形成領域とコンタクト電極形成
領域とに区分する電極分離用の絶縁膜と、前記容量部形
成領域の表面に設けた少くとも１個の島状の第１の絶縁
膜と、前記第１の絶縁膜を含む前記容量部形成領域の表
面に設け且つ前記拡散領域と電気的に接続する多結晶半
導体層と、前記多結晶半導体層を含む前記容量部形成領
域の表面に設けた第２の絶縁膜と、前記コンタクト電極
形成領域に設けて、前記拡散領域と接続する第１の電極
と、前記第２の絶縁膜上に設けた第２の電極とを有する
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
第１図に示すように、Ｐ型シリコン基板１の上に第３図
により説明した従来例と同様の工程で層抵抗１０〜３０
Ω／口のＮ＋型拡散領域５−！でを形成する。次に、Ｎ
＋型拡散領域５を含む表面に酸化シリコン膜を堆積し、
これを選択的にエツチングして容量部形成領域とコンタ
クト電極形成領域とを区分する酸化シリコン膜６と、前
記容量部形成領域に島状に配列した複数の酸化シリコン
膜７を設ける。次に、酸化クリコン膜７を含む表面にリ
ン又はヒ素等のＮ型不純物を１０１９〜１０２０ｃｍ−
’含んだ多結晶シリコン層８を０．１〜０．２μｍ（７
）厚さに堆積し、これを選択的にエツチングして前記容
量部形成領域にのみ残して他の領域の多結晶シリコン層
８を除去する。次Ｖこ、多結晶シリコン層８の表面を被
覆するように窒化シリコン膜９を３０〜５０７！ｊ＋の
厚さに選択的に設ける。次に、全面にアルミニウム層を
堆積し、これを選択的にエツチングしてＮ＋型拡散領域
５と接続して容量部の一方の電極となるアルミニウム電
極１０及び容量部の他方の電極となるアルミニウム電極
１１を形成する。
により説明した従来例と同様の工程で層抵抗１０〜３０
Ω／口のＮ＋型拡散領域５−！でを形成する。次に、Ｎ
＋型拡散領域５を含む表面に酸化シリコン膜を堆積し、
これを選択的にエツチングして容量部形成領域とコンタ
クト電極形成領域とを区分する酸化シリコン膜６と、前
記容量部形成領域に島状に配列した複数の酸化シリコン
膜７を設ける。次に、酸化クリコン膜７を含む表面にリ
ン又はヒ素等のＮ型不純物を１０１９〜１０２０ｃｍ−
’含んだ多結晶シリコン層８を０．１〜０．２μｍ（７
）厚さに堆積し、これを選択的にエツチングして前記容
量部形成領域にのみ残して他の領域の多結晶シリコン層
８を除去する。次Ｖこ、多結晶シリコン層８の表面を被
覆するように窒化シリコン膜９を３０〜５０７！ｊ＋の
厚さに選択的に設ける。次に、全面にアルミニウム層を
堆積し、これを選択的にエツチングしてＮ＋型拡散領域
５と接続して容量部の一方の電極となるアルミニウム電
極１０及び容量部の他方の電極となるアルミニウム電極
１１を形成する。
第２図は本発明の第２の実施例を説明するだめの半導体
チップの断面図である。
チップの断面図である。
第２図に示すように、第１の実施例と同様の工程でＮ
型拡散領域５を形成した後、Ｎ 型拡散領域５を含む表
面に酸化シリコン膜と多結晶シリコン層をＪｉ１次堆積
し、前記多結晶シリコン層及び前記酸化シリコン膜を選
択的にｊｌ！ｌ二次チングして容量部形成領域に多結晶
シリコン層１２及び酸化シリコンＰＡ７の２層構造の複
数の島と容量部形成領域とコンタクト電極形成領域とを
区分する酸化シリコン膜６を形成し、酸化シリコン膜６
上の多結晶シリコン層１２を選択的に除去する。次に容
量部形成領域の酸化シリコン膜７及び多結晶シリコン層
１２を含む表面に第１の実施例と同様にして多結晶シリ
コン層８及び窒化シリコン膜９を順次形成し、第１の実
施例と同様にしてＮ＋型拡散領域５と接続して容量部の
一方の電極となるアルミニウム電極１ｏ及び容量部の他
方の電極となルアルミニウム電極１１を形成する。ここ
で酸化Ｖ リコｙ膜６ ハ多結晶シリコン層１２のエツ
チングストッパとして作用し、容量のばらつきを小さく
する効果があり、多結晶シリコン層１２は容量部の直列
抵抗を低減する効果がある。
型拡散領域５を形成した後、Ｎ 型拡散領域５を含む表
面に酸化シリコン膜と多結晶シリコン層をＪｉ１次堆積
し、前記多結晶シリコン層及び前記酸化シリコン膜を選
択的にｊｌ！ｌ二次チングして容量部形成領域に多結晶
シリコン層１２及び酸化シリコンＰＡ７の２層構造の複
数の島と容量部形成領域とコンタクト電極形成領域とを
区分する酸化シリコン膜６を形成し、酸化シリコン膜６
上の多結晶シリコン層１２を選択的に除去する。次に容
量部形成領域の酸化シリコン膜７及び多結晶シリコン層
１２を含む表面に第１の実施例と同様にして多結晶シリ
コン層８及び窒化シリコン膜９を順次形成し、第１の実
施例と同様にしてＮ＋型拡散領域５と接続して容量部の
一方の電極となるアルミニウム電極１ｏ及び容量部の他
方の電極となルアルミニウム電極１１を形成する。ここ
で酸化Ｖ リコｙ膜６ ハ多結晶シリコン層１２のエツ
チングストッパとして作用し、容量のばらつきを小さく
する効果があり、多結晶シリコン層１２は容量部の直列
抵抗を低減する効果がある。
以上説明したように本発明は、半導体基板上に島状の段
部を形成し容量素子の実効的な表面積を増加させること
で容量素子の半導体チップ内での占有面積を変えずに大
容量化を得ることができるという効果がある。
部を形成し容量素子の実効的な表面積を増加させること
で容量素子の半導体チップ内での占有面積を変えずに大
容量化を得ることができるという効果がある。
第１図及び第２回は本発明の第１及び稟２の実施例を説
明するための半導体チップの断面メ、第３図は従来の半
導体Ｓｔ素子を説明するための半導体チップの断面図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ壓
エピタキシャル層、３・・・・・・Ｐ＋型拡散領域、４
・・・・・・酸化シリコン膜、５・・・・・・Ｎ＋型拡
散領域、６，７・・・・・・酸化シリコン膜、８・・・
・・・多結晶シリコン層、９・・・・・・窒化シリコン
ｉ、１０．１１・・・・・・アルミニウムｔＩＦＭ。 １２・・・・・・多結晶シリコン島。 囚 メこ膳
明するための半導体チップの断面メ、第３図は従来の半
導体Ｓｔ素子を説明するための半導体チップの断面図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ壓
エピタキシャル層、３・・・・・・Ｐ＋型拡散領域、４
・・・・・・酸化シリコン膜、５・・・・・・Ｎ＋型拡
散領域、６，７・・・・・・酸化シリコン膜、８・・・
・・・多結晶シリコン層、９・・・・・・窒化シリコン
ｉ、１０．１１・・・・・・アルミニウムｔＩＦＭ。 １２・・・・・・多結晶シリコン島。 囚 メこ膳
Claims (1)
- 一導電型半導体基板上に設けた逆導電型のエピタキシャ
ル層と、前記エピタキシャル層を素子分離領域で区画し
た素子形成領域と、前記素子形成領域の前記エピタキシ
ャル層の表面に設けた逆導電型の高濃度拡散領域と、前
記拡散領域の上に設けて前記素子形成領域を容量部形成
領域とコンタクト電極形成領域とに区分する電極分離用
の絶縁膜と、前記容量部形成領域の表面に設けた少くと
も１個の島状の第１の絶縁膜と、前記第１の絶縁膜を含
む前記容量部形成領域の表面に設け且つ前記拡散領域と
電気的に接続する多結晶半導体層と、前記多結晶半導体
層を含む前記容量部形成領域の表面に設けた第２の絶縁
膜と、前記コンタクト電極形成領域に設けて前記拡散領
域と接続する第１の電極と、前記第２の絶縁膜上に設け
た第２の電極とを有することを特徴とする半導体容量素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27971688A JPH06103734B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27971688A JPH06103734B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125654A true JPH02125654A (ja) | 1990-05-14 |
| JPH06103734B2 JPH06103734B2 (ja) | 1994-12-14 |
Family
ID=17614887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27971688A Expired - Lifetime JPH06103734B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103734B2 (ja) |
-
1988
- 1988-11-04 JP JP27971688A patent/JPH06103734B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103734B2 (ja) | 1994-12-14 |
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