JPS5910260A - 集積注入論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数個の入力を有する集積注入論理回路に関す
る。

〔発明の背景〕

第１図は従来の集積注入論理回路の基本インバータ回路
を示す。集積注入論理回路はｐｎｐ　トランジスタＱ１
とｎｐｎ　）ランジスタＱ２とから成り。

ｒｌｎｐ）ランジスタＱ１のエミッタがインジェクタ１
の役をし、ベースは接地され、コレクタはｎｐｎ　）ラ
ンジスクＱＱのベースＢと共通で＋　　ｒ＋ｐｒ＋　）
ランジスタＱ２のエミッタは接地され、その同一ベース
領域内に複数個のコレクタ領域を形成して出力端子Ｃ１
−Ｃ８とし、それらを各々別個に次段入力端子に接続す
るマルチコレクタ構造による多出力方式によって論理回
路を構成している。したがって。

この方式は１例えばリード・オンリー・メモリ回路のよ
うに、入力端子が板数側必要な回路を構成するては不適
当である。

〔発明の目的〕

本発明の目的は、したがって、素子面積を過度に増大す
ることなく、集積注入論理回路素子に多入力機能を付加
することを可能にする構造を提供することである。

〔発明の概要〕

上記目的を達成するために１本発明による集積注入論理
回路は、ｐ型ベース領域に接して複数個のｎ型ポリシリ
コンまたは非晶質シリコン電極をイコシ、該ポリシリコ
ンまたは非晶質シリコン電極が複数個の入力を構成して
いることを要旨とする。

〔発明の実施例〕

本発明の有利な実施の態様においては、ｎ型コレクタ領
域のためのコレクタ電極もまたｎ型ポリシリコンまたは
非晶質シリコンである。

以下に本発明を、付図を参照しながら、実施例を用（・
て一層詳しく説明するけれども、これらは例示に過ぎず
９本発明の枠の中を越えることなく。

（・ろ℃・ろな変形や改良があり得ることは勿論である
。

第２図は本発明による基本インバータ回路の等価回路図
て′ある。本発明による基本インバータ回路にお℃・て
は、集積注入論理回路の入力端子であるベース領域に複
数個のポリシリコン・ダイオードＤ、〜Ｉ）８か形成さ
れ１そのカソード側Ｂ１〜Ｂ。

が入力端子となる。その結果、出力端子ＣにはＨ，〜Ｂ
８の信号の積の逆数Ｂ１・〜−Ｂ８が出力される。トラ
ンジスタＱ２を導通状態にするベース・エミッタ間電圧
Ｖ　　よりもポリシリコン・ダイＥＱ２ オードの順方向電圧ｖＦを小さく製作できるので。

論理動作の電圧振幅はＶ□ｅ　、２Ｖｙとなり、ポリシ
リコン・ダイオードの無い従来の構造の集積注入論理回
路に較べて小さくなるという利点もある。

電圧振幅の減少のおかげで１本発明による回路の動作は
高速となる。

第３図は本発明による集積注入論理回路素子の断面図で
ある。ｐ型シリコン基板１の上に形成されたｎ型エミツ
タ層２内にｐ型拡散層であるインジェクタ領域３１．お
よびベース領域３２．３３を設ける。ベース領域３２．
３３内にｎ型コレクタ領域４］。

４３を形成する。ｎ型領域４２は隣接ベース間の干渉を
減少させるためのものである。ベース領域３２のＷ数個
の電極６］、６２およびコレクタ領域４１とベース領域
３３を接続する電極６３はすべてｎ型ポリシリコンで形
成される。それらは、インジェクタ領域３１、ベース領
域３２．３３．およびコレクタ領域４１゜４３の電極孔
の形成の後、化学的および物理的堆積方法によってポリ
シリコン層を堆積し、その後に該ポリシリコン層にｎ型
不純物を添加することによって形成される。インジェク
タ電極５１は通常Ａｌで作られる。

第２図のダイオードＤ、〜Ｄ８はｐ型のベース領域３２
および；３３とｎ型の電極６］、６２．および６３との
境界面に形成される。コレクタ領域４１と次段のベース
領域３３を接続する電極６３はｎ型層であるから。

コレクタ領域４Ｊに対してはオーミック電極として働キ
、ベース領域３３に対してはダイオード接続となる。こ
れらのダイオードの順方向電圧号は、前に述べた通り、
トランジスタＱ２を導通状態にするベース・エミッタ間
電圧Ｖ　　よりも小さくしなりＥＱ２ ければならない。

以」二述べた通り１本発明によれば、集積注入論理回路
上の配線は全てポリシリコンで形成することができ９例
えばインジェクタ電極利料として用いるＡｌ線と併用す
ることによって２層配線も可能となる。また、コレクタ
電極としてポリシリコン層を用いているので、従来のウ
ォッシュド・エミッタ構造となり、コレクタ領域と電極
とのセルフ・アライン化も可能となる。

なお１以上ポリシリコンと書（・たけれども、これは必
ずしも厳密に多結晶構造をしている必要はなく、非晶質
シリコンであっても同様によく本発明の目的を達するこ
とができることは明らかである。

第４図は本発明による集積注入論理回路の製造工程を示
す断面図である。第４図（ａ）はコレクタ拡散の後にセ
ルフ・アラインのコンタクト孔を開けるためのホトレジ
スト工程を示す。図において、１１１はｎ型半導体基板
、】１２はｎ型成長層。

１１３はｐ型のベース拡散層、１１４はｎ型のコレクタ
拡散層１１２１はコレクタ拡散層上の酸化膜。

１２２はベース拡散層上の酸化膜、１２３はホトレジス
ト膜である。コレクタ拡散層上の酸化膜１２１はベース
拡散層上の酸化膜１２２よりも膜厚が小さく。

不純物原子が多く含まれたガラスである。このため、ホ
トレジスト１２３にコレクタ拡散層の窓よりも多小太き
（孔あけしておき、　ＨＦ　十ＮＨ，Ｆ系のエツチング
液を用いるとコレクタ拡散層」二の酸化膜１２］とベー
ス拡散層上の酸化膜１２２のエツチング速度および厚み
の差によって、第４図（Ｔ５）に示すように、コレクタ
拡散層上の酸化膜１２１だげを除去できる。このときの
コンタクト孔の大きさはコレクタ拡散層の孔と同じ大き
さにすることができる。その後ホトレジス）・膜１２３
を除去する。この際１以上述べたように、コレクタのコ
ンタクト孔をあけるためのマスクをコレクタ拡散層の孔
よりも大きく作っておけば、マスクずれなどが生じた場
合でも、コンタクト孔をコレクタ拡散層の孔と同じにあ
げることができる利点がある。

上記の工程は従来のバイポーラ・トランジスタにおける
ウォッシュド・エミッタ技術とほぼ同じであるが、ウォ
ソシード・エミッタ技術ではエミ７り、コンタクトの孔
あけにマスクを用いないのに対して、上記工程ではマス
クが用いられる。上記工程でマスクを用いるのは集積注
入論理回路にお（・ては１通常ｎｐｎ　）ランジスタの
周囲にｎ拡散層１１７をコレクタ拡散層１１４と同一拡
散工程で形成するので、このｎ＋拡散層１１７の上て不
要の孔をあけることを避けるためである。

ついで、第４図（Ｃ）に示すように、再びホトレジスト
膜１２４を被着し、ベース電極およびインジェクタ電極
を設ける位置に開口を設け、こ＋１をマスクとして酸化
膜に孔を形成する。第４図（ｄ）に示すように、ホトレ
ジスト膜１２４を除去した後。

ｎ型ポリシリコンを堆積し、これをコレクタ電極１１８
およびベース電極１１９に形成する。最後に。

第４図（ｅ）に示すように、アルミニウムのインジェク
タ電極１２０を形成する。

第５図は本発明の集積注入論理回路の第２の製造工程を
示す断面図である。上述の製造工程は第４図に示したよ
うにセルフ・アラインのコレクタ・コンタクト孔をあけ
るときにマスクを用いるが。

本実施例ではマスクを用いる別の利点につし・て述べる
。

第４図の実施例の場合はコレクタ・コンタクト孔をあけ
るためのホト・レジスト膜はコレクタ拡散層の孔よりも
大きくあ・けてつけるが、このようにするとコレクタの
コンタクト孔は常にコレクタ拡散層の孔と同一の大きさ
になる。これは従来のウォノシード・エミッタ技術も同
様である。コレクタ電極は常にこのコンタクト孔より太
き（しなければならず、素子面積を小さくするためにコ
レクタ電極を小さくしていった場合にコレクタ拡散層の
面積は更に小さくなる。コレクタ拡散層の面積のベース
面積に対する比率が小さくなると■２Ｌ回路は電流増幅
率が低下するのでコレクタ拡散層の面積は大きい方が望
ましい。

本実施例では第４図のベースと同一面積でコレクタ拡散
層の面積を大きくするために第５図のようにコレクタ拡
散層１１４を太きくシ、コレクタ・コンタクト孔のため
のホト・レジスト膜１２３をつける。ホト・レジスト膜
１２３は第４図の実施例と異なり、コレクタ拡散層の孔
よりも第５図の１２５部分のように小さくする。また１
２６０部分は第４図の場合と同じよってコレクタ拡散層
よりも大きくする。このようにするとコレクタ・コンタ
クト孔は１２６の部分がセルフ・アラインとなる。以下
の工程は第４図の工程と同様である。

本実施例のようにすると従来のウォッシュド・エミ、り
技術や第４図の実施例に比べ同一の素子面積でコレクタ
拡散層の面積のベース面積に対する比率を大きく（電流
増幅率を大きく）することができるという利点がある。

第６図は１本発明による素子構造を用いて形成されたリ
ード・オンリー・メモリ回路を模式的に表した平面図で
ある。ベース領域３２〜３４上にポリシリコン配線層７
１〜７５を形成し、それらの交点に仕様に応じてダイオ
ード６０１　、　６０２　、　６０３等を形成する。そ
の結果、ベース領域３２内に設けられたコレクタ領域４
Ｊの出力は、第６図に示された入力信号ではＡ−Ｂ・・
・・・・・・・・・・２となる。

〔発明の効果〕

以上の説明から明らかな通り２本発明による集積注入論
理回路は下記のような利点を有する。

（１）　　ベース領域上にポリシリコン層を堆積し。

ポリシリコン・ダイオードを形成することによって多入
力集積注入論理回路を構成でき、論理回路を構成できる
用途が広がり、高速な集積注入論理回路を製作すること
ができる。

（２）コレクタ電極とベース電極とが同一導電型のポリ
シリコン層で形成できるので、製作工程が簡単化される
。

（３）ポリシリコン配線を使用しているので、高密度化
プロセス（ウォッシュド・エミッタ・プロセス）を使用
し、高度に集積された集積注入論理回路を製作すること
ができる。

【図面の簡単な説明】

第１図は従来の集積注入論理回路の基本インバータ回路
の等価回路図、第２図は本発明による基本インバータ回
路の等価回路図、第３図は本発明による集積注入論理回
路素子の断面図、第４図。 第５図は本発明による集積注入論理回路の製造工程を示
す断面図、第６図は本発明による素子構造を用℃・て形
成されたリード・オンリー・メモリ回路を模式的に表し
た平面図である。 １・ｐ型シリコン基板　　２・・・ｎ型エミ、り層３１
・・・インジェクタ領域 ３２、３３．３４・・・ベース領域 ４１　、’　４３・・・コレクタ領域　　４２“ｎ型領
綺６］　、　６２．６３・・電極　　　　５１・・イン
ジェクタ電極７１〜７５・・・ポリシリコン配線層 代理人弁理士　中　村　純之助 ７１″１　　図 定　３　図 尤　４Ｉ￥］ Ａ２７２．３Ａ オ　４７ （山 左４　ダ 左５（２］ ６７ ３１ 社日立製作所武蔵工場内 ０発　明　者　坂本功 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内

Claims (1)

1. 【特許請求の範囲】 （１，）Ｔ）型ベース領域に接して複数個のｎ型ポリシ
   リコンまたは非晶質シリコン電極を有し、該ポリシリコ
   ンまたは非晶質シリコン電極が複数個の入力を構成して
   いることを特徴とする集積注入論理回路。 （２）ｒＩ型コレクタ領域のためのコレクタ電極もまた
   ｒ］型ポリシリコンまたは非晶質シリコンであることを
   特徴とする特許請求の範囲第１項によ６）集積注入論理
   回路。