JPS5851564A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5851564A JPS5851564A JP14946981A JP14946981A JPS5851564A JP S5851564 A JPS5851564 A JP S5851564A JP 14946981 A JP14946981 A JP 14946981A JP 14946981 A JP14946981 A JP 14946981A JP S5851564 A JPS5851564 A JP S5851564A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- epitaxial
- type
- substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 3
- 210000000554 iris Anatomy 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910002090 carbon oxide Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 150000003839 salts Chemical group 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は酸化膜によるアイソプレーナ技術を利用した半
導体装置に関する。
導体装置に関する。
バイポーラトランジスタによるメモリセルを構成する場
合に低容量化と高集積化のためにアイソプレーナ技術が
使われている。このアイソプレーナ技１１１１に：よれ
ば、例えばＰ″″ｌｌＳｉ″ｌｌＳｉ基板うすい厚さの
Ｎ−雛エビタキシャルＳ１層を影成し、このエピタキシ
ャル層をｓ面からＰ−基板に適する酸化＠（８４０，等
）Ｋよって囲まれた複数の半導体領域に電気的に分離し
、このうち一つのメ篭りセルとなる相隣れる半導体領域
を高機変のＮ＋厘込層で接続し、一つの領域ＫＮ＋拡散
によるコレクタを形成し、他の一つの領域にＰ＋拡散に
よるベース、Ｎ＋拡散によるニオツタを形成するもので
ある。このようなバイボーツメモリセルは過１ｐ基板上
の・Ｎエピタキシャル層ヲぺ一諷とするためＮＰＮ）ラ
ンジスタとじ【形成され、Ｐｌ＆板を用いたＰＮＰ）ラ
ンジスタはアイソプレ−す構造では無理でつくられるこ
とがなかった。
合に低容量化と高集積化のためにアイソプレーナ技術が
使われている。このアイソプレーナ技１１１１に：よれ
ば、例えばＰ″″ｌｌＳｉ″ｌｌＳｉ基板うすい厚さの
Ｎ−雛エビタキシャルＳ１層を影成し、このエピタキシ
ャル層をｓ面からＰ−基板に適する酸化＠（８４０，等
）Ｋよって囲まれた複数の半導体領域に電気的に分離し
、このうち一つのメ篭りセルとなる相隣れる半導体領域
を高機変のＮ＋厘込層で接続し、一つの領域ＫＮ＋拡散
によるコレクタを形成し、他の一つの領域にＰ＋拡散に
よるベース、Ｎ＋拡散によるニオツタを形成するもので
ある。このようなバイボーツメモリセルは過１ｐ基板上
の・Ｎエピタキシャル層ヲぺ一諷とするためＮＰＮ）ラ
ンジスタとじ【形成され、Ｐｌ＆板を用いたＰＮＰ）ラ
ンジスタはアイソプレ−す構造では無理でつくられるこ
とがなかった。
しかし、高速化に有利な、例えばエミッタ嘱３ｊＩ隅の
極く小蓋化ができるアイソプレーナ方式をりニアＩＣＥ
適用するｋはＰ基板を用いたＰＮＰ）ランジスタが必要
である。
極く小蓋化ができるアイソプレーナ方式をりニアＩＣＥ
適用するｋはＰ基板を用いたＰＮＰ）ランジスタが必要
である。
本発明は上記した問題点を解決するためｋなされたもの
であり、七〇鱈釣は高速化できるりニアＩＣＥ必要なＰ
ＩＥ基板を用いたＰＮＰ ）フンジスタのｍ＊にある。
であり、七〇鱈釣は高速化できるりニアＩＣＥ必要なＰ
ＩＥ基板を用いたＰＮＰ ）フンジスタのｍ＊にある。
以下実施例にそうて本発明を詳述する。
菖ｉｍｌは本発明によるＰＮＰ ）ランジスタの原種的
構造を示すものであり、第２図の平面図におけるＡ −
ＡＷＩｆｔ面をあられす。
構造を示すものであり、第２図の平面図におけるＡ −
ＡＷＩｆｔ面をあられす。
同図に示すようにこのＰＮＰ）ランジスタは、高比抵抗
のＰＩ１８１基板１上にエピタキシャル成長により形成
されたエピタキシャルＳｉ層２を有し、このエピタキシ
ャルＳ１層２はその表面よりＰＩＩＩＩ４１［ｌＫ適す
るアイソレージ冒ン（分離用）酸化膜（別０□ＩＩ）３
によって電気的に分離された第１の半導体領域■とこれ
に隣れる縞２の牛導体領域曹とを有し、第１の半導体領
域■はＰ基板１表面に厘込まれた高Ｓ度のＰ＋厘込層４
と、この瀧込層に接しエピタキシャル８１層の表面より
設けたスレフタコンタクト部となる高濃度のＰ＋拡散層
５とから成り、第２の半導体領域ＩはＮｌｌのエピタキ
シャル８１層２ｍの表面ＫＸ４ツタとなる高濃度？＋蓋
拡散層６とこれを１１Ｌｓむベースコンタクト部となる
高−ｊ［Ｎ＋蓋拡散層７とを設けたものである。
のＰＩ１８１基板１上にエピタキシャル成長により形成
されたエピタキシャルＳｉ層２を有し、このエピタキシ
ャルＳ１層２はその表面よりＰＩＩＩＩ４１［ｌＫ適す
るアイソレージ冒ン（分離用）酸化膜（別０□ＩＩ）３
によって電気的に分離された第１の半導体領域■とこれ
に隣れる縞２の牛導体領域曹とを有し、第１の半導体領
域■はＰ基板１表面に厘込まれた高Ｓ度のＰ＋厘込層４
と、この瀧込層に接しエピタキシャル８１層の表面より
設けたスレフタコンタクト部となる高濃度のＰ＋拡散層
５とから成り、第２の半導体領域ＩはＮｌｌのエピタキ
シャル８１層２ｍの表面ＫＸ４ツタとなる高濃度？＋蓋
拡散層６とこれを１１Ｌｓむベースコンタクト部となる
高−ｊ［Ｎ＋蓋拡散層７とを設けたものである。
このように本発明によれば、アイソレージ嘗ン酸化膜に
よって分離された半導体領域を用い−ｃＰ履基板上に縦
形のＰＮＰ）ランジスメを構成したものであり、従来の
ＰＮｇ合アイソレージ曹ン方式による標準リニアＩＣ用
のＰ基板を用いたＰＮＰトランジスタに比してうすいエ
ピタキシャル別層を使用し横方向の広がりが少なく約４
分之ｌの面積に減少することができ、高集積化、高速化
リニアＩＣとしての利用が可能となった。
よって分離された半導体領域を用い−ｃＰ履基板上に縦
形のＰＮＰ）ランジスメを構成したものであり、従来の
ＰＮｇ合アイソレージ曹ン方式による標準リニアＩＣ用
のＰ基板を用いたＰＮＰトランジスタに比してうすいエ
ピタキシャル別層を使用し横方向の広がりが少なく約４
分之ｌの面積に減少することができ、高集積化、高速化
リニアＩＣとしての利用が可能となった。
ＩＩ ｓ ＩＩ（ａ）〜（ｆ）＋ｔ−ッｃｏ ｐ Ｈ基
板上ＫＮＰＮ）？ンジスタとＰＮＰ ）ランジスタを形
成する場合のアイソプレーナリニアＩＣプロセスの來施
例を各主要工＠にわたりて示すものである。
板上ＫＮＰＮ）？ンジスタとＰＮＰ ）ランジスタを形
成する場合のアイソプレーナリニアＩＣプロセスの來施
例を各主要工＠にわたりて示すものである。
（１） 高比抵抗Ｐ″″ｇ８１単結晶基板１１を用意
し、表面酸化膜部やマスクを通してＮ＋麿込層（１２）
、形成のためのドナ（例えばＡｓ、Ｓｂ）不純物を基板
表面の一部に導入し、又、Ｐ＋厘込層（１３）形成のた
め別に形成した酸化膜マスクを通してアク竜ブタ（例え
ばＢ）不純物を基板表面の他部に導入する。
し、表面酸化膜部やマスクを通してＮ＋麿込層（１２）
、形成のためのドナ（例えばＡｓ、Ｓｂ）不純物を基板
表面の一部に導入し、又、Ｐ＋厘込層（１３）形成のた
め別に形成した酸化膜マスクを通してアク竜ブタ（例え
ばＢ）不純物を基板表面の他部に導入する。
伽） 全面Ｋｆｆｉ員度のドナをドープしたＮ″″履エ
ピタキシャル１１層１４を生長させる。
ピタキシャル１１層１４を生長させる。
（ｃ） Ｎ″″蓋エピタキシャル８１層１４の表面の
アクティブ領域を形成すべき部分Ｋｓｉ、Ｎ、膜勢によ
るマスクｌｓを形成し、マスクされない８１層表面をエ
ッチして凹部を形成した後、上記Ｓｉ、Ｎ。
アクティブ領域を形成すべき部分Ｋｓｉ、Ｎ、膜勢によ
るマスクｌｓを形成し、マスクされない８１層表面をエ
ッチして凹部を形成した後、上記Ｓｉ、Ｎ。
マスクによる選択酸化を行ない表面からＰ−基板に達す
るアイソレージ璽ン駿化膜１６を形成する。
るアイソレージ璽ン駿化膜１６を形成する。
このようなアイソレージ■ン瞭化１［１・によりて分離
された複数の半導体領域のうち、Ｎ＋纒込層１２によっ
て接続された領域ＡはＮＰＮ）テンジスタを形成するた
めの領域であり、Ｐ＋塩込層１３とそれに隣接する鳳込
層のない領域とを含めた領域ＢはＰＮＰ ）ランジスタ
を形成するための領域である。
された複数の半導体領域のうち、Ｎ＋纒込層１２によっ
て接続された領域ＡはＮＰＮ）テンジスタを形成するた
めの領域であり、Ｐ＋塩込層１３とそれに隣接する鳳込
層のない領域とを含めた領域ＢはＰＮＰ ）ランジスタ
を形成するための領域である。
（ｄ） ホトレジスト処３！ＩＫより領域Ａ、Ｂの表
面の一部を覆う酸化膜等の１スク２０を形成し、このマ
スクを通してＢ（ボロン）を拡散することにより領域Ａ
Ｋおい【一方側（ＡＩ）ＫベースのためＰ＋層１７を形
成し、領域Ｂにおいて一方側（Ｂ、）にＰ＋厘込層１３
に適するコレクタとなるＰ＋層１ａ＆−形成し他方側（
Ｂ、）Ｋ工々ツタとなるＰ＋層１９を形琲する。
面の一部を覆う酸化膜等の１スク２０を形成し、このマ
スクを通してＢ（ボロン）を拡散することにより領域Ａ
Ｋおい【一方側（ＡＩ）ＫベースのためＰ＋層１７を形
成し、領域Ｂにおいて一方側（Ｂ、）にＰ＋厘込層１３
に適するコレクタとなるＰ＋層１ａ＆−形成し他方側（
Ｂ、）Ｋ工々ツタとなるＰ＋層１９を形琲する。
（ｅ） ホトレジスト処理により領域Ａ、の一部、領
域Ｂｌ 、領域Ｂ、の一部を覆う酸化膜等のマスク２１
を形成し、Ｐ（リン）等を拡散するととにより領域大の
うちＡＩＫコレクタとなるＮ＋層２２を、Ｋの−＊Ｉｋ
ｗｃ工建ツタとニオＮ＋層町３を形成し、領域Ｂのうち
Ｂ、の一部にベースとなるＮ＋層２３を形成する。
域Ｂｌ 、領域Ｂ、の一部を覆う酸化膜等のマスク２１
を形成し、Ｐ（リン）等を拡散するととにより領域大の
うちＡＩＫコレクタとなるＮ＋層２２を、Ｋの−＊Ｉｋ
ｗｃ工建ツタとニオＮ＋層町３を形成し、領域Ｂのうち
Ｂ、の一部にベースとなるＮ＋層２３を形成する。
（ｆ） マスクに用いた酸化膜なエッチ除去し、ＰＥ
Ｇ（リン働シリケートガラス）等によるパッシペイシ１
ン膜２４を形成し、コンタクトホトエッチを行なった後
、ＡＪ蒸着、ＡＪホトエツチ工程な経て、領域ＡＫコレ
クタＣ１，ベースＢ１．ニオツタＥ１の各電極を有する
ＮＰＮ）ランジスタを構成する一方、領域Ｂにコレクタ
Ｃ８，ぺ−、スＢｌ。
Ｇ（リン働シリケートガラス）等によるパッシペイシ１
ン膜２４を形成し、コンタクトホトエッチを行なった後
、ＡＪ蒸着、ＡＪホトエツチ工程な経て、領域ＡＫコレ
クタＣ１，ベースＢ１．ニオツタＥ１の各電極を有する
ＮＰＮ）ランジスタを構成する一方、領域Ｂにコレクタ
Ｃ８，ぺ−、スＢｌ。
エイツタＥ、の各電極を有するＰＮＰ）ランジスタを構
成する。
成する。
以上実施例で述べた本発明によれば、Ｐ−鳳込層は在来
アイソプレーナプロセスにおいて、アイソレージ■ン酸
化膜とＰ基板との関にチャネルストッパ（２５）として
Ｐａｌ込層な形成する工程をそのまま利用すればよく、
従来のプロセスに４１に新しい工程を付加する必要がな
い。Ｐ＋履込層のためのＢ不純物は拡散速度が一般に大
であるから、充分な熱拡散によりＰ＋ベース拡散層（Ｐ
ＮＰのコレクタＰ＋拡散）Ｋ接続させることはさはど困
難でない。この発ＩｊＩＩＫより、エピタキシャル層を
薄く形成し一１各素子の占有面積を縮小すると同時に高
速動作できるダニアＩＣ１に一実現することが可能とな
った。
アイソプレーナプロセスにおいて、アイソレージ■ン酸
化膜とＰ基板との関にチャネルストッパ（２５）として
Ｐａｌ込層な形成する工程をそのまま利用すればよく、
従来のプロセスに４１に新しい工程を付加する必要がな
い。Ｐ＋履込層のためのＢ不純物は拡散速度が一般に大
であるから、充分な熱拡散によりＰ＋ベース拡散層（Ｐ
ＮＰのコレクタＰ＋拡散）Ｋ接続させることはさはど困
難でない。この発ＩｊＩＩＫより、エピタキシャル層を
薄く形成し一１各素子の占有面積を縮小すると同時に高
速動作できるダニアＩＣ１に一実現することが可能とな
った。
第ｉｌｌは本発明の原種的構造を示すＰＮＰ）ランジス
タの断面図、゛第２図は同平藺図であつ【そのＡ−Ａ断
面に第１図が対応する。第ｓ Ｉｆ（ａ）〜（ｆ）は本
発明によるアイソプレーナリニアＩＣのプロセスを示す
１穆断面図である。 １・、、ｐＨＳム基板、２・・・エピタキシャル８１層
、３・・・アイソレージ曹ン酸化膜、４・・・Ｐ” ｍ
込層、ト・・１拡散層（コレクタ）、６ ・Ｐ＋拡散層
（工ζツタ）、γ・・・Ｎ” 拡１に層（ヘース）、１
１・・・Ｐ−１１８１基板、１ト・・Ｎ＋堀込層、１３
・・・Ｐ＋場込層、１４・・−Ｎ″″″エピタキシヤル
８１層！＄−・８１、Ｎ、マスタ、１ｇ・・・アイソレ
ージ冒ン酸化１１．１７−Ｐ＋ベース、１ト・・Ｐ＋コ
レクタ、１９・・・Ｐ＋エイツタ、２０．２１・・・マ
スク、２ト・Ｎ＋コレクタ、２３・・・Ｎ＋エミッタ、
２４−Ｎ＋ベース、２４・・・パツシベイシ曹ンＩＩ、
２１Ｐ”チャネルストッパ。 代堰人 弁理士 薄 １）利 幸−〜′−１嘗、］ム 第 １ 図 第 ２ 図 第 ３ 図
タの断面図、゛第２図は同平藺図であつ【そのＡ−Ａ断
面に第１図が対応する。第ｓ Ｉｆ（ａ）〜（ｆ）は本
発明によるアイソプレーナリニアＩＣのプロセスを示す
１穆断面図である。 １・、、ｐＨＳム基板、２・・・エピタキシャル８１層
、３・・・アイソレージ曹ン酸化膜、４・・・Ｐ” ｍ
込層、ト・・１拡散層（コレクタ）、６ ・Ｐ＋拡散層
（工ζツタ）、γ・・・Ｎ” 拡１に層（ヘース）、１
１・・・Ｐ−１１８１基板、１ト・・Ｎ＋堀込層、１３
・・・Ｐ＋場込層、１４・・−Ｎ″″″エピタキシヤル
８１層！＄−・８１、Ｎ、マスタ、１ｇ・・・アイソレ
ージ冒ン酸化１１．１７−Ｐ＋ベース、１ト・・Ｐ＋コ
レクタ、１９・・・Ｐ＋エイツタ、２０．２１・・・マ
スク、２ト・Ｎ＋コレクタ、２３・・・Ｎ＋エミッタ、
２４−Ｎ＋ベース、２４・・・パツシベイシ曹ンＩＩ、
２１Ｐ”チャネルストッパ。 代堰人 弁理士 薄 １）利 幸−〜′−１嘗、］ム 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、高比抵抗第１導電履亭導体基板上にエピタキシャル
半導体層が形成され、このエピタキシャル半導体層はそ
のＩＩＮより基板に達する分離用酸化膜によって電気的
に分離された第１の半導体領域とこれに隣れる第２の半
導体領域とを有し、第１の半導体領域は基板餞−に壊込
★れた高不純物濃度謔１導電臘櫃込層と、との曹込層に
鎖しエピタキシャル層ｓ面より設けた＾不純物一度第１
導電履拡散層とから成り、第２の半導体領域は＄１２導
電臘のエピタキシャル半導体層の表面く高不純物議度第
２導電瀝拡散層とこれを取囲む高不純物濃度第１導電臘
拡散層を設けたものである半導体装置。 １ 上記嬉１導電厘半導体基板はＰｍＶ９コンを使用し
、第１の半導体領域をＰ！１コレクタとし。 菖２の半導体領域をＰ履ニオツタとこれを取囲むＮ臘ベ
ースとする特許請求の範囲第１１［Ｋ記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946981A JPS5851564A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946981A JPS5851564A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851564A true JPS5851564A (ja) | 1983-03-26 |
Family
ID=15475811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14946981A Pending JPS5851564A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851564A (ja) |
-
1981
- 1981-09-24 JP JP14946981A patent/JPS5851564A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3944447A (en) | Method for fabrication of integrated circuit structure with full dielectric isolation utilizing selective oxidation | |
| US3524113A (en) | Complementary pnp-npn transistors and fabrication method therefor | |
| JPS6321351B2 (ja) | ||
| KR900003835B1 (ko) | 반도체 장치(半導體裝置) | |
| US4005453A (en) | Semiconductor device with isolated circuit elements and method of making | |
| JPS6015944A (ja) | 半導体装置 | |
| US3909318A (en) | Method of forming complementary devices utilizing outdiffusion and selective oxidation | |
| JPS5851564A (ja) | 半導体装置 | |
| US3776786A (en) | Method of producing high speed transistors and resistors simultaneously | |
| JPS60164356A (ja) | 半導体装置 | |
| JP2511993B2 (ja) | 半導体装置の製造方法 | |
| JPS6158981B2 (ja) | ||
| JPS6185864A (ja) | バイポ−ラ型トランジスタ | |
| JP2531680B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0314238A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPS6244430B2 (ja) | ||
| JPS58206158A (ja) | 半導体装置の製造方法 | |
| JPS61218169A (ja) | 半導体装置とその製造法 | |
| JPS5877240A (ja) | 半導体装置とその製造方法 | |
| JPS62123762A (ja) | 半導体装置の製造方法 | |
| JPH0334378A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPS63138764A (ja) | 半導体集積回路およびその製造方法 | |
| JPS60186059A (ja) | 半導体装置及びその製造方法 | |
| JPS61252644A (ja) | 半導体装置の製造方法 | |
| JPH0793367B2 (ja) | 半導体記憶装置およびその製造方法 |