JP2001006385A - サンプル／ホールド回路 - Google Patents
サンプル／ホールド回路Info
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- JP2001006385A JP2001006385A JP11174271A JP17427199A JP2001006385A JP 2001006385 A JP2001006385 A JP 2001006385A JP 11174271 A JP11174271 A JP 11174271A JP 17427199 A JP17427199 A JP 17427199A JP 2001006385 A JP2001006385 A JP 2001006385A
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Abstract
(57)【要約】
【課題】 Ｓ／Ｈ回路におけるオペアンプを安定動作さ
せる。 【解決手段】 Ｓ／Ｈ回路のサンプリング状態におい
て、例えば２つの入力側容量Ｃｉ１，Ｃｉ２にそれぞれ
ＶＩＮ−ＶＲＭ，ＶＲＭ−ＶＩＮの各電圧を印加する回
路構成を採用することで、ホールド状態において、その
入力電圧ＶＩＮ成分同士が打ち消し合い、オペアンプの
入力端子電圧ＩＮＭ，ＩＮＰが、入力電圧ＶＩＮに依存
しないようにしたことを特徴とする。
せる。 【解決手段】 Ｓ／Ｈ回路のサンプリング状態におい
て、例えば２つの入力側容量Ｃｉ１，Ｃｉ２にそれぞれ
ＶＩＮ−ＶＲＭ，ＶＲＭ−ＶＩＮの各電圧を印加する回
路構成を採用することで、ホールド状態において、その
入力電圧ＶＩＮ成分同士が打ち消し合い、オペアンプの
入力端子電圧ＩＮＭ，ＩＮＰが、入力電圧ＶＩＮに依存
しないようにしたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、サンプル／ホール
ド回路に関し、更に言えばアナログ信号をデジタル信号
に変換するＡ／Ｄコンバータの前段に設置されるサンプ
ル／ホールド回路の安定動作を図る技術に関する。
ド回路に関し、更に言えばアナログ信号をデジタル信号
に変換するＡ／Ｄコンバータの前段に設置されるサンプ
ル／ホールド回路の安定動作を図る技術に関する。
【０００２】
【従来の技術】図４は従来のサンプル／ホールド回路
（以下、Ｓ／Ｈ回路と言う。）の基本構成を説明するた
めの回路図である。
（以下、Ｓ／Ｈ回路と言う。）の基本構成を説明するた
めの回路図である。
【０００３】図４において、Ｃｉ１，Ｃｉ２は一対の入
力側容量で、一方の容量Ｃｉ１には一対のスイッチＳＷ
１，ＳＷ２のオン・オフ動作により入力電圧ＶＩＮ（正
側のＶＩＮＰ）あるいは基準電圧ＶＲＭ（正側のＶＲＥ
ＦＰ）が印加され、他方の容量Ｃｉ２には一対のスイッ
チＳＷ３，ＳＷ４のオン・オフ動作により基準電圧ＶＲ
Ｍ（入力電圧ＶＩＮの中間電圧（ＶＩＮＭ））あるいは
基準電圧ＶＲＭ（基準電圧ＶＲＭの中間電圧（ＶＲＥＦ
ｍ））が印加される。
力側容量で、一方の容量Ｃｉ１には一対のスイッチＳＷ
１，ＳＷ２のオン・オフ動作により入力電圧ＶＩＮ（正
側のＶＩＮＰ）あるいは基準電圧ＶＲＭ（正側のＶＲＥ
ＦＰ）が印加され、他方の容量Ｃｉ２には一対のスイッ
チＳＷ３，ＳＷ４のオン・オフ動作により基準電圧ＶＲ
Ｍ（入力電圧ＶＩＮの中間電圧（ＶＩＮＭ））あるいは
基準電圧ＶＲＭ（基準電圧ＶＲＭの中間電圧（ＶＲＥＦ
ｍ））が印加される。
【０００４】サンプリング時には信号＊φによりスイッ
チＳＷ１，ＳＷ３がオン動作し、ホールド時には信号φ
によりスイッチＳＷ２，ＳＷ４がオン動作する。図８は
入力電圧ＶＩＮ（正弦波信号）に対するサンプリング
（Ｓ）／ホールド（Ｈ）状態のシミュレーション結果を
示す図であり、ＶＲＴ，ＶＲＢはそれぞれ基準電圧ＶＲ
Ｍの上限値及び下限値である。
チＳＷ１，ＳＷ３がオン動作し、ホールド時には信号φ
によりスイッチＳＷ２，ＳＷ４がオン動作する。図８は
入力電圧ＶＩＮ（正弦波信号）に対するサンプリング
（Ｓ）／ホールド（Ｈ）状態のシミュレーション結果を
示す図であり、ＶＲＴ，ＶＲＢはそれぞれ基準電圧ＶＲ
Ｍの上限値及び下限値である。
【０００５】前記一対の入力側容量Ｃｉ１，Ｃｉ２に蓄
えられた所定電圧は出力部を構成するオペアンプ１の入
力端子ＩＮＭ（負側のＩＮ），ＩＮＰ（正側のＩＮ）に
送られる。
えられた所定電圧は出力部を構成するオペアンプ１の入
力端子ＩＮＭ（負側のＩＮ），ＩＮＰ（正側のＩＮ）に
送られる。
【０００６】このようなシングルエンド入力で、差動出
力のＳ／Ｈ回路では、入力範囲の中間値ＶＲＭを基準電
圧として入力電圧ＶＩＮと基準電圧ＶＲＭの電位差をオ
ペアンプ１の出力端子ＯＵＴＰ（正側のＯＵＴ），ＯＵ
ＴＭ（負側のＯＵＴ）からＡＺ（Auto Zero）の電圧を
基準に出力している。
力のＳ／Ｈ回路では、入力範囲の中間値ＶＲＭを基準電
圧として入力電圧ＶＩＮと基準電圧ＶＲＭの電位差をオ
ペアンプ１の出力端子ＯＵＴＰ（正側のＯＵＴ），ＯＵ
ＴＭ（負側のＯＵＴ）からＡＺ（Auto Zero）の電圧を
基準に出力している。
【０００７】そして、上述したように信号＊φ側のスイ
ッチＳＷ１，ＳＷ３がオン状態のとき、このＳ／Ｈ回路
はサンプリング状態で、信号φ側のスイッチＳＷ２，Ｓ
Ｗ４がオン状態のとき、このＳ／Ｈ回路はホールド状態
であり、このφ側のスイッチＳＷ２，ＳＷ４がオンの期
間、所定電圧を出力する。
ッチＳＷ１，ＳＷ３がオン状態のとき、このＳ／Ｈ回路
はサンプリング状態で、信号φ側のスイッチＳＷ２，Ｓ
Ｗ４がオン状態のとき、このＳ／Ｈ回路はホールド状態
であり、このφ側のスイッチＳＷ２，ＳＷ４がオンの期
間、所定電圧を出力する。
【０００８】
【発明が解決しようとする課題】上記サンプリング状態
のときには、オペアンプ１の入力端子ＩＮＰ，ＩＮＭは
バイアス（ＢＩＡＳ）で固定されているが、ホールド状
態に切り換わると入力端子ＩＮＰ，ＩＮＭに供給される
電圧は入力電圧ＶＩＮに比例して変動することになる。
のときには、オペアンプ１の入力端子ＩＮＰ，ＩＮＭは
バイアス（ＢＩＡＳ）で固定されているが、ホールド状
態に切り換わると入力端子ＩＮＰ，ＩＮＭに供給される
電圧は入力電圧ＶＩＮに比例して変動することになる。
【０００９】一般的に、オペアンプ１は同相入力範囲
（使用可能範囲）に制限があるため、入力電圧ＶＩＮが
大きくなると入力端子電圧の変動も大きくなるため、例
えば、ある規格のオペアンプ１を用いた場合では同相入
力の制限範囲を越えてしまうことがあった。そのため、
例えば、オペアンプ１を構成するＭＯＳトランジスタが
動作せず、サンプル／ホールド回路が正常に動作しなく
なるといった不具合が発生することがあった。
（使用可能範囲）に制限があるため、入力電圧ＶＩＮが
大きくなると入力端子電圧の変動も大きくなるため、例
えば、ある規格のオペアンプ１を用いた場合では同相入
力の制限範囲を越えてしまうことがあった。そのため、
例えば、オペアンプ１を構成するＭＯＳトランジスタが
動作せず、サンプル／ホールド回路が正常に動作しなく
なるといった不具合が発生することがあった。
【００１０】以下、各種状態（サンプリング／ホールド
状態）における入力端子ＩＮＭ，ＩＮＰにかかる電圧値
を説明するための等価回路図を参照しながら、各種状態
における入力端子ＩＮＭ，ＩＮＰ及び出力電圧ＯＵＴ
Ｐ，ＯＵＴＭを求め、上記問題点を検証してみる。尚、
以下の計算式において、Ｃｉ１＝Ｃｉ２＝Ｃｆ１＝Ｃｆ
２とする。
状態）における入力端子ＩＮＭ，ＩＮＰにかかる電圧値
を説明するための等価回路図を参照しながら、各種状態
における入力端子ＩＮＭ，ＩＮＰ及び出力電圧ＯＵＴ
Ｐ，ＯＵＴＭを求め、上記問題点を検証してみる。尚、
以下の計算式において、Ｃｉ１＝Ｃｉ２＝Ｃｆ１＝Ｃｆ
２とする。
【００１１】先ず第１に、サンプリング状態（＊φ側の
スイッチがオン状態）における入力側容量Ｃｉ１，Ｃｆ
１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄えられる電
荷量を図５から求める。尚、以下、容量Ｃｉ１，Ｃｆ
１，Ｃｉ２，Ｃｆ２に蓄えられる電荷量をＱ１，Ｑ，Ｑ
３，Ｑ４で表している。
スイッチがオン状態）における入力側容量Ｃｉ１，Ｃｆ
１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄えられる電
荷量を図５から求める。尚、以下、容量Ｃｉ１，Ｃｆ
１，Ｃｉ２，Ｃｆ２に蓄えられる電荷量をＱ１，Ｑ，Ｑ
３，Ｑ４で表している。
【００１２】
【数１】
【００１３】第２に、サンプリング状態からホールド状
態に移行する直前（＊φ側のスイッチがオフし、φ側の
スイッチがオンするまでの期間）における入力側容量Ｃ
ｉ１，Ｃｆ１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄
えられる電荷量を図６から求める。（図６を参照して、
入力端子ＩＮＭ，ＩＮＰを見積もる） 尚、このときスイッチＳＷ５に入る信号＊φに比してス
イッチＳＷ６に入る信号＊φは不図示の遅延回路を介し
て遅延されている。
態に移行する直前（＊φ側のスイッチがオフし、φ側の
スイッチがオンするまでの期間）における入力側容量Ｃ
ｉ１，Ｃｆ１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄
えられる電荷量を図６から求める。（図６を参照して、
入力端子ＩＮＭ，ＩＮＰを見積もる） 尚、このときスイッチＳＷ５に入る信号＊φに比してス
イッチＳＷ６に入る信号＊φは不図示の遅延回路を介し
て遅延されている。
【００１４】
【数２】
【００１５】（１），（２），（３），（４）より、入
力端子ＩＮＭ，ＩＮＰ電圧を求める。
力端子ＩＮＭ，ＩＮＰ電圧を求める。
【００１６】
【数３】
【００１７】続いて、ホールド状態における入力端子Ｉ
ＮＭ，ＩＮＰに印加される電圧を図７から求める。
ＮＭ，ＩＮＰに印加される電圧を図７から求める。
【００１８】
【数４】
【００１９】上記（７）に示すようにホールド状態にお
ける入力端子ＩＮＭ，ＩＮＰに印加される電圧は、入力
電圧（−１／４ＶＩＮ）成分に依存していることが判る
（図８に示す通り、入力電圧ＶＩＮに依存して入力端子
ＩＮＭ，ＩＮＰに印加される電圧は変化している。）。
ける入力端子ＩＮＭ，ＩＮＰに印加される電圧は、入力
電圧（−１／４ＶＩＮ）成分に依存していることが判る
（図８に示す通り、入力電圧ＶＩＮに依存して入力端子
ＩＮＭ，ＩＮＰに印加される電圧は変化している。）。
【００２０】また、このときの入力側容量Ｃｉ１，Ｃｆ
１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄えられる電
荷量を求める。
１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄えられる電
荷量を求める。
【００２１】
【数５】
【００２２】（１），（２），（８），（９）より、出
力電圧ＯＵＴＰとＯＵＴＭとの差分を求める。
力電圧ＯＵＴＰとＯＵＴＭとの差分を求める。
【００２３】
【数６】
【００２４】従って、本発明では上記Ｓ／Ｈ回路におけ
るオペアンプの安定動作化を可能にするサンプル／ホー
ルド回路を提供することを目的とする。
るオペアンプの安定動作化を可能にするサンプル／ホー
ルド回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】そこで、本発明のサンプ
ル／ホールド回路は上記課題に鑑みなされたもので、図
１に示すようにサンプリング状態において、例えば２つ
の入力側容量Ｃｉ１１，Ｃｉ１２にそれぞれＶＩＮ−Ｖ
ＲＭ，ＶＲＭ−ＶＩＮの各電圧を印加する回路構成を採
用することで、ホールド状態において、その入力電圧Ｖ
ＩＮ成分同士が打ち消し合い、オペアンプ１の入力端子
ＩＮＭ，ＩＮＰに供給される電圧が、入力電圧ＶＩＮに
依存しないようにしたことを特徴とする。
ル／ホールド回路は上記課題に鑑みなされたもので、図
１に示すようにサンプリング状態において、例えば２つ
の入力側容量Ｃｉ１１，Ｃｉ１２にそれぞれＶＩＮ−Ｖ
ＲＭ，ＶＲＭ−ＶＩＮの各電圧を印加する回路構成を採
用することで、ホールド状態において、その入力電圧Ｖ
ＩＮ成分同士が打ち消し合い、オペアンプ１の入力端子
ＩＮＭ，ＩＮＰに供給される電圧が、入力電圧ＶＩＮに
依存しないようにしたことを特徴とする。
【００２６】
【発明の実施の形態】以下、本発明のサンプル／ホール
ド回路に係る一実施形態について図面を参照しながら説
明する。
ド回路に係る一実施形態について図面を参照しながら説
明する。
【００２７】図１は本発明のサンプル／ホールド回路
（例えばシングルエンド入力で、差動出力のサンプル／
ホールド回路、以下Ｓ／Ｈ回路と言う。）の基本構成を
説明するための回路図である。尚、従来構成と同等の構
成については同符号を付して説明を簡略化する。
（例えばシングルエンド入力で、差動出力のサンプル／
ホールド回路、以下Ｓ／Ｈ回路と言う。）の基本構成を
説明するための回路図である。尚、従来構成と同等の構
成については同符号を付して説明を簡略化する。
【００２８】図１において、Ｃｉ１１，Ｃｉ１２は一対
の入力側容量で、一方の容量Ｃｉ１１には一対のスイッ
チＳＷ１１，ＳＷ１２のオン動作により入力電圧ＶＩＮ
と基準電圧ＶＲＭが印加され（ＶＩＮ−ＶＲＭ）、他方
の容量Ｃｉ１２にはスイッチＳＷ１３のオン動作により
基準電圧ＶＲＭと入力電圧ＶＩＮが印加される（ＶＲＭ
−ＶＩＮ）。即ち、サンプリング時に信号＊φにより前
記スイッチＳＷ１１，ＳＷ１２，ＳＷ１３がオン動作す
ることで、前記一対の入力側容量Ｃｉ１１，Ｃｉ１２内
にそれぞれ入力電圧ＶＩＮと基準電圧ＶＲＭとが逆向き
に印加される。そして、ホールド時には信号φによりス
イッチＳＷ１８，ＳＷ１９，ＳＷ２０がオン動作するこ
とで、前記容量Ｃｉ１１，Ｃｉ１２内に蓄えられた所定
電圧が、出力部を構成するオペアンプ１の入力端子ＩＮ
Ｍ，ＩＮＰに送られる。
の入力側容量で、一方の容量Ｃｉ１１には一対のスイッ
チＳＷ１１，ＳＷ１２のオン動作により入力電圧ＶＩＮ
と基準電圧ＶＲＭが印加され（ＶＩＮ−ＶＲＭ）、他方
の容量Ｃｉ１２にはスイッチＳＷ１３のオン動作により
基準電圧ＶＲＭと入力電圧ＶＩＮが印加される（ＶＲＭ
−ＶＩＮ）。即ち、サンプリング時に信号＊φにより前
記スイッチＳＷ１１，ＳＷ１２，ＳＷ１３がオン動作す
ることで、前記一対の入力側容量Ｃｉ１１，Ｃｉ１２内
にそれぞれ入力電圧ＶＩＮと基準電圧ＶＲＭとが逆向き
に印加される。そして、ホールド時には信号φによりス
イッチＳＷ１８，ＳＷ１９，ＳＷ２０がオン動作するこ
とで、前記容量Ｃｉ１１，Ｃｉ１２内に蓄えられた所定
電圧が、出力部を構成するオペアンプ１の入力端子ＩＮ
Ｍ，ＩＮＰに送られる。
【００２９】以下、各種状態（サンプリング／ホールド
状態）における入力端子ＩＮＭ，ＩＮＰにかかる電圧値
を説明するための等価回路図を参照しながら、各種状態
における入力端子ＩＮＭ，ＩＮＰに供給される電圧及び
出力電圧ＯＵＴＰ，ＯＵＴＭを求める。尚、以下の計算
式において、Ｃｉ１＝Ｃｉ２＝Ｃｆ１＝Ｃｆ２とする。
状態）における入力端子ＩＮＭ，ＩＮＰにかかる電圧値
を説明するための等価回路図を参照しながら、各種状態
における入力端子ＩＮＭ，ＩＮＰに供給される電圧及び
出力電圧ＯＵＴＰ，ＯＵＴＭを求める。尚、以下の計算
式において、Ｃｉ１＝Ｃｉ２＝Ｃｆ１＝Ｃｆ２とする。
【００３０】先ず第１に、サンプリング状態（＊φ側の
スイッチがオン状態）における入力側容量Ｃｉ１，Ｃｆ
１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄えられる電
荷量を図２から求める。尚、以下、容量Ｃｉ１，Ｃｆ
１，Ｃｉ２，Ｃｆ２に蓄えられる電荷量をＱ１，Ｑ，Ｑ
３，Ｑ４で表している。
スイッチがオン状態）における入力側容量Ｃｉ１，Ｃｆ
１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄えられる電
荷量を図２から求める。尚、以下、容量Ｃｉ１，Ｃｆ
１，Ｃｉ２，Ｃｆ２に蓄えられる電荷量をＱ１，Ｑ，Ｑ
３，Ｑ４で表している。
【００３１】
【数７】
【００３２】第２に、サンプリング状態からホールド状
態に移行する直前（＊φ側のスイッチがオフし、φ側の
スイッチがオンするまでの期間）における入力側容量Ｃ
ｉ１，Ｃｆ１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄
えられる電荷量を求める。（ここで、従来の説明で用い
た図６を慣用して、入力端子ＩＮＭ，ＩＮＰを見積も
る。） 尚、このときスイッチＳＷ１６に入る信号＊φに比して
スイッチＳＷ１７に入る信号＊φは不図示の遅延回路を
介して遅延されている。
態に移行する直前（＊φ側のスイッチがオフし、φ側の
スイッチがオンするまでの期間）における入力側容量Ｃ
ｉ１，Ｃｆ１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄
えられる電荷量を求める。（ここで、従来の説明で用い
た図６を慣用して、入力端子ＩＮＭ，ＩＮＰを見積も
る。） 尚、このときスイッチＳＷ１６に入る信号＊φに比して
スイッチＳＷ１７に入る信号＊φは不図示の遅延回路を
介して遅延されている。
【００３３】
【数８】
【００３４】（１１），（１２），（１３），（１４）
より、入力端子ＩＮＭ，ＩＮＰ電圧を求める。
より、入力端子ＩＮＭ，ＩＮＰ電圧を求める。
【００３５】
【数９】
【００３６】上記（１５），（１６）に示すようにサン
プリング状態における入力端子ＩＮＭ，ＩＮＰにはそれ
ぞれ入力電圧成分（１／２ＶＩＮ）が含まれている。
プリング状態における入力端子ＩＮＭ，ＩＮＰにはそれ
ぞれ入力電圧成分（１／２ＶＩＮ）が含まれている。
【００３７】続いて、ホールド状態における入力端子Ｉ
ＮＭ，ＩＮＰに印加される電圧を求める。（ここでも、
従来の説明で用いた図７を慣用する。）
ＮＭ，ＩＮＰに印加される電圧を求める。（ここでも、
従来の説明で用いた図７を慣用する。）
【００３８】
【数１０】
【００３９】上記（１７）に示すようにホールド状態に
おける入力端子ＩＮＭ，ＩＮＰに印加される電圧は、入
力電圧（１／２ＶＩＮ）成分同士が打ち消し合うため、
１／２（ＶＲＭ＋ＢＩＡＳ）の電圧に固定され、入力電
圧ＶＩＮに依存していない（図３に示す通り入力端子Ｉ
ＮＭ，ＩＮＰに印加される電圧は、入力電圧ＶＩＮに影
響されずに、例えば１／２（ＶＲＭ＋ＢＩＡＳ）の電圧
に固定されている。）。
おける入力端子ＩＮＭ，ＩＮＰに印加される電圧は、入
力電圧（１／２ＶＩＮ）成分同士が打ち消し合うため、
１／２（ＶＲＭ＋ＢＩＡＳ）の電圧に固定され、入力電
圧ＶＩＮに依存していない（図３に示す通り入力端子Ｉ
ＮＭ，ＩＮＰに印加される電圧は、入力電圧ＶＩＮに影
響されずに、例えば１／２（ＶＲＭ＋ＢＩＡＳ）の電圧
に固定されている。）。
【００４０】また、このときの入力側容量Ｃｉ１，Ｃｆ
１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄えられる電
荷量を求める。
１と比較側容量Ｃｉ２，Ｃｆ２にそれぞれ蓄えられる電
荷量を求める。
【００４１】
【数１１】
【００４２】（１１），（１２），（１８），（１９）
より、出力電圧ＯＵＴＰとＯＵＴＭとの差分を求める。
より、出力電圧ＯＵＴＰとＯＵＴＭとの差分を求める。
【００４３】
【数１２】
【００４４】以上説明したように本発明では、Ｓ／Ｈ回
路のサンプリング状態において、２つの入力側容量Ｃｉ
１１，Ｃｉ１２にそれぞれ入力電圧ＶＩＮと基準電圧Ｖ
ＲＭとを逆向きに、例えばそれぞれにＶＩＮ−ＶＲＭ，
ＶＲＭ−ＶＩＮの各電圧を印加するように回路構成した
ことで、ホールド状態においてオペアンプ１の入力端子
電圧ＩＮＭ，ＩＮＰが１／２（ＶＲＭ＋ＢＩＡＳ）の電
圧に固定されて、従来回路のように入力電圧ＶＩＮに依
存していないため、同相入力範囲の制限が厳しいオペア
ンプでも安定動作させることができる。
路のサンプリング状態において、２つの入力側容量Ｃｉ
１１，Ｃｉ１２にそれぞれ入力電圧ＶＩＮと基準電圧Ｖ
ＲＭとを逆向きに、例えばそれぞれにＶＩＮ−ＶＲＭ，
ＶＲＭ−ＶＩＮの各電圧を印加するように回路構成した
ことで、ホールド状態においてオペアンプ１の入力端子
電圧ＩＮＭ，ＩＮＰが１／２（ＶＲＭ＋ＢＩＡＳ）の電
圧に固定されて、従来回路のように入力電圧ＶＩＮに依
存していないため、同相入力範囲の制限が厳しいオペア
ンプでも安定動作させることができる。
【００４５】
【発明の効果】本発明によれば、ホールド状態における
オペアンプの入力端子電圧が入力電圧に依存しないた
め、従来回路のように入力電圧が大きくなるに従って入
力端子電圧の変動も大きくなり、それが同相入力の制限
範囲を越えてしまった場合にオペアンプが安定動作しな
くなるといった不具合を抑止できる。
オペアンプの入力端子電圧が入力電圧に依存しないた
め、従来回路のように入力電圧が大きくなるに従って入
力端子電圧の変動も大きくなり、それが同相入力の制限
範囲を越えてしまった場合にオペアンプが安定動作しな
くなるといった不具合を抑止できる。
【図１】本発明の一実施形態のサンプル／ホールド回路
を示す回路図である。
を示す回路図である。
【図２】図１のサンプル／ホールド回路の各種状態を説
明するための等価回路図である。
明するための等価回路図である。
【図３】図１のサンプル／ホールド回路のシミュレーシ
ョン結果を示す図である。
ョン結果を示す図である。
【図４】従来のサンプル／ホールド回路を示す回路図で
ある。
ある。
【図５】図４のサンプル／ホールド回路の各種状態を説
明するための等価回路図である。
明するための等価回路図である。
【図６】図４のサンプル／ホールド回路の各種状態を説
明するための等価回路図である。
明するための等価回路図である。
【図７】図４のサンプル／ホールド回路の各種状態を説
明するための等価回路図である。
明するための等価回路図である。
【図８】図４のサンプル／ホールド回路のシミュレーシ
ョン結果を示す図である。
ョン結果を示す図である。
１ オペアンプ ＶＩＮ 入力電圧 ＶＲＭ 基準電圧 ＩＮＭ 入力端子 ＩＮＰ 入力端子 ＯＵＴＰ 出力電圧 ＯＵＴＭ 出力電圧
Claims (3)
- 【請求項１】 サンプリングした入力電圧及び基準電圧
を保持する一対の容量と、これらの容量に蓄えられた電
圧を所定のタイミングで所定時間伝える一対のスイッチ
と、これらのスイッチを介して送られる電圧に応じた電
圧を出力する出力部とを有するサンプル／ホールド回路
において、 サンプリング状態時に前記一対の容量に前記入力電圧及
び基準電圧とを逆向きに印加することで、ホールド状態
における前記出力部の入力端子に供給される電圧が前記
入力電圧に依存しないようにしたことを特徴とするサン
プル／ホールド回路。 - 【請求項２】 サンプリング状態時に前記容量の一方に
入力電圧−基準電圧を印加し、他方に基準電圧−入力電
圧を印加することで、ホールド状態における前記出力部
の入力端子に供給される電圧が前記入力電圧に依存しな
いようにしたことを特徴とする請求項１に記載のサンプ
ル／ホールド回路。 - 【請求項３】 ホールド状態における前記出力部の入力
端子に供給される電圧が、所定電圧に固定されているこ
とを特徴とする請求項１に記載のサンプル／ホールド回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174271A JP2001006385A (ja) | 1999-06-21 | 1999-06-21 | サンプル／ホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174271A JP2001006385A (ja) | 1999-06-21 | 1999-06-21 | サンプル／ホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001006385A true JP2001006385A (ja) | 2001-01-12 |
Family
ID=15975745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11174271A Pending JP2001006385A (ja) | 1999-06-21 | 1999-06-21 | サンプル／ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001006385A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007159087A (ja) * | 2005-11-08 | 2007-06-21 | Denso Corp | サンプルホールド回路およびマルチプライングｄ／ａコンバータ |
| WO2016203525A1 (ja) * | 2015-06-15 | 2016-12-22 | オリンパス株式会社 | 半導体装置 |
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1999
- 1999-06-21 JP JP11174271A patent/JP2001006385A/ja active Pending
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