JP7161178B2 - 静電容量検出回路 - Google Patents

Description

本発明は、静電容量検出回路に関する。

加速度センサとして、静電容量方式が広く用いられている。静電容量方式の加速度センサは、加速度に応じて変位する可動電極と固定電極とを有し、それらが形成する静電容量の変化が検出される。このような加速度センサには、静電容量の検出回路が内蔵される。

N. Yazdi, K. Najafi, "An interface IC for a capacitive silicon ug accelerometer", IEEE International Solid-State Circuits Conference, 1999 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. ISSCC. First Edition (Cat. No.99CH36278), pp132-133, 17,Feb,1999, DOI：10.1109/ISSCC.1999.759161

検出回路は、オペアンプ、キャパシタおよびいくつかのアナログスイッチで構成されるプリアンプを備える。このようなプリアンプでは、アナログスイッチを介してキャパシタを充電することに起因するｋＴ／Ｃノイズが発生する。ｋＴ／Ｃノイズを低減するためには、キャパシタＣを大きくする必要があるが、動作速度の低下や、回路面積の増大といった問題を引き起こす。

本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ｋＴ／Ｃノイズを低減した静電容量検出回路の提供にある。

本発明のある態様は、第１ラインと第２ラインの間に直列に接続される第１センス容量および第２センス容量の静電容量を検出する検出回路に関する。検出回路は、オペアンプおよびフィードバックキャパシタを含むプリアンプと、第１センスライン、第２ラインおよび第１センス容量と第２センス容量を接続するセンスノードの電圧を制御するドライバと、を備える。ドライバは、第１状態および第２状態において、第１ラインと第２ラインの間に、第１極性の駆動電圧を印加し、第３状態において、第１ラインと第２ラインの間に、第１極性と反対の第２極性の駆動電圧を印加可能に構成される。プリアンプは、第１状態において、フィードバックキャパシタの電荷が初期化され、第２状態および第３状態において、センスノードとオペアンプの出力端子の間にフィードバックキャパシタが接続されるように構成される。

この態様によると、第２状態と第３状態で得られるプリアンプの出力電圧の差分をとることにより、第１センス容量と第２センス容量の差分を検出できる。第２状態と第３状態では、プリアンプの出力電圧には共通の雑音成分が含まれるため、それらの差分をとることで、雑音成分がキャンセルされ、ｋＴ／Ｃノイズの影響を低減できる。

オペアンプの非反転入力端子には基準電圧が印加されてもよい。ドライバは、第１状態および第２状態において、第１ラインに第１電圧を印加し、第２ラインに第２電圧を印加し、センスノードに基準電圧を印加し、第３状態において、第１ラインに第２電圧を印加し、第２ラインに第１電圧を印加するよう構成されてもよい。プリアンプは、第１状態において、フィードバックキャパシタの両端に基準電圧が印加され、オペアンプの反転入力端子と出力端子がショートされ、第２状態および第３状態において、センスノードとオペアンプの出力端子の間にフィードバックキャパシタが接続されるように構成されてもよい。

フィードバックキャパシタの一端はセンスノードと接続されてもよい。プリアンプは、オペアンプの反転入力端子と出力端子の間に設けられ、第１状態においてオンとなる第１スイッチと、フィードバックキャパシタの他端とオペアンプの出力端子の間に設けられ、第２状態および第３状態においてオンとなる第２スイッチと、基準電圧が印加される基準ラインとフィードバックキャパシタの他端の間に設けられ、第１状態においてオンとなる第３スイッチと、をさらに含んでもよい。

フィードバックキャパシタの一端はオペアンプの出力端子と接続されてもよい。プリアンプは、フィードバックキャパシタと並列に接続され、第１状態においてオンとなる第４スイッチと、フィードバックキャパシタの他端とオペアンプの反転入力端子の間に設けられ、第１状態においてオンとなる第５スイッチと、フィードバックキャパシタの他端とセンスノードの間に設けられ、第２状態および第３状態においてオンとなる第６スイッチと、をさらに含んでもよい。

プリアンプは、センスノードとオペアンプの反転入力端子の間に設けられた入力キャパシタをさらに含んでもよい。これにより、オフセット電圧の影響をキャンセルできる。また第２状態と第３状態の差分をとることで、センスノードの容量に起因するｋＴ／Ｃノイズのみでなく、入力キャパシタとオペアンプの接続ノードの容量に起因するｋＴ／Ｃノイズをキャンセルできる。

検出回路は、第２状態におけるプリアンプの出力電圧と第３状態におけるプリアンプの出力電圧の差分を計算する差分アンプをさらに備えてもよい。検出回路は、差分アンプの出力をデジタル信号に変換するΔΣ変調器をさらに備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

本発明のある態様によれば、ノイズの影響を低減できる。

実施の形態に係る加速度センサの回路図である。 第１実施例に係る静電容量検出回路のブロック図である。 図３（ａ）～（ｃ）は、図２の静電容量検出回路の第１状態φ１～第３状態φ３における等価回路図である。 図４（ａ）、（ｂ）は、容量の検出を説明する図である。 静電容量検出回路の出力電圧Ｖｏｕｔの分散を示す図である。 図６（ａ）、（ｂ）は、比較技術に係る静電容量検出回路の動作を説明する図である。 比較技術に係る静電容量検出回路の出力電圧Ｖｏｕｔの分散を示す図である。 第２実施例に係る静電容量検出回路の回路図である。 図９（ａ）～（ｃ）は、図８の静電容量検出回路の第１状態φ１～第３状態φ３における等価回路図である。 加速度センサのブロック図である。 図１０のプリアンプおよび差分アンプの回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、実施の形態に係る加速度センサ２の回路図である。加速度センサ２は、ＭＥＭＳ回路４および読み出し回路６を備える。ＭＥＭＳ回路４および読み出し回路６はひとつの半導体基板に集積化される。ＭＥＭＳ回路４は、可動電極と固定電極を含み、それらの間には、センス容量Ｃｍ１およびＣｍ２が形成される。センス容量Ｃｍ１およびＣｍ２は、第１ラインＬ１と第２ラインＬ２の間に直列に設けられ、それらの接続ノードをセンスノードＮｓと称する。

読み出し回路６は、静電容量検出回路１００を備える。静電容量検出回路１００は、プリアンプ１１０およびドライバ１２０を備える。プリアンプ１１０は、オペアンプＯＡ１、フィードバックキャパシタＣｆおよびいくつかのスイッチＳＷを含む。ドライバ１２０は、第１ラインＬ１、第２ラインＬ２およびセンスノードＮｓの電圧を制御する。

静電容量検出回路１００は、第１状態φ１～第３状態φ３で切り替え可能である。

ドライバ１２０は、第１状態φ１および第２状態φ２において、第１ラインＬ１と第２ラインＬ２の間に、第１極性の駆動電圧Ｖｄを印加し、第３状態φ３において、第１ラインＬ１と第２ラインＬ２の間に、第１極性と反対の第２極性の駆動電圧－Ｖｄを印加可能に構成される。

プリアンプ１１０は、第１状態φ１において、フィードバックキャパシタＣｆの電荷が初期化され、第２状態φ２および第３状態φ３において、センスノードＮｓとオペアンプＯＡ１の出力端子の間にフィードバックキャパシタＣｆが接続されるように構成される。

以上が静電容量検出回路１００の基本構成である。本発明は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

（第１実施例）
図２は、第１実施例に係る静電容量検出回路１００Ａのブロック図である。ドライバ１２０は、第１状態φ１および第２状態φ２において、第１ラインＬ１に第１電圧（たとえば電源電圧Ｖｄｄ）を印加し、第２ラインＬ２に第２電圧（たとえば接地電圧Ｖｓｓ）を印加し、センスノードＮｓに基準電圧Ｖｃｏｍを印加する。基準電圧Ｖｃｏｍは、第１電圧と第２電圧の中点にとることができる。

ドライバ１２０は、スイッチＳＷ２１～ＳＷ２５を含む。スイッチＳＷ２１およびＳＷ２４は、第１状態φ１、第２状態φ２においてオンとなり、第１ラインＬ１に第１電圧Ｖｄｄを、第２ラインＬ２に第２電圧Ｖｓｓを印加する。スイッチＳＷ２２およびＳＷ２３は、第３状態φ３においてオンとなり、第１ラインＬ１に第２電圧Ｖｓｓを、第２ラインＬ２に第１電圧Ｖｄｄを印加する。スイッチＳＷ２１およびＳＷ２２のペア、スイッチＳＷ２３およびＳＷ２４のペアはそれぞれ、ＣＭＯＳインバータで構成してもよい。

スイッチＳＷ２５は、第１状態φ１においてオンとなり、センスノードＮｓに基準電圧Ｖｃｏｍを印加する。

プリアンプ１１０Ａは、オペアンプＯＡ１、フィードバックキャパシタＣｆ、入力キャパシタＣｓを含む。オペアンプＯＡ１の非反転入力端子（＋）には基準電圧Ｖｃｏｍが印加される。

プリアンプ１１０Ａは、第１状態φ１において、フィードバックキャパシタＣｆの両端それぞれに基準電圧Ｖｃｏｍが印加され、オペアンプＯＡ１の反転入力端子（－）と出力端子がショートされる。またプリアンプ１１０は、第２状態φ２および第３状態φ３において、センスノードＮｓとオペアンプＯＡ１の出力端子の間にフィードバックキャパシタＣｆが接続される。

第１実施例において、フィードバックキャパシタＣｆの一端はセンスノードＮｓと接続されている。第１状態φ１～第３状態φ３を実現するため、複数のスイッチＳＷ１～ＳＷ３が設けられる。第１スイッチＳＷ１は、オペアンプＯＡ１の反転入力端子（－）と出力端子の間に設けられ、第１状態φ１においてオンとなる。第２スイッチＳＷ２は、フィードバックキャパシタＣｆの他端とオペアンプＯＡ１の出力端子の間に設けられ、第２状態φ２および第３状態φ３においてオンとなる。第３スイッチＳＷ３は、基準電圧Ｖｃｏｍが印加される基準ラインＬ３とフィードバックキャパシタＣｆの他端の間に設けられ、第１状態φ１においてオンとなる。

以上が静電容量検出回路１００Ａの構成である。続いてその動作を説明する。図３（ａ）～（ｃ）は、図２の静電容量検出回路１００Ａの第１状態φ１～第３状態φ３における等価回路図である。

図３（ａ）、（ｂ）の第１状態φ１、第２状態φ２において、第１センス容量Ｃｍ１が、Ｖｄｄ－Ｖｃｏｍで充電され、第２センス容量Ｃｍ２が、Ｖｃｏｍ－Ｖｓｓで充電される。以下、Ｖｓｓ＝０Ｖとする。

また図３（ａ）の第１状態φ１において、オペアンプＯＡ１の出力と反転入力端子がショートされ、ボルテージフォロアが形成される。フィードバックキャパシタＣｆの両端には、基準電圧Ｖｃｏｍが印加され、その電荷はゼロにリセットされる。また仮想接地により、オペアンプＯＡ１の反転入力端子の電圧Ｖｂは、基準電圧Ｖｃｏｍと等しくなるから、入力キャパシタＣｓの両端にも基準電圧Ｖｃｏｍが印加され、その電荷はゼロにリセットされる。

図３（ｂ）、（ｃ）の第２状態φ２、第３状態φ３では、出力端子に、第１センス容量Ｃｍ１、第２センス容量Ｃｍ２に応じた電圧Ｖｏｕｔが発生する。

図４（ａ）、（ｂ）は、容量の検出を説明する図である。キャパシタＣｓは、オフセット電圧をキャンセルするために設けられており、容量検出に関しては無視できるため、省略している。図４（ａ）には第２状態φ２が、図４（ｂ）には第３状態φ３が示される。第２状態φ２において、センスノードＮｓの電圧Ｖａは、基準電圧Ｖｃｏｍと等しくなる。このときの出力電圧Ｖｏｕｔ１は、式（１）で与えられる。
Ｖｏｕｔ１＝－｛ＶｄｄＣｍ１－Ｖａ（Ｃｍ１＋Ｃｍ２）｝／Ｃｆ＋Ｖａ…（１）

第３状態φ３では、第１センス容量Ｃｍ１と第２センス容量Ｃｍ２に印加される電圧の極性が反転しており、このときの出力電圧Ｖｏｕｔ２は、式（２）で与えられる。
Ｖｏｕｔ２＝－｛ＶｄｄＣｍ２－Ｖａ（Ｃｍ１＋Ｃｍ２）｝／Ｃｆ＋Ｖａ…（２）

第２状態φ２で得られる出力電圧Ｖｏｕｔ１と第３状態φ３で得られる出力電圧Ｖｏｕｔ２の差分ΔＶは、式（３）で表される。
ΔＶ＝Ｖｏｕｔ１－Ｖｏｕｔ２＝（Ｃｍ２－Ｃｍ１）／Ｃｆ×Ｖｄｄ …（３）
式（３）から明らかなように、差分ΔＶには、センスノードＮｓの電圧Ｖａが含まれておらず、したがって、センスノードＮｓに注入されるｋＴ／Ｃ雑音の電荷の影響を受けない。

図５は、静電容量検出回路１００Ａの出力電圧Ｖｏｕｔの分散を示す図である。出力電圧Ｖｏｕｔの分散は、振幅の揺らぎの大きさである。第２状態φ２の出力電圧Ｖｏｕｔには、雑音の分散が含まれており、第３状態φ３では、出力電圧Ｖｏｕｔには、雑音の分散に加えて、信号成分の分散が含まれている。それらの差分をとることで、低雑音の信号成分を抽出できる。トランジェント解析によって計算すると、信号成分の分散は３．７７μＶ、第３状態φ３において得られる信号成分および雑音成分の分散は、２０．０１μＶであった。信号部分の分散は、信号および雑音部分の分散よりも十分に小さいため、本実施例の有効性が確認できる。

なお静電容量検出回路１００Ａのさらなる利点は、比較技術との対比によって明確となる。比較技術に係る静電容量検出回路は、構成では第１実施例と同様であるが、動作が異なる。具体的に第１実施例は、３状態φ１～φ３で遷移したのに対して、比較技術では、２状態φ１、φ３で遷移する。図６（ａ）、（ｂ）は、比較技術に係る静電容量検出回路１００Ｒの動作を説明する図である。図６（ａ）は、第１状態φ１を、図６（ｂ）は第３状態φ３を表す。比較技術では、後段において、第１状態φ１の出力電圧Ｖｏｕｔと、第３状態φ３の出力電圧Ｖｏｕｔの差分が取得される。

図７は、比較技術に係る静電容量検出回路の出力電圧Ｖｏｕｔの分散を示す図である。第３状態φ３と第１状態φ１の差分をとっても、雑音成分を低減することはできないことがわかる。すなわち比較技術では、センスノードＮｓのｋＴ／Ｃ雑音の影響は低減できるが、オペアンプＯＡ１の反転入力端子におけるｋＴ／Ｃ雑音の影響が残留する。比較技術では、容量値を大きくすることで雑音を低減することもできるが、回路面積および消費電力の増大、応答速度の低下といった問題を引き起こす。

これに対して第１実施例によれば、センスノードＮｓのみでなく、オペアンプＯＡ１の反転入力端子のｋＴ／Ｃ雑音の影響を低減できるという効果が得られる。

（第２実施例）
図８は、第２実施例に係る静電容量検出回路１００Ｂの回路図である。プリアンプ１１０Ｂは、オペアンプＯＡ１、フィードバックキャパシタＣｆ、入力キャパシタＣｓおよびスイッチＳＷ４～ＳＷ６を備える。

フィードバックキャパシタＣｆの一端はオペアンプＯＡ１の出力端子と接続されている。第４スイッチＳＷ４は、フィードバックキャパシタＣｆと並列に接続され、第１状態φ１においてオンとなる。第５スイッチＳＷ５は、フィードバックキャパシタＣｆの他端とオペアンプＯＡ１の反転入力端子の間に設けられ、第１状態φ１においてオンとなる。第６スイッチＳＷ６は、フィードバックキャパシタＣｆの他端とセンスノードＮｓの間に設けられ、第２状態φ２および第３状態φ３においてオンとなる。

図９（ａ）～（ｃ）は、図８の静電容量検出回路１００Ｂの第１状態φ１～第３状態φ３における等価回路図である。第１状態φ１では、第１実施例と同様に、フィードバックキャパシタＣｆの両端それぞれに基準電圧Ｖｃｏｍが印加され、オペアンプＯＡ１の反転入力端子（－）と出力端子がショートされる。また第２状態φ２および第３状態φ３において、センスノードＮｓとオペアンプＯＡ１の出力端子の間にフィードバックキャパシタＣｆが接続される。

第２実施例によれば、第１実施例と同様の効果を得ることができる。当業者によれば、第１実施例、第２実施例は例示に過ぎず、複数のスイッチのトポロジーにはさまざまな変形例が存在すること、またこうした変形例が本発明の範囲に含まれることが理解される。

続いて静電容量検出回路１００の後段における信号処理および構成を説明する。図１０は、加速度センサ２のブロック図である。読み出し回路６Ｃは、静電容量検出回路１００に加えて、差分アンプ１０、ΔΣ変調器１２、積分器１４、コントローラ２０を備える。コントローラ２０は静電容量検出回路１００の状態遷移を制御するとともに、それと連動して、後段の差分アンプ１０、ΔΣ変調器１２、積分器１４の状態を制御する。

差分アンプ１０は、第２状態φ２におけるドライバ１２０の出力電圧Ｖｏｕｔと、第３状態φ３におけるドライバの出力電圧Ｖｏｕｔをサンプリングし、それらの差分ΔＶに応じた電圧Ｖｘを生成する。ΔΣ変調器１２は、電圧ＶｘをΔΣ変調し、ビットストリームであるデジタル出力Ｄｏｕｔに変換する。積分器１４は、ΔΣ変調によるノイズシェーピングにより高帯域に含まれることとなったノイズを除去する。

図１１は、図１０のプリアンプ１００Ｃおよび差分アンプ１０の回路図である。差分アンプ１０は、完全差動アンプＤＡ１と、複数のキャパシタＣ１１～Ｃ１４，Ｃ２１，Ｃ２２および複数のスイッチを備える。この実施例において、差分アンプ１０は、シングルエンドの信号Ｖｏｕｔを、差動信号Ｖ_ＯＵＴＰ，Ｖ_ＯＵＴＮに変換する。

一般に、ΔΣ変調器１２は、デジタル出力Ｄｏｕｔをアナログ信号に変換するサブＤ／Ａコンバータ、入力信号とサブＤ／Ａコンバータの出力の差分を生成する減算器、減算器の出力を積分する積分器、積分器の出力を量子化し、デジタル出力Ｄｏｕｔを生成する量子化器を含む。図１１の差分アンプ１０は、ΔΣ変調器１２の減算器とサブＤ／Ａコンバータの機能を備える。

図中、φｘｄが付されるスイッチは、φｘに微小遅延を与えた信号によって制御されることを示す。また符号３０、３２は、サブＤ／Ａコンバータとして動作し、図１０のデジタル出力Ｄｏｕｔに応じてＬ，Ｈのスイッチが相補的にオンとなる。

本発明は、上述の説明から導かれるさまざまな装置、方法、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な実施例や変形例を説明する。

第１実施例、第２実施例において、入力キャパシタＣｓを設けたがその限りでなく、入力キャパシタＣｓを省略してもよい。

また図１０においてΔΣ変調のＡ／Ｄコンバータを用いたがその限りでなく、逐次比較型など別形式のＡ／Ｄコンバータを用いてもよい。

また実施の形態では、静電容量検出回路１００の用途として、加速度センサを説明したがその限りでなく、さまざまな静電容量を検出対象とすることができる。たとえば、静電容量検出回路１００は、タッチセンサやマイクに応用してもよい。

２ 加速度センサ
４ ＭＥＭＳ回路
６ 読み出し回路
１０ 差分アンプ
１２ ΔΣ変調器
１４ 積分器
２０ コントローラ
Ｃｍ１ 第１センス容量
Ｃｍ２ 第２センス容量
Ｎｓ センスノード
Ｌ１ 第１ライン
Ｌ２ 第２ライン
１００ 静電容量検出回路
１１０ プリアンプ
ＯＡ１ オペアンプ
Ｃｓ 入力キャパシタ
Ｃｆ フィードバックキャパシタ
１２０ ドライバ
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
ＳＷ５ 第５スイッチ
ＳＷ６ 第６スイッチ

Claims (6)

1. 第１ラインと第２ラインの間に直列に接続される第１センス容量および第２センス容量の静電容量を検出する検出回路であって、
   オペアンプおよびフィードバックキャパシタを含むプリアンプと、
   前記第１ライン、前記第２ラインおよび前記第１センス容量と前記第２センス容量を接続するセンスノードの電圧を制御するドライバと、
   を備え、
   前記ドライバは、第１状態および第２状態において、前記第１ラインと前記第２ラインの間に、第１極性の駆動電圧を印加し、第３状態において、前記第１ラインと前記第２ラインの間に、前記第１極性と反対の第２極性の駆動電圧を印加可能に構成され、
   前記プリアンプは、前記第１状態において、前記フィードバックキャパシタの電荷が初期化され、前記第２状態および前記第３状態において、前記センスノードと前記オペアンプの出力端子の間に前記フィードバックキャパシタが接続されるように構成され、
   前記オペアンプの非反転入力端子には基準電圧が印加され、
   前記ドライバは、
   前記第１状態および前記第２状態において、前記第１ラインに第１電圧を印加し、前記第２ラインに第２電圧を印加し、前記センスノードに基準電圧を印加し、
   前記第３状態において、前記第１ラインに前記第２電圧を印加し、前記第２ラインに前記第１電圧を印加するよう構成され、
   前記プリアンプは、
   前記第１状態において、前記フィードバックキャパシタの両端に前記基準電圧が印加され、前記オペアンプの反転入力端子と出力端子がショートされ、
   前記第２状態および前記第３状態において、前記センスノードと前記オペアンプの前記出力端子の間に前記フィードバックキャパシタが接続されるように構成され、
   前記フィードバックキャパシタの一端は前記センスノードと接続されており、
   前記プリアンプは、
   前記オペアンプの前記反転入力端子と前記出力端子の間に設けられ、前記第１状態においてオンとなる第１スイッチと、
   前記フィードバックキャパシタの他端と前記オペアンプの前記出力端子の間に設けられ、前記第２状態および前記第３状態においてオンとなる第２スイッチと、
   前記基準電圧が印加される基準ラインと前記フィードバックキャパシタの前記他端の間に設けられ、前記第１状態においてオンとなる第３スイッチと、
   をさらに含むことを特徴とする検出回路。
2. 第１ラインと第２ラインの間に直列に接続される第１センス容量および第２センス容量の静電容量を検出する検出回路であって、
   オペアンプおよびフィードバックキャパシタを含むプリアンプと、
   前記第１ライン、前記第２ラインおよび前記第１センス容量と前記第２センス容量を接続するセンスノードの電圧を制御するドライバと、
   を備え、
   前記ドライバは、第１状態および第２状態において、前記第１ラインと前記第２ラインの間に、第１極性の駆動電圧を印加し、第３状態において、前記第１ラインと前記第２ラインの間に、前記第１極性と反対の第２極性の駆動電圧を印加可能に構成され、
   前記プリアンプは、前記第１状態において、前記フィードバックキャパシタの電荷が初期化され、前記第２状態および前記第３状態において、前記センスノードと前記オペアンプの出力端子の間に前記フィードバックキャパシタが接続されるように構成され、
   前記オペアンプの非反転入力端子には基準電圧が印加され、
   前記ドライバは、
   前記第１状態および前記第２状態において、前記第１ラインに第１電圧を印加し、前記第２ラインに第２電圧を印加し、前記センスノードに基準電圧を印加し、
   前記第３状態において、前記第１ラインに前記第２電圧を印加し、前記第２ラインに前記第１電圧を印加するよう構成され、
   前記プリアンプは、
   前記第１状態において、前記フィードバックキャパシタの両端に前記基準電圧が印加され、前記オペアンプの反転入力端子と出力端子がショートされ、
   前記第２状態および前記第３状態において、前記センスノードと前記オペアンプの前記出力端子の間に前記フィードバックキャパシタが接続されるように構成され、
   前記フィードバックキャパシタの一端は前記オペアンプの前記出力端子と接続されており、
   前記プリアンプは、
   前記フィードバックキャパシタと並列に接続され、前記第１状態においてオンとなる第４スイッチと、
   前記フィードバックキャパシタの他端と前記オペアンプの前記反転入力端子の間に設けられ、前記第１状態においてオンとなる第５スイッチと、
   前記フィードバックキャパシタの前記他端と前記センスノードの間に設けられ、前記第２状態および前記第３状態においてオンとなる第６スイッチと、
   をさらに含むことを特徴とする検出回路。
3. 前記プリアンプは、前記センスノードと前記オペアンプの反転入力端子の間に設けられた入力キャパシタをさらに含むことを特徴とする請求項１または２に記載の検出回路。
4. 第１ラインと第２ラインの間に直列に接続される第１センス容量および第２センス容量の静電容量を検出する検出回路であって、
   オペアンプおよびフィードバックキャパシタを含むプリアンプと、
   前記第１ライン、前記第２ラインおよび前記第１センス容量と前記第２センス容量を接続するセンスノードの電圧を制御するドライバと、
   を備え、
   前記ドライバは、第１状態および第２状態において、前記第１ラインと前記第２ラインの間に、第１極性の駆動電圧を印加し、第３状態において、前記第１ラインと前記第２ラインの間に、前記第１極性と反対の第２極性の駆動電圧を印加可能に構成され、
   前記プリアンプは、前記第１状態において、前記フィードバックキャパシタの電荷が初期化され、前記第２状態および前記第３状態において、前記センスノードと前記オペアンプの出力端子の間に前記フィードバックキャパシタが接続されるように構成され、
   前記プリアンプは、前記センスノードと前記オペアンプの反転入力端子の間に設けられた入力キャパシタをさらに含むことを特徴とする検出回路。
5. 前記第２状態における前記プリアンプの出力電圧と前記第３状態における前記プリアンプの出力電圧の差分を計算する差分アンプをさらに備えることを特徴とする請求項１から４のいずれかに記載の検出回路。
6. 前記差分アンプの出力をデジタル信号に変換するΔΣ変調器をさらに備えることを特徴とする請求項５に記載の検出回路。

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