JP2012105029A - アナログデジタル変換装置及びアナログデジタル変換方法 - Google Patents

アナログデジタル変換装置及びアナログデジタル変換方法 Download PDF

Info

Publication number
JP2012105029A
JP2012105029A JP2010251383A JP2010251383A JP2012105029A JP 2012105029 A JP2012105029 A JP 2012105029A JP 2010251383 A JP2010251383 A JP 2010251383A JP 2010251383 A JP2010251383 A JP 2010251383A JP 2012105029 A JP2012105029 A JP 2012105029A
Authority
JP
Japan
Prior art keywords
signal
analog
digital
digital conversion
resolution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010251383A
Other languages
English (en)
Other versions
JP5299404B2 (ja
Inventor
Tomoyuki Yamase
知行 山瀬
Shigesane Noguchi
栄実 野口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2010251383A priority Critical patent/JP5299404B2/ja
Priority to US13/249,486 priority patent/US8542141B2/en
Publication of JP2012105029A publication Critical patent/JP2012105029A/ja
Application granted granted Critical
Publication of JP5299404B2 publication Critical patent/JP5299404B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/34Analogue value compared with reference values
    • H03M1/38Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462Details of the control circuitry, e.g. of the successive approximation register

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

【課題】変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、消費電力が削減できるアナログデジタル変換装置及びアナログデジタル変換方法を提供する。
【解決手段】入力信号G1の所定の特性を検出する信号特性検出部6と、信号特性検出部6により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号G10を生成し、出力する制御信号生成部7と、制御信号G10に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換ユニット4と、を備える。
【選択図】図1

Description

本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換装置及びアナログデジタル変換方法に関する。
アナログ信号をデジタル信号に変換して、デジタル回路等において種々の処理が行えるようにするために、アナログデジタル変換器(ADC:Analog to Digital Converter)が有線・無線の電子機器のLSI(Large Scale Integration)等に多く用いられている。
ところが、ADCで消費される電力は多く、LSIで消費される電力の大部分を占めている。従って、例えば無線系携帯端末等の電子機器においては、長時間のバッテリー駆動を実現するために、低消費電力であることが強く望まれ、ADCで消費される電力を抑制する技術開発が希求されている。
そこで、特開2003−101411号公報においては、デジタル出力信号のビット精度に応じてm個の参照電圧を出力する参照電圧発生回路と、n個の比較器と、n個の比較器の出力を符号化してデジタル出力信号を出力する符号器とを備えた、並列型ADCが提案されている。そして、比較器の数nを参照電圧の数mより小さい数に設定することで、回路規模を縮小して消費電力の低減を図っている。
また、特開2004−214905号公報においては、サンプルホールド回路の後段に縦列接続された変換ステージから出力されるデジタル信号を合成してデジタル出力信号を得る可変分解能のADCが提案されている。サンプルホールド回路は必要とされる分解能に応じた個数のサンプルホールドユニットを含み、各サンプルホールドユニットは分解能に応じて個別に動停止する。これにより、停止するサンプルホールドユニットで消費される電力の削減を図っている。
特開2008−177639号公報においては、同期確立用の第1の信号をデジタル信号に変換するときの第1の分解能と受信情報を含む第2の信号をデジタル信号に変換するときの第2の分解能とを切換可能に設け、第2の分解能によりデジタル信号に変換する際の消費電力が第1の分解能によりデジタル信号に変換する際の消費電力より大きいADコンバータを備えた無線受信装置が提案されている。そして、第1の信号に基づき同期を確立するまでは、第1の分解能でデジタル信号に変換する。これにより、同期が確立されるまでの消費電力を抑制している。
さらに、特開2010−166447号公報においては、カスケード接続された複数の残差演算ステージのうちの最終段以外の残差演算ステージが、分解能を変えることができるように設けられたパイプライン型AD変換器が提案されている。そして、高いSN比が要求されるときは各残差演算ステージにおける分解能を高くするように制御し、SN比を犠牲にして電力を下げる場合は、分解能を下げるように制御する。これにより、時間平均で見た時の電力の削減を図っている。
特開2003−101411号公報 特開2004−214905号公報 特開2008−177639号公報 特開2010−166447号公報
しかしながら、上述した各特許文献においては、下記のような問題があった。即ち、特開2003−101411号公報が開示する並列型ADCにおいては、比較器の数nを参照電圧の数mより小さい数に設定しているため、フルスケールのアナログ信号を高分解能にデジタル変換することが困難となる。従って、変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換しながら消費電力の削減を行うことができない問題がある。
また、特開2004−214905号公報が開示する可変分解能のADCにおいては、分解能を可変にし、サンプルホールド回路に用いられている複数のサンプルホールドユニットを分解能に応じて個別に動停止させている。しかし、サンプルホールド回路に接続される各変換ステージは常時動作する構成であるため、電力消費の抑制が十分に行えない問題がある。
特開2008−177639号公報においては、第2の信号のS/N比より大きいS/N比の第1の信号に基づき同期が確立するまでは、第1の信号を第2の分解能より小さい第1の分解能でデジタル信号に変換することにより、同期確立までの間の消費電力を削減している。しかし、同期確立後の消費電力の削減が行われない問題がある。
さらに、特開2010−166447号公報においては、電力消費を削減するために、高いSN比が要求されるときは各残差演算ステージの分解能を高くするように制御し、SN比を犠牲にして電力消費を抑制する場合は、分解能を低くするように制御している。しかし、この制御では、分解能にかかわらず全ての残差演算ステージが動作していることになり、十分な消費電力の削減が行えない問題がある。
そこで、本発明の主目的は、変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力が削減できるアナログデジタル変換装置及びアナログデジタル変換方法を提供することである。
本発明にかかるアナログデジタル変換装置は、入力信号の所定の特性を検出する信号特性検出部と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備えることを特徴とする。
また、アナログデジタル変換方法は、入力信号の所定の特性を検出する信号特性検出手順と、信号特性検出手順により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成手順と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換手順と、を含むことを特徴とする。
本発明によれば、変換対象であるアナログ信号の特性に応じた分解能でデジタル信号に変換でき、かつ、その際の分解能に寄与しない部分を停止させるので消費電力の削減及び出力されるビット数の削減できるようになる。
本発明の第1の実施形態にかかるアナログデジタル変換装置のブロック図である。 本発明の第2の実施形態にかかる並列型のアナログデジタル変換装置のブロック図である。 第2の実施形態にかかるアナログデジタル変換装置のフローチャートである。 本発明の第3の実施形態にかかる並列型のアナログデジタル変換装置のブロック図である。 本発明の第4の実施形態にかかる受信信号強度検出部を用いたアナログデジタル変換装置のブロック図である。 第4の実施形態にかかるアナログデジタル変換装置のフローチャートである。 第4の実施形態にかかるアイモニタ部を用いたアナログデジタル変換装置のブロック図である。 本発明の第5の実施形態にかかる受信信号強度検出部を用いたアナログデジタル変換装置のブロック図である。 第5の実施形態にかかる並列型のアナログデジタル変換装置における変換ステージのブロック図で、(a)は第1変換ステージのブロック図、(b)は第k変換ステージのブロック図、(c)は第n変換ステージのブロック図である。 第5の実施形態にかかるアナログデジタル変換装置における第k変換ステージのフローチャートである。 第5の実施形態にかかるアイモニタ部を用いたアナログデジタル変換装置のブロック図である。
<第1の実施形態>
本発明の第1の実施形態を説明する。図1は、本発明の第1の実施形態にかかるアナログデジタル変換装置2Aのブロック図である。
このアナログデジタル変換装置2Aは、入力信号G1の特性を検出する信号特性検出部6と、信号特性検出部6により検出された信号特性に基づき分解能を設定して、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号G10を生成・出力する制御信号生成部7と、制御信号G10により動作制限されて、設定された分解能で入力信号G1をデジタル信号に変換するアナログデジタル変換ユニット4とを備える。
即ち、信号特性検出部6は、入力信号G1の信号特性を検出して、この検出結果を制御信号生成部7に出力する。制御信号生成部7は、信号特性検出部6からの信号特性に基づきアナログデジタル変換の分解能を設定し、この分解能を達成するために必要な機能を特定する情報を制御信号としてアナログデジタル変換ユニット4に出力する。
アナログデジタル変換ユニット4は、機能の部分動作が可変に設けられ、この機能の部分動作により分解能が変わる。そして、アナログデジタル変換ユニット4の機能の部分動作は、制御信号に基付いて行われる。従って、変換対象である入力信号G1の信号特性に応じた分解能によりアナログデジタル変換ユニット4が部分動作して、停止機能で消費される電力消費が防止できるようになる。
<第2の実施形態>
本発明の第2の実施形態を説明する。図2は、本発明の第2の実施形態にかかる並列型のアナログデジタル変換装置2Bのブロック図である。このアナログデジタル変換装置2Bは、サンプルホールド部10、複数の抵抗器12a〜12(n+1)により形成された基準電圧生成部12、複数のプレアンプ14a〜14nを含むプレアンプ部14、複数のコンパレータ16a〜16nを含むコンパレータ部16、信号合成部18、制御信号生成部20、受信信号強度検出部(信号特性検出部)22を含んでいる。なお、基準電圧生成部12、プレアンプ部14及び、コンパレータ部16がアナログデジタル変換ユニットを構成する。
サンプルホールド部10は、クロック信号G3に同期してサンプルモードとホールドモードとが切替え可能に設けられている。そして、サンプリングモードにおいてはアナログ信号である入力信号G1をサンプリングし、ホールドモードにおいては、予め設定されたホールド時間の間サンプリングした入力信号G1をサンプリング信号G2としてプレアンプ部14に出力する。なお、ホールド時間は、後段のプレアンプ部14、コンパレータ部16等におけるアナログデジタル変換処理に要する時間又はその時間より適宜長い時間である。
基準電圧生成部12は、高電位側端子13aと低電位側端子13bとの間に複数の抵抗器12a〜12(n+1)を直列接続して形成されて、これら高電位側端子13aと低電位側端子13bとの間の電位差を各抵抗値に応じて分圧する。分圧された電圧値は、基準電圧信号G4としてプレアンプ部14に出力される。
プレアンプ部14は、複数のプレアンプ14a〜14nを備える。各プレアンプ14a〜14nには、サンプルホールド部10からのサンプリング信号G2と、基準電圧生成部12からの基準電圧信号G4とが入力する。なお、各プレアンプ14a〜14nに入力する基準電圧信号G4は、それぞれ異なる値である。
そして、各プレアンプ14a〜14nは、サンプリング信号G2と基準電圧信号G4との差分増幅値の電圧を、プレアンプ出力信号G5,G6として出力する。このときプレアンプ出力信号G5,G6は、値が同じで符号が逆の2つの信号が出力される。以下、正プレアンプ出力信号G5、負プレアンプ出力信号G6と記載する。但し、正プレアンプ出力信号G5は正値の信号であり、負プレアンプ出力信号G6は負値の信号であることを意味するものではない。
コンパレータ部16の各コンパレータ16a〜16nには、プレアンプ部14からの正プレアンプ出力信号G5及び負プレアンプ出力信号G6が入力する。そして、正プレアンプ出力信号G5と負プレアンプ出力信号G6との信号値の大小比較を行い、その比較結果を比較結果信号G7として信号合成部18に出力される。比較結果信号G7は、例えば正プレアンプ出力信号G5が入力している各コンパレータ16a〜16nの端子電圧が、負プレアンプ出力信号G6が入力している各コンパレータ16a〜16nの端子電圧がより大きい場合には「1」、逆の場合には「0」の1ビット分の2値データとすることができる。
なお、各コンパレータ16a〜16nはクロック信号G3に同期して各比較結果信号G7の出力タイミングが調整されると共に、サンプルホールド部10のモード間の切替タイミングと各比較結果信号G7の出力タイミングが同期するようになっている。
信号合成部18は、各コンパレータ16a〜16nからの各比較結果信号G7を合成して、その処理結果を出力信号G8として出力する。
受信信号強度検出部22には、入力信号G1が入力する。そして、受信信号強度検出部22は入力信号G1の信号特性を検出する。この信号特性として、信号強度が例示できる。本実施形態では、信号特性を信号強度として説明する。
受信信号強度検出部22により検出された信号強度は、2値データに変換されて、特性信号G9として制御信号生成部20に出力される。なお、特性信号G9のビット数は、特に限定しない。また、受信信号強度検出部22は、常時動作する必要はなく、所定時間毎に動作するようにしてもよい。
制御信号生成部20は、受信信号強度検出部22からの特性信号G9に基づき、分解能を判断し、この分解能に基づき動作させるプレアンプ14a〜14n及びコンパレータ16a〜16nを特定する。即ち、各プレアンプ14a〜14n及び各コンパレータ16a〜16nの動停止指令が作成される。この動停止指令は、制御信号G10として各プレアンプ14a〜14n及び各コンパレータ16a〜16nにパラレルに出力される。従って、制御信号G10を受信したプレアンプ14a〜14nやコンパレータ16a〜16nは、この制御信号G10に基づき動停止する。
全てのプレアンプ14a〜14n及びコンパレータ16a〜16nが動作すると、分解能は最大となるが、消費電力も最大となる。一方、一部のプレアンプ14a〜14n及びコンパレータ16a〜16nが停止すると、分解能は低下するが、その分消費電力を抑制することができる。
例えば、標準状態においてプレアンプ14a〜14m及びコンパレータ16a〜16mが動作し、プレアンプ14(m+1)〜14n及びコンパレータ16(m+1)〜16nが停止するように設定されているとする。
この状態で、入力信号の信号強度が大きいために分解能を低くする場合は、プレアンプ14a〜14m_1及びコンパレータ16a〜16m_1を動作させる。なお、m_1>mである。一方、入力信号の信号強度が小さいために分解能を高くする場合は、プレアンプ14a〜14m_2及びコンパレータ16a〜16m_2を動作させる。なお、m_1>m>m_2である。
停止状態のプレアンプ14a〜14nやコンパレータ16a〜16nには電力供給が行われないので、アナログデジタル変換装置2Bにおける電力消費は、分解能に応じて、即ち入力信号の信号特性に応じて削減できるようになる。また、プレアンプ及びコンパレータの一部が停止することにより、出力信号G8のビット数が変化するので、低分解能に設定した場合には、信号合成部18における信号処理の負荷が緩和されるので、この信号合成部18における電力消費も削減できるようになる。
次に、上記アナログデジタル変換装置2Bの動作を図3に示すフローチャートを参照して説明する。処理が開始されると、受信信号強度検出部22は、入力信号G1の信号特性を検出する(ステップSA1)。この検出結果は、特性信号G9として制御信号生成部20に入力する。
制御信号生成部20は、入力した特性信号G9に基づき分解能を低くするか否かの判断を行う(ステップSA2)。分解能を低くする場合はステップSA3に進むが、分解能を低くしない場合はステップSA4に進む。
ステップSA3に進んだ場合、制御信号生成部20は、分解能を低くするために停止させるプレアンプ14a〜14n及びコンパレータ16a〜16nを特定する。
ステップSA2において分解能を低くしなと判断した場合は、制御信号生成部20は、分解能を高くするか否かを判断する(ステップSA4)。
この判断の結果、分解能を高くしない場合は、現状の分解能を維持することになるので、ステップSA1に戻る。しかし、分解能を高くする場合は、再動作させるプレアンプ14a〜14n及びコンパレータ16a〜16nを特定する(ステップSA5)。
そして、制御信号生成部20は、ステップSA3及びステップSA5で特定されたプレアンプ14a〜14n及びコンパレータ16a〜16nの動停止指令を含む制御信号G10を生成する(ステップSA6)。
この制御信号G10に基づき各プレアンプ14a〜14n及びコンパレータ16a〜16nは、動停止する(ステップSA7)。このようにして、各プレアンプ14a〜14n及びコンパレータ16a〜16nが動停止した結果が、信号合成部18において合成されてデジタルの出力信号G8として出力される(ステップSA8)。
これにより、入力信号の信号特性(信号強度)に応じて分解能が設定され、この分解能でデジタル変換が行われるように、アナログデジタル変換ユニットの一部が動停止するので、必要な分解能を確保しながら消費電力を削減することが可能になる。
<第3の実施形態>
次に、本発明の第3の実施形態を説明する。なお、第2の実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。第1の実施形態においては、受信信号強度検出部により入力信号の信号強度を検出して、この信号強度に応じてプレアンプ及びコンパレータの一部を動停止させて消費電力の削減を行った。これに対して、本実施形態では受信信号強度検出部に代えてアイモニタ部を設けることにより、入力信号の信号特性を検出する。
図4は、本発明の第3の実施形態にかかる並列型のアナログデジタル変換装置2Cのブロック図である。このアナログデジタル変換装置2Cは、サンプルホールド部10、複数の抵抗器12a〜12(n+1)により形成された基準電圧生成部12、複数のプレアンプ14a〜14nを含むプレアンプ部14、複数のコンパレータ16a〜16nを含むコンパレータ部16、信号合成部18、制御信号生成部20及び、アイモニタ部(信号特性検出部)24を含んでいる。なお、基準電圧生成部12、プレアンプ部14及び、コンパレータ部16がアナログデジタル変換ユニットを構成する。即ち、第2の実施形態に対して、受信信号強度検出部に代えてアイモニタ部24を用いた点が相違している。
入力信号G1がランダムパターンの場合、波長分散による信号劣化が起きる。そこで、この信号劣化量をアイモニタ部24により検出する。そして、検出された信号劣化量は、2値データに変換されて、特性信号G9として制御信号生成部20に出力される。なお、特性信号G9のビット数は特に限定するものはない。
制御信号生成部20は、入力信号G1の劣化量が小さい場合は分解能を低くするように停止させるプレアンプ及びコンパレータの数を増やし、劣化量が大きい場合は分解能が高くなるように停止させるプレアンプ及びコンパレータの数を減らす制御信号G10を生成する。そして、判断結果を制御信号G10として、各プレアンプ14a〜14n及びコンパレータ16a〜16nに出力する。
これにより、入力信号の信号特性(信号劣化量)に応じて分解能が設定され、この分解能でデジタル変換が行われるように、アナログデジタル変換ユニットの一部が動停止するので、必要な分解能を確保しながら消費電力を削減することが可能になる。
<第4の実施形態>
次に、本発明の第4の実施形態を説明する。なお、第2の実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。第2及び第3の実施形態においては並列型のアナログデジタル変換装置について説明した。これに対して、本実施形態においては、逐次比較型のアナログデジタル変換装置を用いてアナログデジタル変換する。
図5は、第4の実施形態にかかるアナログデジタル変換装置2Dのブロック図である。アナログデジタル変換装置2Dは、サンプルホールド部10、逐次比較型ADC(アナログデジタル変換ユニット)26、制御信号生成部20、受信信号強度検出部(信号特性検出部)22を含んでいる。逐次比較型ADC31は、逐次比較レジスタ(SAR;Succesive Approximation Register)28、基準電圧生成部としてデジタルアナログ変換器(DAC:Digital to Analog Converter)30、コンパレータ32、を含んでいる。
SAR28は、Nビットのレジスタを備え、各ビットの値は比較用クロック信号G22に同期して、後述する手順に従いレジスタ値を上位から順に設定して、設定値を出力する機能を持つ。そして、コンパレータ32から比較結果信号G12がSAR28に入力すると、SAR28は、比較用クロック信号G22に同期してレジスタ値をレジスタ信号G21としてDAC30に出力する。
なお、比較用クロック信号G22とクロック信号G3との関係は、比較用クロック信号G22はクロック信号G3の1/(Nビット)(Nは正の整数)の周期に設定されている。これはSAR28及びDAC30がNビット仕様であるためである。従って、SAR28及びDAC30がNビットであることは、本発明を限定しない。
DAC30は、入力したレジスタ信号G21に対応したアナログの参照信号G23をコンパレータ32に出力する。
コンパレータ32は、サンプリング信号G2と参照信号G23とを比較し、比較結果に応じた比較結果信号G12を出力する。
このような、SAR28→DAC30→コンパレータ32の信号の流れを1サイクルとして、SAR28におけるNビットのレジスタの各値が決まるまでサイクルが繰り返される。Nビットのレジスタ値が全て決まった状態は、最高の分解能となる。
そこで、制御信号生成部20は、受信信号強度検出部22で検出された入力信号G1の信号特性(信号強度)に基づき分解能を算出し、算出された分解能のデジタル変換を行うためのサイクル数を決定する。そして、決定されたサイクル数を含む制御信号G10が、SAR28及びDAC30に出力される。
アナログデジタル変換装置2Dの動作を図6のフローチャートに従い説明する。なお、説明を簡単にするために、アナログデジタル変換装置2Dのフルスケールを1Vとして、通常は0.5Vの分解能に設定されているとする。このときの電圧を標準強度、分解能を標準分解能と記載し、そのときのサイクル数を標準サイクル数Num3とする。また、SAR28のレジスタに対する値が全て決定するように、サイクルが行われた際のサイクル数を最大サイクル数Num_max(1<Num3<Num_max)とする。この最大サイクル数Num_maxが行われたとき、分解能は最も高くなる。
先ず、受信信号強度検出部22は、信号特性を検出して、これを特性信号G9として出力する(ステップSB1)。制御信号生成部20は、入力信号G1の信号強度が標準強度より大きいか否かを特性信号G9に基づき判断する(ステップSB2)。このとき、入力信号G1の信号強度が標準強度より大きい場合には、分解能を標準分解能より低くするように、サイクル数を演算する。演算されたサイクル数Num1(1<Num1<Num3)は、目標サイクル数Num0に設定される(ステップSB3)。また、特性信号G9が標準強度より大きくない場合は、ステップSB4に進む。
特性信号G9が標準強度より大きくない場合は、特性信号G9が標準強度より小さいか否かの判断が行われる(ステップSB4)。特性信号G9が標準強度より小さい場合は、分解能を標準分解能より高くするように、サイクル数を演算する。演算されたサイクル数Num2(Num_max>Num2>Num3>0)は、目標サイクル数Num0に設定される(ステップSB5)。また、特性信号G9が標準強度より小さくない場合は、サイクル数は標準サイクル数Num3となる。この場合には目標サイクル数Num0にNum3が設定される(ステップSB6)。
このようにして、特性信号G9に基づき目標サイクル数が設定されると、制御信号生成部20は、目標サイクル数を含んだ制御信号G10を生成する(ステップSB7)。生成された制御信号G10は、SAR28,DAC30に出力される。
そして、制御信号G10を受信したDAC30及びSAR28は、実行済サイクル数NumをNum=1に設定する(ステップSB8)。
ステップSB9では、現在のサイクル数NumがNum=1であるか否かを判断して、実行済サイクル数Num=1のときはステップSB10に進み、実行済サイクル数Numが1以外のときはステップSB11に進む。
実行済サイクル数Num=1のとき、比較用クロック信号G22に同期してSAR28の最上位の1ビット目(MSB)が「1」に設定され(ステップSB10)、この設定に対応するレジスタ信号G21がDAC30に出力される(ステップSB14)。DAC30では、入力したレジスタ信号G21の内容(この場合は、MSB=1)であるので、フルスケール(1V)の半分の値(0.5V)をアナログに変換して、参照信号G23としてコンパレータ32に出力する。
一方、ステップSB9において、実行済サイクル数NumがNum=1以外のときは、SAR28は、参照信号G23とサンプリング信号G2との大小比較を行う(ステップSB11)。
そして、参照信号G23がサンプリング信号G2より小さい場合は、現在のビットより1つ上のビット値を「1」に保持して、現在のビットを「1」に設定する(ステップSB12)。例えば、現在のビットが2ビット目の場合を考えると、1ビット目(MSBのビット)は、「1」に設定されているので、1ビット目を「1」に保持して、2ビット目を「1」に設定する。これにより、DAC30は、0.5V+0.25Vの値の参照信号G3をコンパレータ32に出力する(ステップSB14)。
一方、参照信号G23がサンプリング信号G2より大きいと判断した場合は、現在のビットより1つ上のビット値を「0」に変更して、現在のビットを「1」に設定する(ステップSB13)。例えば、現在のビットが2ビット目の場合を考えると、1ビット目(MSBのビット)は、「1」に設定されているので、1ビット目を「0」に変更して、2ビット目を「1」に設定する。これにより、DAC30は、0.25Vの値を示す参照信号G3をコンパレータ32に出力する(ステップSB14)。
そして、現在の実行済サイクル数Numが目標サイクル数Num0に達したか否かの判断を行う(ステップSB15)。目標サイクル数Num0に達した場合には、ステップSB16に進み、SAR28からデジタル変換された出力信号G8が出力される。一方、目標サイクル数Num0に達しない場合は、ステップSB17に進み、実行済みサイクル数Numを1つ増やしてステップSB9に戻る。
ステップSB9〜ステップS17が1サイクルの処理をなして、目標サイクル数Num0だけサイクルを繰り返すことで、設定された分解能で変換されたデジタル信号が出力される。
なお、図7に示すように、受信信号強度検出部22に変えてアイモニタ部24を用いてもよい。この場合は、入力信号の信号特性は品質劣化量となる。そして、品質劣化量が大きい場合には、分解能を高くするように実行サイクル数を増加し、品質劣化量が小さい場合には、分解能を低くするように実行サイクル数を少なくする。
以上説明したように、入力信号の信号特性に応じて実行サイクル数Numが設定され、この実行サイクル数Numが最大サイクル数Num_maxより小さい値であるので、変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力を削減することできる。
<第5の実施形態>
次に、本発明の第5の実施形態を説明する。本実施形態は、パイプライン型のアナログデジタル変換装置に関する。図8は、第5の実施形態にかかるアナログデジタル変換装置2Eのブロック図である。アナログデジタル変換装置2Eは、出力信号G8のビット数に対応した数の第1変換ステージ25a〜第n変換ステージ25nがN段カスケード接続されたステージ変換部25、信号合成部18、制御信号生成部20、受信信号強度検出部22を含んでいる。なお、第2変換ステージ25b〜第(n−1)変換ステージ25(n−1)は、同じ構成であり、同じように動作するので、以下のおいては第k変換ステージ25kと記載する。
図9(a)は第1変換ステージ25aのブロック図、図9(b)は第k変換ステージ25kのブロック図、図9(c)は第n変換ステージ25nのブロック図である。第1変換ステージ25aは、サンプルホールド部10、減算器26、増幅器27、DAC28、サブADC29を備えている。
なお、第1変換ステージ25aは常時動作するため、制御信号G10は入力していない。このため、制御信号G10により動作するステージ電源制御部30も設けられていない。第1変換ステージ25aを常時動作するようにしたのは、第1変換ステージ25aが停止すると、入力したアナログ信号がそのまま出力されることになり、アナログデジタル変換機能が喪失してしまう不都合を防止するためである。
これに対して、第k変換ステージ25kは、サンプルホールド部10、減算器26、増幅器27、DAC28、サブADC29、ステージ電源制御部30を備える。また、第n変換ステージ25nは、サブADC29、ステージ電源制御部30を備えている。第n変換ステージ25nは、最終段であるため、それより前段の変換ステージにおけるように、後段の変換ステージに信号を供給する必要がない。このため、第n変換ステージ25nは、サンプルホールド部10、減算器26、増幅器27、DAC28を備えていない。そして、第k変換ステージ25k及び第n変換ステージ25nには、制御信号G10が入力して、この制御信号G10に基づき動停止する。
サンプルホールド部10、制御信号生成部20、受信信号強度検出部22は、これまで説明したと同様の動作を行う。このとき、制御信号生成部20は、受信信号強度検出部22が検出した信号特性に基づき、分解能を設定し、この分解能のデジタル変換するために動作させる変換ステージを特定する。これにより、例えば、分解能を高くしたい場合には、動作させる変換ステージを多くし、分解能を低くしたい場合には動作させる変換ステージを少なくする。
具体的には、例えば標準的に第1変換ステージ25a〜第j変換ステージ25jまで動作するように設定されている場合に、分解能を低くする場合は、第1変換ステージ25a〜第j_1変換ステージ25j_1まで(n>j_1>j)、動作させる。一方、分解能を高くする場合は、第1変換ステージ25a〜第j_2変換ステージ25j_2まで(j>j_2>1)、動作させる。但し、j、j_1、j_2は、n>j_1>j>j_2>1を満たす。このとき、j_1及びj_2の具体的な数値は、特性信号に基づき決定される。
ステージ電源制御部30は、変換ステージ25b〜25nに、それぞれ設けられて、制御信号生成部20からの制御信号G10に基づき、配下のサンプルホールド部10、減算器26、増幅器27、DAC28、サブADC29への電源の供給を制御する。即ち、制御信号G10が電源供給の停止を指示する内容であれば、これらに電源供給を行わない。一方、制御信号G10が電源供給を指示する内容であれば、これらに電源供給を行う。電源供給が停止されると、サンプルホールド部10、減算器26、増幅器27、DAC28、サブADC29は停止するので、電力の消費が削減される。
サブADC29は、入力したステージ入力信号G29を1.5ビットのデータに変換し、変換したビットデータをステージ出力信号G30として信号合成部18及び、DAC28に出力する。
DAC28は、サブADC29からのステージ出力信号G30をアナログ信号に変換して、これを減算用信号G31として減算器26に出力する。なお、サンプルホールド部10、サブADC29及びDAC28は、クロック信号G3に同期して動作する。
減算器26は、ステージサンプリング信号G32から減算用信号G31を減算して、残差信号G33として増幅器27に出力する。
増幅器27は、減算器26からの残差信号G33を増幅して、後段の変換ステージに出力する。後段の変換ステージから見たとき、前段の変換ステージから出力された信号が、ステージ入力信号G29となる。但し、前後する変換ステージに入力するステージ入力信号G29は、1.5ビットに相当する値だけ異なるアナログ信号である。
そして、信号合成部18は、各第1変換ステージ25a〜25nからのステージ出力信号G30を合成して、入力信号G1をデジタル変換したNビット+1のデジタル信号の出力信号G8を出力する。
次に、第k変換ステージ25を例に変換ステージの動作を説明する。その際、第1の変換ステージ25a及び第n変換ステージ25nにおける特異な点については、その都度説明する。図10は、第k変換ステージ25kのフローチャートである。
先ず、第k変換ステージ25kのステージ電源制御部30は、制御信号G10の入力待ちとなっている(ステップSC1)。制御信号G10を受信すると、その制御信号G10が「停止」又は「動作」のいずれを指示するかの判断が行われる(ステップSC2)。
制御信号G10が「停止」を指示する場合は、ステージ電源制御部30は、サンプルホールド部10、サブADC29、DAC28、減算器26、増幅器27への電力供給を停止する(ステップSC3)。なお、第1変換ステージ25aには制御信号G10が入力せず、かつ、ステージ電源制御部30が設けられていないので、常時動作状態である。
一方、制御信号G10が「動作」を指示する場合は、サブADC29はクロック信号に同期して、ステージ入力信号G29を1.5ビット(=2ビット−1)のデータに変換し、変換した1.5ビットデータをステージ出力信号G30として信号合成部18及びDAC28に出力する(ステップSC4)。
DAC28は、ステージ出力信号G30をアナログ信号に変換して、減算用信号G31として減算器26に出力する(ステップSC5)。
減算器26は、ステージサンプリング信号G32から減算用信号G31を減算して、残差信号G33として増幅器27に出力する(ステップSC6)。
増幅器27は、残差信号G33を2倍して、次段のステージに出力する(ステップSC7)。なお、第n変換ステージ25nには、サンプルホールド部10、減算器26、増幅器27、DAC28が設けられていないので、これらによるステップSC5〜ステップSC7の処理は行われない。
このような構成により、各変換ステージに入力するステージ入力信号の電圧範囲は、例えば第2の実施形態において説明したような基準電圧生成部における基準電圧信号と同じような電圧幅の範囲に設定することが可能になる。
なお、上記説明では、分解能の設定のために受信信号強度検出部を設けて、その信号強度を信号特性として検出した。しかし、図11に示すように、受信信号強度検出部に代えてアイモニタ部24を設けることにより信号特性を検出してもよい。なお、アイモニタ部24は、第3の実施形態において説明したと同じ動作を行う。
以上説明したように、信号特性の検出結果に基づき分解能を設定し、この分解能に必要な変換ステージのみを動作させるため、必要とされる分解能を維持しながら消費電力の削減が可能になる。
以上の特徴を以下に纏める。
<付記1>
アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換装置において、
前記入力信号の所定の特性を検出する信号特性検出部と、
前記信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備えることを特徴とするアナログデジタル変換装置。
<付記2>
付記1に記載のアナログデジタル変換装置であって、
前記アナログデジタル変換ユニットは、
複数の基準電圧信号を発生する基準電圧発生部と、
前記基準電圧信号と前記入力信号との大小を比較してデジタル信号の比較結果信号を出力するように、前記基準電圧信号毎に対応して設けられた比較手段と、を備えることを特徴とするアナログデジタル変換装置。
<付記3>
付記2に記載のアナログデジタル変換装置であって、
前記比較手段は、前記制御信号に基づき動停止することを特徴とするアナログデジタル変換装置。
<付記4>
付記3に記載のアナログデジタル変換装置であって、
前記比較手段は、
前記基準電圧信号と前記入力信号と差分を出力するプレアンプと、
前記プレアンプの出力を比較して前記比較結果信号を出力するコンパレータと、を備えることを特徴とするアナログデジタル変換装置。
<付記5>
付記4に記載のアナログデジタル変換装置であって、
複数の前記コンパレータは、クロック信号に同期して比較結果信号を出力することを特徴とするアナログデジタル変換装置。
<付記6>
付記1に記載のアナログデジタル変換装置であって、
前記アナログデジタル変換ユニットは、
複数のレジスタ値が格納されて、前記レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと
前記レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、
前記入力信号と前記基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備え、
前記比較結果信号が前記逐次比較レジスタに入力して、前記比較結果信号に基づき前記レジスタ値を設定して、前記レジスタ信号を出力することにより、前記逐次比較レジスタ、前記デジタルアナログ変換器、前記コンパレータのデータ処理のサイクルを前記分解能に応じて行うことを特徴とするアナログデジタル変換装置。
<付記7>
付記6に記載のアナログデジタル変換装置であって、
前記制御信号生成部は、実行する前記サイクル数を指定することを特徴とするアナログデジタル変換装置。
<付記8>
付記1に記載のアナログデジタル変換装置であって、
前記アナログデジタル変換ユニットは、所定ビット毎に入力信号をデジタル信号に変換する変換ステージをカスケード接続されて複数設けられて、前記制御信号に基づき少なくとも1つ以上の前記変換ステージを個別に動停止させることを特徴とするアナログデジタル変換装置。
<付記9>
付記8に記載のアナログデジタル変換装置であって、
前記変換ステージは、
所定ビットのデジタル信号をアナログ信号に変換して、ステージ出力信号として出力するサブアナログデジタル変換器と、
前記ステージ出力信号をアナログ信号に変換して、減算用信号を生成して出力するデジタルアナログ変換器と、
前記入力信号から前記減算用信号を減算する減算器と、
前記制御信号に基づき、前記サブアナログデジタル変換器、デジタルアナログ変換器、前記減算器に電源の給停止を行うステージ電源制御部と、を備えることを特徴とするアナログデジタル変換装置。
<付記10>
付記1乃至9のいずれか1項記載のアナログデジタル変換装置であって、
前記制御信号生成部は、入力信号の信号強度を信号特性として検出する受信信号強度検出部を備えることを特徴とするアナログデジタル変換装置。
<付記11>
付記1乃至9のいずれか1項記載のアナログデジタル変換装置であって、
前記制御信号生成部は、入力信号の信号劣化量を信号特性として検出するアイモニタ部を備えることを特徴とするアナログデジタル変換装置。
<付記12>
アナログの入力信号をデジタル信号に変換するアナログデジタル変換方法において、
前記入力信号の所定の特性を検出する信号特性検出手順と、
前記信号特性検出手順により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成手順と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換手順と、を含むことを特徴とするアナログデジタル変換方法。
<付記13>
付記12に記載のアナログデジタル変換方法であって、
前記アナログデジタル変換手順は、
複数の基準電圧信号を発生する基準電圧発生手順と、
前記基準電圧信号と前記入力信号との大小を比較してデジタル信号の比較結果信号を出力するように、前記基準電圧信号毎に対応して設けられた比較手順と、を含むことを特徴とするアナログデジタル変換方法。
<付記14>
付記13に記載のアナログデジタル変換方法であって、
前記比較手順は、前記制御信号に基づき動停止する手順を含むことを特徴とするアナログデジタル変換方法。
<付記15>
付記12に記載のアナログデジタル変換方法であって、
前記アナログデジタル手順は、
逐次比較レジスタにレジスタ値を格納して、前記レジスタ値に対応したレジスタ信号を出力するレジスタ信号出力手順と、
前記レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換手順と、
前記入力信号と前記基準電圧信号とを比較して比較結果信号を出力する比較結果信号出力手順と、を含み、
前記比較結果信号が前記逐次比較レジスタに入力して、前記比較結果信号に基づき前記レジスタ値が設定されて、前記レジスタ信号を出力することにより、前記レジスタ信号出力手順、前記デジタルアナログ変換手順、前記比較結果信号出力手順の各手順を1つのサイクルとして、前記分解能に応じて前記サイクルを行うことを特徴とするアナログデジタル変換方法。
<付記16>
付記15に記載のアナログデジタル変換方法であって、
前記制御信号生成手順は、実行する前記サイクル数を指定する手順を含むことを特徴とするアナログデジタル変換方法。
<付記17>
付記12に記載のアナログデジタル変換方法であって、
前記アナログデジタル手順は、
所定ビット毎に入力信号をデジタル信号に変換する複数の変換ステージを、前記制御信号に基づき少なくとも1つ以上個別に動停止させるステージ変換手順を含むことを特徴とするアナログデジタル変換方法。
<付記18>
付記17に記載のアナログデジタル変換方法であって、
前記ステージ変換手順は、
所定ビットのデジタル信号をアナログ信号に変換して、ステージ出力信号として出力するサブアナログデジタル変換手順と、
前記ステージ出力信号をアナログ信号に変換して、減算用信号を生成して出力するデジタルアナログ変換手順と、
前記入力信号から前記減算用信号を減算する減算手順と、
前記制御信号に基づき、前記サブアナログデジタル変換手順、デジタルアナログ変換手順、前記減算手順の実行を制御するステージ動停止制御手順と、を含むことを特徴とするアナログデジタル変換方法。
<付記19>
付記12乃至18のいずれか1項記載のアナログデジタル変換方法であって、
前記制御信号生成手順は、入力信号の信号強度を信号特性として検出することを特徴とするアナログデジタル変換方法。
<付記20>
付記12乃至18のいずれか1項記載のアナログデジタル変換方法であって、
前記制御信号生成手順は、入力信号の信号劣化量を信号特性として検出することを特徴とするアナログデジタル変換方法。
2A〜2E アナログデジタル変換装置
4 アナログデジタル変換ユニット
6 信号特性検出部
7 制御信号生成部
10 サンプルホールド部
12 基準電圧生成部
14 プレアンプ部
16 コンパレータ部
18 信号合成部
20 制御信号生成部
22 受信信号強度検出部
24 アイモニタ部
25 ステージ変換部
26 減算器
31 逐次比較型ADC
27 増幅器
28 DAC
29 サブADC
30 ステージ電源制御部
32 コンパレータ

Claims (10)

  1. アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換装置において、
    前記入力信号の所定の特性を検出する信号特性検出部と、
    前記信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、
    前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備えることを特徴とするアナログデジタル変換装置。
  2. 請求項1に記載のアナログデジタル変換装置であって、
    前記アナログデジタル変換ユニットは、
    複数の基準電圧信号を発生する基準電圧発生部と、
    前記基準電圧信号と前記入力信号との大小を比較してデジタル信号の比較結果信号を出力するように、前記基準電圧信号毎に対応して設けられた比較手段と、を備えることを特徴とするアナログデジタル変換装置。
  3. 請求項2に記載のアナログデジタル変換装置であって、
    前記比較手段は、前記制御信号に基づき動停止することを特徴とするアナログデジタル変換装置。
  4. 請求項1に記載のアナログデジタル変換装置であって、
    前記アナログデジタル変換ユニットは、
    複数のレジスタ値が格納されて、前記レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと
    前記レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、
    前記入力信号と前記基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備え、
    前記比較結果信号が前記逐次比較レジスタに入力して、前記比較結果信号に基づき前記レジスタ値を設定して、前記レジスタ信号を出力することにより、前記逐次比較レジスタ、前記デジタルアナログ変換器、前記コンパレータのデータ処理のサイクルを前記分解能に応じて行うことを特徴とするアナログデジタル変換装置。
  5. 請求項4に記載のアナログデジタル変換装置であって、
    前記制御信号生成部は、実行する前記サイクル数を指定することを特徴とするアナログデジタル変換装置。
  6. 請求項1に記載のアナログデジタル変換装置であって、
    前記アナログデジタル変換ユニットは、所定ビット毎に入力信号をデジタル信号に変換する変換ステージをカスケード接続されて複数設けられて、前記制御信号に基づき少なくとも1つ以上の前記変換ステージを個別に動停止させることを特徴とするアナログデジタル変換装置。
  7. 請求項6に記載のアナログデジタル変換装置であって、
    前記変換ステージは、
    所定ビットのデジタル信号をアナログ信号に変換して、ステージ出力信号として出力するサブアナログデジタル変換器と、
    前記ステージ出力信号をアナログ信号に変換して、減算用信号を生成して出力するデジタルアナログ変換器と、
    前記入力信号から前記減算用信号を減算する減算器と、
    前記制御信号に基づき、前記サブアナログデジタル変換器、デジタルアナログ変換器、前記減算器に電源の給停止を行うステージ電源制御部と、を備えることを特徴とするアナログデジタル変換装置。
  8. 請求項1乃至7のいずれか1項記載のアナログデジタル変換装置であって、
    前記制御信号生成部は、入力信号の信号強度を信号特性として検出する受信信号強度検出部を備えることを特徴とするアナログデジタル変換装置。
  9. 請求項1乃至8のいずれか1項記載のアナログデジタル変換装置であって、
    前記制御信号生成部は、入力信号の信号劣化量を信号特性として検出するアイモニタ部を備えることを特徴とするアナログデジタル変換装置。
  10. アナログの入力信号をデジタル信号に変換するアナログデジタル変換方法において、
    前記入力信号の所定の特性を検出する信号特性検出手順と、
    前記信号特性検出手順により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成手順と、
    前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換手順と、を含むことを特徴とするアナログデジタル変換方法。
JP2010251383A 2010-11-10 2010-11-10 アナログデジタル変換装置及びアナログデジタル変換方法 Active JP5299404B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010251383A JP5299404B2 (ja) 2010-11-10 2010-11-10 アナログデジタル変換装置及びアナログデジタル変換方法
US13/249,486 US8542141B2 (en) 2010-11-10 2011-09-30 Analog-to-digital conversion device and analog-to-digital conversion method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010251383A JP5299404B2 (ja) 2010-11-10 2010-11-10 アナログデジタル変換装置及びアナログデジタル変換方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012275778A Division JP2013070425A (ja) 2012-12-18 2012-12-18 アナログデジタル変換装置及びアナログデジタル変換方法

Publications (2)

Publication Number Publication Date
JP2012105029A true JP2012105029A (ja) 2012-05-31
JP5299404B2 JP5299404B2 (ja) 2013-09-25

Family

ID=46019115

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010251383A Active JP5299404B2 (ja) 2010-11-10 2010-11-10 アナログデジタル変換装置及びアナログデジタル変換方法

Country Status (2)

Country Link
US (1) US8542141B2 (ja)
JP (1) JP5299404B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016203525A1 (ja) * 2015-06-15 2018-03-29 オリンパス株式会社 半導体装置
JP2020511073A (ja) * 2017-03-10 2020-04-09 ザイリンクス インコーポレイテッドXilinx Incorporated 分解能プログラマブルsar型adc
JP2021093726A (ja) * 2019-12-06 2021-06-17 アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー デュアルモードデータ変換器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2555432B1 (en) * 2011-08-03 2014-07-23 Nxp B.V. Successive approximation register ADC circuits and methods
GB2553472B (en) * 2013-06-26 2018-05-02 Cirrus Logic Int Semiconductor Ltd Analog-to-digital converter
GB2515526B (en) * 2013-06-26 2017-11-08 Cirrus Logic Int Semiconductor Ltd Analog-to-digital convertor
JP2016111677A (ja) 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
JP6615565B2 (ja) 2014-10-24 2019-12-04 株式会社半導体エネルギー研究所 半導体装置
US10334196B2 (en) 2016-01-25 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9628101B1 (en) 2016-09-27 2017-04-18 Semiconductor Components Industries, Llc Methods and apparatus for an analog-to-digital converter
US10177779B2 (en) * 2016-12-23 2019-01-08 Avnera Corporation Chopper stabilized comparator for successive approximation register analog to digital converter
EP3484053A1 (en) * 2017-11-14 2019-05-15 Nxp B.V. Successive approximation register analog-to-digital converter, electronic device and method therefor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05215789A (ja) * 1991-12-02 1993-08-24 Nec Corp コンパレータ回路
JP2001326575A (ja) * 2000-05-15 2001-11-22 Sony Corp A/dコンバータ装置
JP2003218697A (ja) * 2002-01-18 2003-07-31 Sony Corp 並列型ad変換器
JP2005109963A (ja) * 2003-09-30 2005-04-21 Seiko Epson Corp A/d変換装置及びa/d変換方法
JP2008061167A (ja) * 2006-09-04 2008-03-13 Nippon Telegr & Teleph Corp <Ntt> トランスバーサルフィルタ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101411A (ja) 2001-09-20 2003-04-04 Matsushita Electric Ind Co Ltd 並列型a/d変換器
JP3851870B2 (ja) 2002-12-27 2006-11-29 株式会社東芝 可変分解能a/d変換器
JP2008177639A (ja) 2007-01-16 2008-07-31 Seiko Epson Corp 無線受信装置及び無線受信方法
JP4932619B2 (ja) * 2007-07-03 2012-05-16 ルネサスエレクトロニクス株式会社 A/dコンバータ
US8107340B2 (en) * 2009-08-18 2012-01-31 Mediatek Inc. Electronic apparatus with adjustable power consumption

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05215789A (ja) * 1991-12-02 1993-08-24 Nec Corp コンパレータ回路
JP2001326575A (ja) * 2000-05-15 2001-11-22 Sony Corp A/dコンバータ装置
JP2003218697A (ja) * 2002-01-18 2003-07-31 Sony Corp 並列型ad変換器
JP2005109963A (ja) * 2003-09-30 2005-04-21 Seiko Epson Corp A/d変換装置及びa/d変換方法
JP2008061167A (ja) * 2006-09-04 2008-03-13 Nippon Telegr & Teleph Corp <Ntt> トランスバーサルフィルタ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016203525A1 (ja) * 2015-06-15 2018-03-29 オリンパス株式会社 半導体装置
JP2020511073A (ja) * 2017-03-10 2020-04-09 ザイリンクス インコーポレイテッドXilinx Incorporated 分解能プログラマブルsar型adc
JP7280190B2 (ja) 2017-03-10 2023-05-23 ザイリンクス インコーポレイテッド 分解能プログラマブルsar型adc
JP2021093726A (ja) * 2019-12-06 2021-06-17 アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー デュアルモードデータ変換器

Also Published As

Publication number Publication date
US8542141B2 (en) 2013-09-24
JP5299404B2 (ja) 2013-09-25
US20120112937A1 (en) 2012-05-10

Similar Documents

Publication Publication Date Title
JP5299404B2 (ja) アナログデジタル変換装置及びアナログデジタル変換方法
US7486216B2 (en) Multi-bit pipeline analog-to-digital converter capable of altering operating mode
US8040271B2 (en) A/D conversion apparatus, A/D conversion method, and communication apparatus
US8730080B2 (en) Analog-to-digital converters and pipeline analog-to-digital converters
US7154426B2 (en) Analog-digital converter with advanced scheduling
US20050219109A1 (en) Technique for comparing analog signal with reference voltage
JP2009164914A (ja) A/d変換装置
US20100060494A1 (en) Analog to Digital Converter
JP4011041B2 (ja) アナログ・デジタル変換システムと補正回路及び補正方法
US6970125B2 (en) Multistage analog-to-digital converter
US11018684B1 (en) Hybrid pipeline analog-to-digital converter
JP4480744B2 (ja) アナログデジタル変換器
JP2004343292A (ja) パイプライン型アナログ・ディジタル変換器
JP4526919B2 (ja) A/d変換装置
KR101660416B1 (ko) Cds를 적용한 sar 방식의 adc 장치 및 샘플링 방법
US7847713B2 (en) Algorithmic analog-to-digital converter
US7119729B2 (en) Analog-digital converter optimized for high speed operation
US8427354B2 (en) Analog to digital converter and signal processing system
JP2013070425A (ja) アナログデジタル変換装置及びアナログデジタル変換方法
KR101840698B1 (ko) 혼합형 아날로그 디지털 변환 장치 및 그것의 동작 방법
KR20090071705A (ko) 기준전압 선택회로를 이용한 아날로그-디지털 변환기
JP4166168B2 (ja) アナログデジタル変換器
JP4093976B2 (ja) アナログデジタル変換器
JP2004128995A (ja) 信号変換方法とこの方法を利用可能な信号変換回路およびアナログ−デジタル変換回路
JP7396127B2 (ja) 変換処理装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121218

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130418

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130603

R150 Certificate of patent or registration of utility model

Ref document number: 5299404

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150