JP2003218697A - 並列型ａｄ変換器 - Google Patents
並列型ａｄ変換器Info
- Publication number
- JP2003218697A JP2003218697A JP2002009515A JP2002009515A JP2003218697A JP 2003218697 A JP2003218697 A JP 2003218697A JP 2002009515 A JP2002009515 A JP 2002009515A JP 2002009515 A JP2002009515 A JP 2002009515A JP 2003218697 A JP2003218697 A JP 2003218697A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- preamplifier
- array
- converter
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
- H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
- H03M1/203—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit
- H03M1/204—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit in which one or more virtual intermediate reference signals are generated between adjacent original reference signals, e.g. by connecting pre-amplifier outputs to multiple comparators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 １ｓｔプリアンプをチョッパ方式とした場
合、入力容量が大きくなる傾向にあり、前段の回路とし
て、十分な駆動能力のある出力段を持つ回路構成のもの
が必要とされるため消費電力の増大を招く。 【解決手段】 補間並列型ＡＤ変換器において、１ｓｔ
プリアンプ列１３の各プリアンプＡ１にその比較入力端
と基準入力端間を所定周期の制御クロックによって選択
的にショートするスイッチＳＷ１を設ける一方、２ｎｄ
プリアンプ列１４のプリアンプＡ２に、負荷トランジス
タＱと、この負荷トランジスタＱを選択的にダイオード
接続とするスイッチＳＷ２と、負荷トランジスタＱがダ
イオード接続されたときの電圧を保持するコンデンサＣ
とを設け、リセットモード時とアンプモード時のゲイン
差を利用した圧縮効果により、１ｓｔプリアンプ列１３
の各プリアンプＡ１で発生するオフセットを抑圧する。
合、入力容量が大きくなる傾向にあり、前段の回路とし
て、十分な駆動能力のある出力段を持つ回路構成のもの
が必要とされるため消費電力の増大を招く。 【解決手段】 補間並列型ＡＤ変換器において、１ｓｔ
プリアンプ列１３の各プリアンプＡ１にその比較入力端
と基準入力端間を所定周期の制御クロックによって選択
的にショートするスイッチＳＷ１を設ける一方、２ｎｄ
プリアンプ列１４のプリアンプＡ２に、負荷トランジス
タＱと、この負荷トランジスタＱを選択的にダイオード
接続とするスイッチＳＷ２と、負荷トランジスタＱがダ
イオード接続されたときの電圧を保持するコンデンサＣ
とを設け、リセットモード時とアンプモード時のゲイン
差を利用した圧縮効果により、１ｓｔプリアンプ列１３
の各プリアンプＡ１で発生するオフセットを抑圧する。
Description
【０００１】
【発明の属する技術分野】本発明は、並列型ＡＤ変換器
に関し、特に補間技術を用いることにより、回路規模の
増大を防ぐとともに、低消費電力にて高速動作が可能な
補間並列型ＡＤ変換器に関する。
に関し、特に補間技術を用いることにより、回路規模の
増大を防ぐとともに、低消費電力にて高速動作が可能な
補間並列型ＡＤ変換器に関する。
【０００２】
【従来の技術】図８に、並列型ＡＤ変換器の基本的な構
成を示す。この並列型ＡＤ変換器は、基本的には、サン
プルホールド(Ｓ／Ｈ)回路１０１、基準電圧（参照電
圧）発生回路１０２、比較器列１０３およびエンコード
回路１０４によって構成されている。サンプルホールド
回路１０１は、入力されるアナログ信号をサンプリング
し、そのサンプル値を一定期間ホールドする。基準電圧
発生回路１０２は、抵抗Ｒが直列接続された構成となっ
ており、電圧値が異なる複数の基準電圧を抵抗Ｒの各々
の接続ノードに発生する。
成を示す。この並列型ＡＤ変換器は、基本的には、サン
プルホールド(Ｓ／Ｈ)回路１０１、基準電圧（参照電
圧）発生回路１０２、比較器列１０３およびエンコード
回路１０４によって構成されている。サンプルホールド
回路１０１は、入力されるアナログ信号をサンプリング
し、そのサンプル値を一定期間ホールドする。基準電圧
発生回路１０２は、抵抗Ｒが直列接続された構成となっ
ており、電圧値が異なる複数の基準電圧を抵抗Ｒの各々
の接続ノードに発生する。
【０００３】比較器列１０３は比較器が分解能に対応し
た数だけ配列されてなり、サンプルホールド回路１０１
によるホールド電圧と基準電圧発生回路１０２で生成さ
れた複数の基準電圧とを一斉に比較する。このとき、比
較器列１０３の各比較器のうち、ホールド電圧と最も近
い基準電圧が与えられている比較器を境にして、基準電
圧がホールド電圧以上の比較器はすべて論理“０”レベ
ルを出力し、基準電圧がホールド電圧よりも低い比較器
は全て論理“１”レベルを出力する。
た数だけ配列されてなり、サンプルホールド回路１０１
によるホールド電圧と基準電圧発生回路１０２で生成さ
れた複数の基準電圧とを一斉に比較する。このとき、比
較器列１０３の各比較器のうち、ホールド電圧と最も近
い基準電圧が与えられている比較器を境にして、基準電
圧がホールド電圧以上の比較器はすべて論理“０”レベ
ルを出力し、基準電圧がホールド電圧よりも低い比較器
は全て論理“１”レベルを出力する。
【０００４】なお、図示していないが、比較器列１０３
の後段には通常論理処理回路が設けられている。この論
理処理回路は、比較器列１０３の隣接する比較器出力の
排他的論理和をとる論理処理を行う。エンコード回路１
０４は、論理処理回路での論理処理結果をエンコード
し、デジタル変換してデジタル信号を得る。
の後段には通常論理処理回路が設けられている。この論
理処理回路は、比較器列１０３の隣接する比較器出力の
排他的論理和をとる論理処理を行う。エンコード回路１
０４は、論理処理回路での論理処理結果をエンコード
し、デジタル変換してデジタル信号を得る。
【０００５】ここで、比較器列１０３における各比較器
では、通常、１段の増幅段では十分な利得が得られない
ことから、図８に示すように２段程度の増幅段を設け、
最終段にラッチ回路を配置する構成を採る場合が多い。
したがって、例えば６ビットの場合を例にとると、各々
６３個の１ｓｔプリアンプ、２ｎｄプリアンプおよびラ
ッチ回路が必要となる。
では、通常、１段の増幅段では十分な利得が得られない
ことから、図８に示すように２段程度の増幅段を設け、
最終段にラッチ回路を配置する構成を採る場合が多い。
したがって、例えば６ビットの場合を例にとると、各々
６３個の１ｓｔプリアンプ、２ｎｄプリアンプおよびラ
ッチ回路が必要となる。
【０００６】上述した基本的な並列型ＡＤ変換器の場合
には、比較器列１０３分解能分だけの比較器によって構
成されることになるため、分解能が上がるとそれにつれ
て回路規模が指数関数的に増大し、これに伴って消費電
力が増加するとともに、チップサイズが大きくなってし
まう。
には、比較器列１０３分解能分だけの比較器によって構
成されることになるため、分解能が上がるとそれにつれ
て回路規模が指数関数的に増大し、これに伴って消費電
力が増加するとともに、チップサイズが大きくなってし
まう。
【０００７】これに対し、補間技術を用いることによ
り、回路規模の増大を防ぐとともに、低消費電力で高速
動作が可能な補間並列型ＡＤ変換器が、下記文献にて報
告されている。 文献：「A Dual-Mode 700Msps 6bit 200Msps 7bit ADC
in a 0.25um DigitalCMOS」(IEEE Journal of Solid-St
ate Circuits, Vol.35, No12, Dec. 2000)
り、回路規模の増大を防ぐとともに、低消費電力で高速
動作が可能な補間並列型ＡＤ変換器が、下記文献にて報
告されている。 文献：「A Dual-Mode 700Msps 6bit 200Msps 7bit ADC
in a 0.25um DigitalCMOS」(IEEE Journal of Solid-St
ate Circuits, Vol.35, No12, Dec. 2000)
【０００８】補間並列型ＡＤ変換器の構成を図９に示
す。この補間並列型ＡＤ変換器は、サンプルホールド回
路１１１、基準電圧発生回路１１２、１ｓｔプリアンプ
列１１３、２ｎｄプリアンプ列１１４、ラッチ回路列１
１５およびエンコード回路１１６を有する構成となって
いる。ＡＤ変換のための基本的な動作については、前述
した基本的な並列型ＡＤ変換器の場合と同じである。
す。この補間並列型ＡＤ変換器は、サンプルホールド回
路１１１、基準電圧発生回路１１２、１ｓｔプリアンプ
列１１３、２ｎｄプリアンプ列１１４、ラッチ回路列１
１５およびエンコード回路１１６を有する構成となって
いる。ＡＤ変換のための基本的な動作については、前述
した基本的な並列型ＡＤ変換器の場合と同じである。
【０００９】ただし、本補間並列型ＡＤ変換器では、１
ｓｔプリアンプ列１１３のプリアンプ数を１／２に間引
く一方、２ｎｄプリアンプ列１１４において１ｓｔプリ
アンプ列１１３の隣接する２つのプリアンプ出力から補
間信号を生成することによって分解能分の比較器出力を
得るようにしている。このように、２ｎｄプリアンプ列
１１４で間引かれた比較器出力を補間によって生成する
ことにより、１ｓｔプリアンプ列１１３のプリアンプ数
を１／２に削減できるため、回路規模の縮小化および消
費電力の低減に効果的なアプローチとなる。
ｓｔプリアンプ列１１３のプリアンプ数を１／２に間引
く一方、２ｎｄプリアンプ列１１４において１ｓｔプリ
アンプ列１１３の隣接する２つのプリアンプ出力から補
間信号を生成することによって分解能分の比較器出力を
得るようにしている。このように、２ｎｄプリアンプ列
１１４で間引かれた比較器出力を補間によって生成する
ことにより、１ｓｔプリアンプ列１１３のプリアンプ数
を１／２に削減できるため、回路規模の縮小化および消
費電力の低減に効果的なアプローチとなる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来例に係る補間並列型ＡＤ変換器では、回路インプ
リメントにおいて次のような課題がある。すなわち、１
ｓｔプリアンプ列１１３において、回路を構成する上で
小さいサイズのトランジスタを用いた場合に、トランジ
スタの特性がばらつき易く、そのばらつきに伴ってオフ
セットが発生するため、このオフセットをキャンセルた
めに各プリアンプとしてチョッパ方式のアンプが用いら
れることになる。
た従来例に係る補間並列型ＡＤ変換器では、回路インプ
リメントにおいて次のような課題がある。すなわち、１
ｓｔプリアンプ列１１３において、回路を構成する上で
小さいサイズのトランジスタを用いた場合に、トランジ
スタの特性がばらつき易く、そのばらつきに伴ってオフ
セットが発生するため、このオフセットをキャンセルた
めに各プリアンプとしてチョッパ方式のアンプが用いら
れることになる。
【００１１】このように、１ｓｔプリアンプ列１１３の
各プリアンプとしてチョッパ方式のアンプを用いた場合
には、サンプルホールド回路１１１の出力端と各プリア
ンプの入力端との間に、サンプルホールド回路１１１の
ホールド電圧と基準電圧との差分を検出するためのコン
デンサＣが介在することになる。これにより、１ｓｔプ
リアンプ列１１３のアンプ数が半減しているにも拘わら
ず、１ｓｔプリアンプ列１１３の入力容量が大きくなる
傾向にある。
各プリアンプとしてチョッパ方式のアンプを用いた場合
には、サンプルホールド回路１１１の出力端と各プリア
ンプの入力端との間に、サンプルホールド回路１１１の
ホールド電圧と基準電圧との差分を検出するためのコン
デンサＣが介在することになる。これにより、１ｓｔプ
リアンプ列１１３のアンプ数が半減しているにも拘わら
ず、１ｓｔプリアンプ列１１３の入力容量が大きくなる
傾向にある。
【００１２】この入力容量は、サンプルホールド回路１
１１にとって大きな負荷となる。そのため、サンプルホ
ールド回路１１１としては、十分な駆動能力のある出力
段を持つ回路構成のものが必要とされる。出力段が十分
な駆動能力を持つということは、サンプルホールド回路
１１１での消費電力が大きいことを意味する。したがっ
て、消費電力の低減に効果的なアプローチとなる筈の補
間並列型ＡＤ変換器であるにも拘わらず、結果的に、補
間並列型ＡＤ変換器全体の消費電力の増大を招くことに
なる。
１１にとって大きな負荷となる。そのため、サンプルホ
ールド回路１１１としては、十分な駆動能力のある出力
段を持つ回路構成のものが必要とされる。出力段が十分
な駆動能力を持つということは、サンプルホールド回路
１１１での消費電力が大きいことを意味する。したがっ
て、消費電力の低減に効果的なアプローチとなる筈の補
間並列型ＡＤ変換器であるにも拘わらず、結果的に、補
間並列型ＡＤ変換器全体の消費電力の増大を招くことに
なる。
【００１３】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、消費電力を確実に低
減できるとともに、より高速な回路動作が可能な並列型
ＡＤ変換器を提供することにある。
であり、その目的とするところは、消費電力を確実に低
減できるとともに、より高速な回路動作が可能な並列型
ＡＤ変換器を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、複数の基準電圧を発生する基準電圧発
生手段と、比較入力端にアナログ信号が、基準入力端に
複数の基準電圧中の対応する基準電圧がそれぞれ入力さ
れるとともに、両入力端間の電位差を増幅する第１の差
動増幅回路が配列されてなる第１の増幅回路列と、この
第１の増幅回路列中の相隣り合う第１の差動増幅回路の
出力電圧間を補間して増幅する補間増幅回路と第１の増
幅回路列中の１つおきの第１の差動増幅回路の出力電圧
を増幅する第２の差動増幅回路とが交互に配列されてな
る第２の増幅回路列とを備えた補間並列型ＡＤ変換器に
おいて、前記第１の差動増幅回路が比較入力端と基準入
力端間に所定周期の制御クロックにより開閉制御される
リセットスイッチを有し、前記補間増幅回路および前記
第２の差動増幅回路が、負荷トランジスタと、前記制御
クロックに同期して負荷トランジスタを選択的にダイオ
ード接続とするスイッチ手段と、負荷トランジスタがダ
イオード接続されたときの当該負荷トランジスタの電圧
を保持するコンデンサとを有する構成となっている。
に、本発明では、複数の基準電圧を発生する基準電圧発
生手段と、比較入力端にアナログ信号が、基準入力端に
複数の基準電圧中の対応する基準電圧がそれぞれ入力さ
れるとともに、両入力端間の電位差を増幅する第１の差
動増幅回路が配列されてなる第１の増幅回路列と、この
第１の増幅回路列中の相隣り合う第１の差動増幅回路の
出力電圧間を補間して増幅する補間増幅回路と第１の増
幅回路列中の１つおきの第１の差動増幅回路の出力電圧
を増幅する第２の差動増幅回路とが交互に配列されてな
る第２の増幅回路列とを備えた補間並列型ＡＤ変換器に
おいて、前記第１の差動増幅回路が比較入力端と基準入
力端間に所定周期の制御クロックにより開閉制御される
リセットスイッチを有し、前記補間増幅回路および前記
第２の差動増幅回路が、負荷トランジスタと、前記制御
クロックに同期して負荷トランジスタを選択的にダイオ
ード接続とするスイッチ手段と、負荷トランジスタがダ
イオード接続されたときの当該負荷トランジスタの電圧
を保持するコンデンサとを有する構成となっている。
【００１５】上記構成の補間並列型ＡＤ変換器におい
て、第１の増幅回路列中の第１の差動増幅回路は、リセ
ットモードとアンプモードとを採り、リセットモード時
にオン（閉）状態となるスイッチによって比較入力端と
基準入力端間をショートし、アンプモードに移行すると
比較入力端と基準入力端間の電位差を増幅して差動電圧
として出力する。第２の増幅回路列中の補間増幅回路お
よび第２の差動増幅回路は、リセットモード時にオン状
態となるスイッチ手段によって負荷トランジスタがダイ
オード接続（ダイオード負荷）となる。そして、このダ
イオード負荷時の電圧（オフセットに相当）がコンデン
サに蓄積される。アンプモード時には、スイッチ手段が
オフ状態となり、負荷トランジスタを元の接続状態とす
る。このスイッチ手段による負荷トランジスタの接続状
態の切り換えで、リセットモード時とアンプモード時と
で増幅回路のゲインが変わる。そして、このゲイン差を
利用した圧縮効果により、第１の差動増幅回路で発生す
るオフセットが抑圧される。
て、第１の増幅回路列中の第１の差動増幅回路は、リセ
ットモードとアンプモードとを採り、リセットモード時
にオン（閉）状態となるスイッチによって比較入力端と
基準入力端間をショートし、アンプモードに移行すると
比較入力端と基準入力端間の電位差を増幅して差動電圧
として出力する。第２の増幅回路列中の補間増幅回路お
よび第２の差動増幅回路は、リセットモード時にオン状
態となるスイッチ手段によって負荷トランジスタがダイ
オード接続（ダイオード負荷）となる。そして、このダ
イオード負荷時の電圧（オフセットに相当）がコンデン
サに蓄積される。アンプモード時には、スイッチ手段が
オフ状態となり、負荷トランジスタを元の接続状態とす
る。このスイッチ手段による負荷トランジスタの接続状
態の切り換えで、リセットモード時とアンプモード時と
で増幅回路のゲインが変わる。そして、このゲイン差を
利用した圧縮効果により、第１の差動増幅回路で発生す
るオフセットが抑圧される。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】図１は、本発明の一実施形態に係る並列型
ＡＤ変換器の構成を示す回路ブロック図であり、補間技
術を用いた補間並列型ＡＤ変換器に適用した場合を例に
採って示している。図１から明らかなように、本実施形
態に係る補間並列型ＡＤ変換器は、サンプルホールド
（Ｓ／Ｈ）回路１１、基準電圧発生回路１２、第１の増
幅回路列である１ｓｔプリアンプ列１３、第２の増幅回
路列である２ｎｄプリアンプ列１４、ラッチ回路列１５
およびエンコード回路１６を有し、１ｓｔプリアンプ列
１３および２ｎｄプリアンプ列１４の具体的な構成を本
発明の特徴としている。
ＡＤ変換器の構成を示す回路ブロック図であり、補間技
術を用いた補間並列型ＡＤ変換器に適用した場合を例に
採って示している。図１から明らかなように、本実施形
態に係る補間並列型ＡＤ変換器は、サンプルホールド
（Ｓ／Ｈ）回路１１、基準電圧発生回路１２、第１の増
幅回路列である１ｓｔプリアンプ列１３、第２の増幅回
路列である２ｎｄプリアンプ列１４、ラッチ回路列１５
およびエンコード回路１６を有し、１ｓｔプリアンプ列
１３および２ｎｄプリアンプ列１４の具体的な構成を本
発明の特徴としている。
【００１８】上記構成の補間並列型ＡＤ変換器におい
て、サンプルホールド回路１１は、入力されるアナログ
信号をサンプリングし、そのサンプル値を一定期間ホー
ルドする。基準電圧発生回路１２は、複数の抵抗Ｒが直
列に接続された構成となっており、電圧値が互いに異な
る複数の基準電圧（参照電圧）を抵抗Ｒの各々の接続ノ
ードに発生する。
て、サンプルホールド回路１１は、入力されるアナログ
信号をサンプリングし、そのサンプル値を一定期間ホー
ルドする。基準電圧発生回路１２は、複数の抵抗Ｒが直
列に接続された構成となっており、電圧値が互いに異な
る複数の基準電圧（参照電圧）を抵抗Ｒの各々の接続ノ
ードに発生する。
【００１９】１ｓｔプリアンプ列１３は、分解能に対応
した数の１／２のプリアンプＡ１からなり、サンプルホ
ールド回路１１のホールド電圧が比較入力端に入力され
るとともに、基準電圧発生回路１２の各接続ノードに発
生する複数の基準電圧のうちの対応する基準電圧が基準
入力端に入力される。プリアンプＡ１としては、ノンチ
ョッパタイプのアンプが用いられる。また、プリアンプ
Ａ１の比較入力端と基準入力端との間は、後で詳細に説
明するように、スイッチＳＷ１によって選択的に短絡可
能な構成となっている。
した数の１／２のプリアンプＡ１からなり、サンプルホ
ールド回路１１のホールド電圧が比較入力端に入力され
るとともに、基準電圧発生回路１２の各接続ノードに発
生する複数の基準電圧のうちの対応する基準電圧が基準
入力端に入力される。プリアンプＡ１としては、ノンチ
ョッパタイプのアンプが用いられる。また、プリアンプ
Ａ１の比較入力端と基準入力端との間は、後で詳細に説
明するように、スイッチＳＷ１によって選択的に短絡可
能な構成となっている。
【００２０】２ｎｄプリアンプ列１４は、少なくとも、
負荷トランジスタＱと、負荷トランジスタＱを選択的に
ダイオード接続とするスイッチＳＷ２と、負荷トランジ
スタＱがダイオード接続されたときの当該負荷トランジ
スタＱの電圧を保持するコンデンサＣとを有するプリア
ンプＡ２が分解能に対応した数だけ配列された構成とな
っている。
負荷トランジスタＱと、負荷トランジスタＱを選択的に
ダイオード接続とするスイッチＳＷ２と、負荷トランジ
スタＱがダイオード接続されたときの当該負荷トランジ
スタＱの電圧を保持するコンデンサＣとを有するプリア
ンプＡ２が分解能に対応した数だけ配列された構成とな
っている。
【００２１】この２ｎｄプリアンプ列１４において、プ
リアンプＡ２の各々は偶数番目の系統と奇数番目の系統
との２系統に分かれている。そして、偶数番目の系統の
各アンプは１ｓｔプリアンプ列１３の相隣り合う２つの
アンプＡ１の各出力電圧を２入力とし、この２つの出力
電圧間を補間処理しかつ増幅して出力し、奇数番目の系
統の各アンプは１ｓｔプリアンプ列１３の各アンプＡ１
の出力信号をそのまま増幅して出力する。
リアンプＡ２の各々は偶数番目の系統と奇数番目の系統
との２系統に分かれている。そして、偶数番目の系統の
各アンプは１ｓｔプリアンプ列１３の相隣り合う２つの
アンプＡ１の各出力電圧を２入力とし、この２つの出力
電圧間を補間処理しかつ増幅して出力し、奇数番目の系
統の各アンプは１ｓｔプリアンプ列１３の各アンプＡ１
の出力信号をそのまま増幅して出力する。
【００２２】ラッチ回路列１５は、ラッチ回路が分解能
に対応した数だけ配列された構成となっており、２ｎｄ
プリアンプ列１４の各プリアンプの出力電圧をラッチす
る。なお、本発明の特徴部分とは直接関係がないので図
示を省略しているが、ラッチ回路列１５とエンコード回
路１６との間には、ラッチ回路列１５を経た２ｎｄプリ
アンプ列１４の各プリアンプの出力電圧を順次比較する
比較器が配列されてなる比較回路列と、この比較回路列
の各比較出力を論理処理する論理処理回路とが介在する
ものとする。そして、エンコード回路１４は、当該論理
処理回路での論理処理結果をエンコードし、デジタル変
換してデジタル信号を得る。
に対応した数だけ配列された構成となっており、２ｎｄ
プリアンプ列１４の各プリアンプの出力電圧をラッチす
る。なお、本発明の特徴部分とは直接関係がないので図
示を省略しているが、ラッチ回路列１５とエンコード回
路１６との間には、ラッチ回路列１５を経た２ｎｄプリ
アンプ列１４の各プリアンプの出力電圧を順次比較する
比較器が配列されてなる比較回路列と、この比較回路列
の各比較出力を論理処理する論理処理回路とが介在する
ものとする。そして、エンコード回路１４は、当該論理
処理回路での論理処理結果をエンコードし、デジタル変
換してデジタル信号を得る。
【００２３】図２は、１ｓｔプリアンプ列１３（以下、
その一つを代表して１ｓｔプリアンプ１３と記す場合も
ある）の回路構成の一例を示す回路図である。
その一つを代表して１ｓｔプリアンプ１３と記す場合も
ある）の回路構成の一例を示す回路図である。
【００２４】この１ｓｔプリアンプ１３は、1段目の差
動アンプ１３１と２段目の出力アンプ１３２の２段構成
となっている。差動アンプ１３１は、ソースが共通に接
続されて差動動作をなす一対のＭＯＳトランジスタＱ１
１，Ｑ１２と、これらＭＯＳトランジスタＱ１１，Ｑ１
２の各ドレインと電源ＶＤＤとの間にそれぞれ接続され
た負荷抵抗Ｒ１１，Ｒ１２と、ＭＯＳトランジスタＱ１
１，Ｑ１２のソース共通接続点とグランドＧＮＤとの間
に接続された電流源Ｉ１１とを有する構成となってい
る。
動アンプ１３１と２段目の出力アンプ１３２の２段構成
となっている。差動アンプ１３１は、ソースが共通に接
続されて差動動作をなす一対のＭＯＳトランジスタＱ１
１，Ｑ１２と、これらＭＯＳトランジスタＱ１１，Ｑ１
２の各ドレインと電源ＶＤＤとの間にそれぞれ接続され
た負荷抵抗Ｒ１１，Ｒ１２と、ＭＯＳトランジスタＱ１
１，Ｑ１２のソース共通接続点とグランドＧＮＤとの間
に接続された電流源Ｉ１１とを有する構成となってい
る。
【００２５】上記構成の差動アンプ１３１において、差
動入力端の一方、即ちＭＯＳトランジスタＱ１１のゲー
トには入力スイッチ、例えばＭＯＳトランジスタＱ１３
を介して基準電圧ＶｒｅｆＰが与えられる。この基準電
圧ＶｒｅｆＰは基準電圧発生回路１２の各接続ノードに
得られる基準電圧である。差動入力端の他方、即ちＭＯ
ＳトランジスタＱ１２１のゲートには、比較入力電圧Ｖ
ｉｎＰが与えられる。この比較入力電圧ＶｉｎＰはサン
プルホールド回路１１のホールド電圧である。
動入力端の一方、即ちＭＯＳトランジスタＱ１１のゲー
トには入力スイッチ、例えばＭＯＳトランジスタＱ１３
を介して基準電圧ＶｒｅｆＰが与えられる。この基準電
圧ＶｒｅｆＰは基準電圧発生回路１２の各接続ノードに
得られる基準電圧である。差動入力端の他方、即ちＭＯ
ＳトランジスタＱ１２１のゲートには、比較入力電圧Ｖ
ｉｎＰが与えられる。この比較入力電圧ＶｉｎＰはサン
プルホールド回路１１のホールド電圧である。
【００２６】この差動アンプ１３１の差動入力端間、即
ちＭＯＳトランジスタＱ１１，Ｑ１２の各ゲート間に
は、リセットスイッチ、例えばＭＯＳトランジスタＱ１
４が接続されている。このＭＯＳトランジスタＱ１４の
ゲートには制御クロックＣＬＫが印加される。なお、先
述したＭＯＳトランジスタＱ１３のゲートには制御クロ
ックＣＬＫと逆相の制御クロックＣＬＫＢが印加され
る。
ちＭＯＳトランジスタＱ１１，Ｑ１２の各ゲート間に
は、リセットスイッチ、例えばＭＯＳトランジスタＱ１
４が接続されている。このＭＯＳトランジスタＱ１４の
ゲートには制御クロックＣＬＫが印加される。なお、先
述したＭＯＳトランジスタＱ１３のゲートには制御クロ
ックＣＬＫと逆相の制御クロックＣＬＫＢが印加され
る。
【００２７】出力アンプ１３２は、差動アンプ１３１の
差動出力を差動入力とする一対のＭＯＳトランジスタＱ
１５，Ｑ１６と、これらＭＯＳトランジスタＱ１５，Ｑ
１６の各ドレインと電源ＶＤＤとの間にそれぞれ接続さ
れた負荷抵抗Ｒ１３，Ｒ１４と、ＭＯＳトランジスタＱ
１５，Ｑ１６の各ソース間に接続されたソース抵抗Ｒ１
５と、ＭＯＳトランジスタＱ１５，Ｑ１６の各ソースと
グランドＧＮＤとの間にそれぞれ接続された電流源Ｉ１
２，Ｉ１３とから構成されている。
差動出力を差動入力とする一対のＭＯＳトランジスタＱ
１５，Ｑ１６と、これらＭＯＳトランジスタＱ１５，Ｑ
１６の各ドレインと電源ＶＤＤとの間にそれぞれ接続さ
れた負荷抵抗Ｒ１３，Ｒ１４と、ＭＯＳトランジスタＱ
１５，Ｑ１６の各ソース間に接続されたソース抵抗Ｒ１
５と、ＭＯＳトランジスタＱ１５，Ｑ１６の各ソースと
グランドＧＮＤとの間にそれぞれ接続された電流源Ｉ１
２，Ｉ１３とから構成されている。
【００２８】この出力アンプ１３２では、抵抗ジェネレ
ーションにより実効ｇm（相互コンダクタンス）を下
げ、入力範囲を広げている。また、１段目の差動ペア
（ＭＯＳトランジスタＱ１１，Ｑ１２）が完全にストロ
ービングしたときに生じる出力電圧が小さくなるよう
に、負荷抵抗Ｒ１３，Ｒ１４およびソース抵抗Ｒ１５に
よってバイアス電流を選定することにより、信号振幅を
制限するための利得制限が行われるようになっている。
すなわち、１ｓｔプリアンプ１３は、大振幅入力時に後
段の２ｎｄプリアンプ列１４の各プリアンプが飽和しな
いようにするために、信号振幅を制限する機能を持って
いる。
ーションにより実効ｇm（相互コンダクタンス）を下
げ、入力範囲を広げている。また、１段目の差動ペア
（ＭＯＳトランジスタＱ１１，Ｑ１２）が完全にストロ
ービングしたときに生じる出力電圧が小さくなるよう
に、負荷抵抗Ｒ１３，Ｒ１４およびソース抵抗Ｒ１５に
よってバイアス電流を選定することにより、信号振幅を
制限するための利得制限が行われるようになっている。
すなわち、１ｓｔプリアンプ１３は、大振幅入力時に後
段の２ｎｄプリアンプ列１４の各プリアンプが飽和しな
いようにするために、信号振幅を制限する機能を持って
いる。
【００２９】図３は、２ｎｄプリアンプ列１４（以下、
その一つを代表して２ｎｄプリアンプ１４と記す場合も
ある）の回路構成の一例を示す回路図である。
その一つを代表して２ｎｄプリアンプ１４と記す場合も
ある）の回路構成の一例を示す回路図である。
【００３０】この２ｎｄプリアンプ１４は、差動回路１
４１と負荷回路１４２とから構成されている。差動回路
１４１は、ソースが共通接続されて差動動作をなすＭＯ
ＳトランジスタＱ２１，Ｑ２２と、これらＭＯＳトラン
ジスタＱ２１，Ｑ２２の各ドレインと電源ＶＤＤとの間
にそれぞれ接続された電流源Ｉ２１，Ｉ２２と、ＭＯＳ
トランジスタＱ２１，Ｑ２２のソース共通接続点とグラ
ンドＧＮＤとの間に接続された電流源Ｉ２３とから構成
されている。この差動回路１４１において、ＭＯＳトラ
ンジスタＱ２１，Ｑ２２の各ゲートには、１ｓｔプリア
ンプ１３の差動出力、即ちＭＯＳトランジスタＱ１５，
Ｑ１６の各ドレイン出力が与えられる。
４１と負荷回路１４２とから構成されている。差動回路
１４１は、ソースが共通接続されて差動動作をなすＭＯ
ＳトランジスタＱ２１，Ｑ２２と、これらＭＯＳトラン
ジスタＱ２１，Ｑ２２の各ドレインと電源ＶＤＤとの間
にそれぞれ接続された電流源Ｉ２１，Ｉ２２と、ＭＯＳ
トランジスタＱ２１，Ｑ２２のソース共通接続点とグラ
ンドＧＮＤとの間に接続された電流源Ｉ２３とから構成
されている。この差動回路１４１において、ＭＯＳトラ
ンジスタＱ２１，Ｑ２２の各ゲートには、１ｓｔプリア
ンプ１３の差動出力、即ちＭＯＳトランジスタＱ１５，
Ｑ１６の各ドレイン出力が与えられる。
【００３１】負荷回路１４２は、差動回路１４１の一方
の出力端（ＭＯＳトランジスタＱ２１のドレイン）とグ
ランドＧＮＤとの間にカスコード接続されたＭＯＳトラ
ンジスタＱ２３，Ｑ２５，Ｑ２７と、他方の出力端（Ｍ
ＯＳトランジスタＱ２２のドレイン）とグランドＧＮＤ
との間にカスコード接続されたＭＯＳトランジスタＱ２
４，Ｑ２６，Ｑ２８と、ＭＯＳトランジスタＱ２７，Ｑ
２８の各ゲートとグランドＧＮＤとの間にそれぞれ接続
されたコンデンサＣ１１，Ｃ１２と、ＭＯＳトランジス
タＱ２５，Ｑ２６の各ドレインとＭＯＳトランジスタＱ
２７，Ｑ２８の各ゲートとの間にそれぞれ接続されたス
イッチ手段、例えばＭＯＳトランジスタＱ２９，Ｑ３０
とを有する構成となっている。
の出力端（ＭＯＳトランジスタＱ２１のドレイン）とグ
ランドＧＮＤとの間にカスコード接続されたＭＯＳトラ
ンジスタＱ２３，Ｑ２５，Ｑ２７と、他方の出力端（Ｍ
ＯＳトランジスタＱ２２のドレイン）とグランドＧＮＤ
との間にカスコード接続されたＭＯＳトランジスタＱ２
４，Ｑ２６，Ｑ２８と、ＭＯＳトランジスタＱ２７，Ｑ
２８の各ゲートとグランドＧＮＤとの間にそれぞれ接続
されたコンデンサＣ１１，Ｃ１２と、ＭＯＳトランジス
タＱ２５，Ｑ２６の各ドレインとＭＯＳトランジスタＱ
２７，Ｑ２８の各ゲートとの間にそれぞれ接続されたス
イッチ手段、例えばＭＯＳトランジスタＱ２９，Ｑ３０
とを有する構成となっている。
【００３２】この負荷回路１４２において、ＭＯＳトラ
ンジスタＱ２３，Ｑ２４の各ゲートには所定のバイアス
電圧Ｖｇｎが与えられ、同様にＭＯＳトランジスタＱ２
５，Ｑ２６の各ゲートには所定のバイアス電圧Ｖｇｐが
与えられる、ＭＯＳトランジスタＱ２９，Ｑ３０は、各
ゲートに与えられる制御クロックＣＬＫの極性に応じ
て、後述するダイオード負荷とカスコード負荷との切り
換えを行う。コンデンサＣ１１，Ｃ１２はダイオード負
荷時の電圧を保持する。この電圧は、１ｓｔプリアンプ
列１３の各アンプのオフセットがダイオード負荷時にお
ける２ｎｄプリアンプのゲイン倍された電圧に相当す
る。そして、ＭＯＳトランジスタＱ２３，Ｑ２４の各ド
レイン出力が次段のラッチ回路列１５に供給される。
ンジスタＱ２３，Ｑ２４の各ゲートには所定のバイアス
電圧Ｖｇｎが与えられ、同様にＭＯＳトランジスタＱ２
５，Ｑ２６の各ゲートには所定のバイアス電圧Ｖｇｐが
与えられる、ＭＯＳトランジスタＱ２９，Ｑ３０は、各
ゲートに与えられる制御クロックＣＬＫの極性に応じ
て、後述するダイオード負荷とカスコード負荷との切り
換えを行う。コンデンサＣ１１，Ｃ１２はダイオード負
荷時の電圧を保持する。この電圧は、１ｓｔプリアンプ
列１３の各アンプのオフセットがダイオード負荷時にお
ける２ｎｄプリアンプのゲイン倍された電圧に相当す
る。そして、ＭＯＳトランジスタＱ２３，Ｑ２４の各ド
レイン出力が次段のラッチ回路列１５に供給される。
【００３３】以上の説明から明らかなように、上記構成
の差動回路１４１と上記構成の負荷回路１４２とからな
る２ｎｄプリアンプ１４は、折り返しのカスコードアン
プ構成となっている。ただし、この構成は一例に過ぎ
ず、２ｎｄプリアンプ１４としては、少なくとも、負荷
トランジスタであるＭＯＳトランジスタＱ２７，Ｑ２８
と、これをリセットモード時にダイオード負荷（ダイオ
ード接続）とするＭＯＳトランジスタＱ２９，Ｑ３０
と、ダイオード負荷時の電圧を保持するコンデンサＣ１
１，Ｃ１２とを有する構成のものであれば、後述するオ
フセット抑圧という所期の目的を達成することができ
る。
の差動回路１４１と上記構成の負荷回路１４２とからな
る２ｎｄプリアンプ１４は、折り返しのカスコードアン
プ構成となっている。ただし、この構成は一例に過ぎ
ず、２ｎｄプリアンプ１４としては、少なくとも、負荷
トランジスタであるＭＯＳトランジスタＱ２７，Ｑ２８
と、これをリセットモード時にダイオード負荷（ダイオ
ード接続）とするＭＯＳトランジスタＱ２９，Ｑ３０
と、ダイオード負荷時の電圧を保持するコンデンサＣ１
１，Ｃ１２とを有する構成のものであれば、後述するオ
フセット抑圧という所期の目的を達成することができ
る。
【００３４】次に、上記構成の本実施形態に係る補間並
列型ＡＤ変換器の回路動作につき、図４のタイミングチ
ャートに基づいて説明する。なお、本補間並列型ＡＤ変
換器は、リセットモードとアンプモードとの２モードの
繰り返しでＡＤ変換のための回路動作を行うことにな
る。
列型ＡＤ変換器の回路動作につき、図４のタイミングチ
ャートに基づいて説明する。なお、本補間並列型ＡＤ変
換器は、リセットモードとアンプモードとの２モードの
繰り返しでＡＤ変換のための回路動作を行うことにな
る。
【００３５】先ず、入力段のサンプルホールド回路１１
が入力されるアナログ信号をサンプリングするサンプル
期間（図４中、Ｓで示す期間）中は、１ｓｔプリアンプ
１３および２ｎｄプリアンプ１４は共にリセット状態に
ある。このリセットモードでは、制御クロックＣＬＫが
高レベルになるため、１ｓｔプリアンプ１３の比較入力
端と基準入力端との間、即ち差動回路１３１のＭＯＳト
ランジスタＱ１１，Ｑ１２の各ゲート間がＭＯＳトラン
ジスタＱ１４によってショートされる。このとき、制御
クロックＣＬＫＢが低レベルであるため、ＭＯＳトラン
ジスタＱ１３はオフ状態となる。
が入力されるアナログ信号をサンプリングするサンプル
期間（図４中、Ｓで示す期間）中は、１ｓｔプリアンプ
１３および２ｎｄプリアンプ１４は共にリセット状態に
ある。このリセットモードでは、制御クロックＣＬＫが
高レベルになるため、１ｓｔプリアンプ１３の比較入力
端と基準入力端との間、即ち差動回路１３１のＭＯＳト
ランジスタＱ１１，Ｑ１２の各ゲート間がＭＯＳトラン
ジスタＱ１４によってショートされる。このとき、制御
クロックＣＬＫＢが低レベルであるため、ＭＯＳトラン
ジスタＱ１３はオフ状態となる。
【００３６】サンプルホールド回路１１がサンプリング
した値をホールドするホールド期間（図４中、Ｈで示す
期間）になると、制御クロックＣＬＫ，ＣＬＫＢの極性
が反転するため、ＭＯＳトランジスタＱ１４がオフ、Ｍ
ＯＳトランジスタＱ１３がオン状態となり、１ｓｔプリ
アンプ１３の基準電圧側の入力端、即ち差動回路１３１
のＭＯＳトランジスタＱ１２のゲートに基準電圧Ｖｒｅ
ｆＰが入力される。これにより、アンプモードに入り、
増幅動作が開始される。
した値をホールドするホールド期間（図４中、Ｈで示す
期間）になると、制御クロックＣＬＫ，ＣＬＫＢの極性
が反転するため、ＭＯＳトランジスタＱ１４がオフ、Ｍ
ＯＳトランジスタＱ１３がオン状態となり、１ｓｔプリ
アンプ１３の基準電圧側の入力端、即ち差動回路１３１
のＭＯＳトランジスタＱ１２のゲートに基準電圧Ｖｒｅ
ｆＰが入力される。これにより、アンプモードに入り、
増幅動作が開始される。
【００３７】そして、２ｎｄプリアンプ列１４では、偶
数番目の系統の各アンプが１ｓｔプリアンプ列１３の相
隣り合う２つのアンプの各出力電圧間を補間しかつ増幅
して出力する一方、奇数番目の系統の各アンプが１ｓｔ
プリアンプ列１３の各アンプの出力電圧をそのまま増幅
して出力する。この２ｎｄプリアンプ列１４の各アンプ
の出力結果をラッチ回路列１５で受け、先述した基本的
な並列型ＡＤ変換器の場合と同様のＡＤ変換動作を経て
エンコード回路１６にてディジタルデータに変換され
る。
数番目の系統の各アンプが１ｓｔプリアンプ列１３の相
隣り合う２つのアンプの各出力電圧間を補間しかつ増幅
して出力する一方、奇数番目の系統の各アンプが１ｓｔ
プリアンプ列１３の各アンプの出力電圧をそのまま増幅
して出力する。この２ｎｄプリアンプ列１４の各アンプ
の出力結果をラッチ回路列１５で受け、先述した基本的
な並列型ＡＤ変換器の場合と同様のＡＤ変換動作を経て
エンコード回路１６にてディジタルデータに変換され
る。
【００３８】ここで、１ｓｔプリアンプ１３は、ノンチ
ョッパタイプのアンプ構成であることから、オフセット
キャンセル機能を持たないことになる。そこで、本実施
形態に係る補間並列型ＡＤ変換器では、２ｎｄプリアン
プ１４にオフセット圧縮機能を持たせることで、耐オフ
セット性能の向上を図っている。以下に、この２ｎｄプ
リアンプ１４のオフセット圧縮機能について説明する。
ョッパタイプのアンプ構成であることから、オフセット
キャンセル機能を持たないことになる。そこで、本実施
形態に係る補間並列型ＡＤ変換器では、２ｎｄプリアン
プ１４にオフセット圧縮機能を持たせることで、耐オフ
セット性能の向上を図っている。以下に、この２ｎｄプ
リアンプ１４のオフセット圧縮機能について説明する。
【００３９】図３の回路構成例では、リセットモード時
とアンプモード時のゲイン差を利用した圧縮方式の採用
によりオフセットを低減している。具体的には次の通り
である。先ず、リセットモード時には、制御クロックＣ
ＬＫによってＭＯＳトランジスタＱ２９，Ｑ３０が共に
オン状態となる。これにより、図５の等価回路から明ら
かなように、ＭＯＳトランジスタＱ２７，Ｑ２８のゲー
トとドレインがショートされ、ＭＯＳトランジスタＱ２
７，Ｑ２８がダイオード接続となり、負荷回路１４２が
ダイオード負荷となるため、比較的ゲインが低くなって
いる。
とアンプモード時のゲイン差を利用した圧縮方式の採用
によりオフセットを低減している。具体的には次の通り
である。先ず、リセットモード時には、制御クロックＣ
ＬＫによってＭＯＳトランジスタＱ２９，Ｑ３０が共に
オン状態となる。これにより、図５の等価回路から明ら
かなように、ＭＯＳトランジスタＱ２７，Ｑ２８のゲー
トとドレインがショートされ、ＭＯＳトランジスタＱ２
７，Ｑ２８がダイオード接続となり、負荷回路１４２が
ダイオード負荷となるため、比較的ゲインが低くなって
いる。
【００４０】このリセットモード時のゲインをＧrと
し、２ｎｄプリアンプ１４の差動ペア（ＭＯＳトランジ
スタＱ２１，Ｑ２２）にＶｏｓ（１ｓｔプリアンプ列の
オフセットに相当）のオフセットがあるとすると、出力
電圧Ｖｏｕｔｒは、 Ｖｏｕｔｒ＝Ｖｏｓ＊Ｇr となる。
し、２ｎｄプリアンプ１４の差動ペア（ＭＯＳトランジ
スタＱ２１，Ｑ２２）にＶｏｓ（１ｓｔプリアンプ列の
オフセットに相当）のオフセットがあるとすると、出力
電圧Ｖｏｕｔｒは、 Ｖｏｕｔｒ＝Ｖｏｓ＊Ｇr となる。
【００４１】次に、アンプモード時には、制御クロック
ＣＬＫによってＭＯＳトランジスタＱ２９，Ｑ３０が共
にオフ状態となる。これにより、図６の等価回路から明
らかなように、ＭＯＳトランジスタＱ２３，Ｑ２５，Ｑ
２７、ＭＯＳトランジスタＱ２４，Ｑ２６，Ｑ２８がそ
れぞれカスコード接続され、負荷回路１４２がカスコー
ド負荷となるため大幅にゲインが上がる。
ＣＬＫによってＭＯＳトランジスタＱ２９，Ｑ３０が共
にオフ状態となる。これにより、図６の等価回路から明
らかなように、ＭＯＳトランジスタＱ２３，Ｑ２５，Ｑ
２７、ＭＯＳトランジスタＱ２４，Ｑ２６，Ｑ２８がそ
れぞれカスコード接続され、負荷回路１４２がカスコー
ド負荷となるため大幅にゲインが上がる。
【００４２】ここで、コンデンサＣ１１，Ｃ１２にはリ
セットモード時、即ちダイオード負荷時の電圧Ｖｏｕｔ
ｒが保持されているのでＤＣ的な動作点は変わらない。
このアンプモード時のゲインをＧaとして入力換算オフ
セットＶｅｑを求めると、 Ｖｅｑ＝Ｖｏｓ＊Ｇｒ／Ｇａ となる。
セットモード時、即ちダイオード負荷時の電圧Ｖｏｕｔ
ｒが保持されているのでＤＣ的な動作点は変わらない。
このアンプモード時のゲインをＧaとして入力換算オフ
セットＶｅｑを求めると、 Ｖｅｑ＝Ｖｏｓ＊Ｇｒ／Ｇａ となる。
【００４３】したがって、リセットモード時のゲインＧ
ｒとアンプモード時のゲインＧａとのゲイン差を大きく
設定することにより、オフセット圧縮の効果を大きくす
ることができ、そのゲインの切り換えによって等価的に
オフセットＶｏｓをキャンセルすることができる。すな
わち、１ｓｔプリアンプ１３がオフセットキャンセル機
能を持たなくても、１ｓｔプリアンプ１３を構成するト
ランジスタの特性のばらつき等に起因して発生するオフ
セットＶｏｓを、２ｎｄプリアンプ１４でのオフセット
圧縮効果によって抑圧できるため、耐オフセット性能を
向上できる。
ｒとアンプモード時のゲインＧａとのゲイン差を大きく
設定することにより、オフセット圧縮の効果を大きくす
ることができ、そのゲインの切り換えによって等価的に
オフセットＶｏｓをキャンセルすることができる。すな
わち、１ｓｔプリアンプ１３がオフセットキャンセル機
能を持たなくても、１ｓｔプリアンプ１３を構成するト
ランジスタの特性のばらつき等に起因して発生するオフ
セットＶｏｓを、２ｎｄプリアンプ１４でのオフセット
圧縮効果によって抑圧できるため、耐オフセット性能を
向上できる。
【００４４】ところで、大振幅のアナログ信号が入力さ
れると、１ｓｔプリアンプ１３および２ｎｄプリアンプ
１４が大きく飽和してしまい、アンプモードからリセッ
トモードに移行したときの応答が遅くなる懸念がある。
特に２ｎｄプリアンプ１４は負荷がダイオード接続とな
り、オフセット電圧保持用のコンデンサＣ１１，Ｃ１２
が負荷としてみえてしまうためリセット状態へ戻る応答
がクリティカルとなり、高速変換動作を制限してしま
う。
れると、１ｓｔプリアンプ１３および２ｎｄプリアンプ
１４が大きく飽和してしまい、アンプモードからリセッ
トモードに移行したときの応答が遅くなる懸念がある。
特に２ｎｄプリアンプ１４は負荷がダイオード接続とな
り、オフセット電圧保持用のコンデンサＣ１１，Ｃ１２
が負荷としてみえてしまうためリセット状態へ戻る応答
がクリティカルとなり、高速変換動作を制限してしま
う。
【００４５】この点に鑑み、本実施形態に係る補間並列
型ＡＤ変換器においては、先述したように、１ｓｔプリ
アンプ１３に利得制限機能を持たせている。この利得制
限機能により、大振幅入力時においても、１ｓｔプリア
ンプ１３において信号振幅を制限することができるた
め、２ｎｄプリアンプ１４が飽和しないようにすること
ができる。
型ＡＤ変換器においては、先述したように、１ｓｔプリ
アンプ１３に利得制限機能を持たせている。この利得制
限機能により、大振幅入力時においても、１ｓｔプリア
ンプ１３において信号振幅を制限することができるた
め、２ｎｄプリアンプ１４が飽和しないようにすること
ができる。
【００４６】１ｓｔプリアンプ１３の入力段（１段目）
の差動アンプ１３１および次段（２段目）の出力アンプ
１３２の入出力特性を示すと図７のようなイメージであ
る。この入出力特性図において、実線が入力段の特性
を、点線が次段の特性をそれぞれ示している。この入出
力特性図から明らかなように、次段の出力アンプ１３２
の出力線形範囲が、入力段の差動アンプ１３１の出力線
形範囲よりも小さくなっている。この入出力特性によ
り、小振幅の信号については十分に増幅し、大振幅の信
号についてはその振幅を制限する処理が行われる。
の差動アンプ１３１および次段（２段目）の出力アンプ
１３２の入出力特性を示すと図７のようなイメージであ
る。この入出力特性図において、実線が入力段の特性
を、点線が次段の特性をそれぞれ示している。この入出
力特性図から明らかなように、次段の出力アンプ１３２
の出力線形範囲が、入力段の差動アンプ１３１の出力線
形範囲よりも小さくなっている。この入出力特性によ
り、小振幅の信号については十分に増幅し、大振幅の信
号についてはその振幅を制限する処理が行われる。
【００４７】上述したように、補間技術を用いることに
より、回路規模の増大を防ぐとともに、低消費電力にて
高速動作が可能な補間並列型ＡＤ変換器において、１ｓ
ｔプリアンプ１３の比較入力端をサンプルホールド回路
１１の出力端に直接接続した構成を採ることにより、チ
ョッパタイプのアンプを１ｓｔプリアンプに用いている
従来技術に比べて、１ｓｔプリアンプ１３とサンプルホ
ールド回路１１との間にコンデンサが介在していないた
め、サンプルホールド回路１１の負荷を大幅に少なくす
ることができる。
より、回路規模の増大を防ぐとともに、低消費電力にて
高速動作が可能な補間並列型ＡＤ変換器において、１ｓ
ｔプリアンプ１３の比較入力端をサンプルホールド回路
１１の出力端に直接接続した構成を採ることにより、チ
ョッパタイプのアンプを１ｓｔプリアンプに用いている
従来技術に比べて、１ｓｔプリアンプ１３とサンプルホ
ールド回路１１との間にコンデンサが介在していないた
め、サンプルホールド回路１１の負荷を大幅に少なくす
ることができる。
【００４８】これにより、サンプルホールド回路１１の
出力段に駆動能力の小さい回路構成のものを用いること
ができるため、当該サンプルホールド回路１１の消費電
力、ひいては本実施形態に係る補間並列型ＡＤ変換器全
体の消費電力を低減することができる。しかも、負荷が
軽くなることから、直線性の優れたサンプルホールド回
路１１が設計し易くなるため大変都合が良い。
出力段に駆動能力の小さい回路構成のものを用いること
ができるため、当該サンプルホールド回路１１の消費電
力、ひいては本実施形態に係る補間並列型ＡＤ変換器全
体の消費電力を低減することができる。しかも、負荷が
軽くなることから、直線性の優れたサンプルホールド回
路１１が設計し易くなるため大変都合が良い。
【００４９】また、本実施形態に係る補間並列型ＡＤ変
換器においては、１ｓｔプリアンプ１３がチョッパタイ
プでなくなることからオフセットキャンセル機能を失う
ことになるが、２ｎｄプリアンプ１４にオフセット圧縮
機能を持たせているため、耐オフセット性能を損なうこ
となく、低消費電力にてより高速な回路動作を実現でき
ることになる。
換器においては、１ｓｔプリアンプ１３がチョッパタイ
プでなくなることからオフセットキャンセル機能を失う
ことになるが、２ｎｄプリアンプ１４にオフセット圧縮
機能を持たせているため、耐オフセット性能を損なうこ
となく、低消費電力にてより高速な回路動作を実現でき
ることになる。
【００５０】なお、上記実施形態では、１ｓｔプリアン
プ１３の前段にサンプルホールド回路１１を持つ構成を
前提として説明したが、サンプルホールド回路１１は必
須のものではない。ただし、サンプルホールド回路１１
を持つとともに、特に当該サンプルホールド回路１１を
基準電圧発生回路１２、１ｓｔプリアンプ列１３、２ｎ
ｄプリアンプ列１４、ラッチ回路列１５およびエンコー
ド回路１６と同一の基板（チップ）上に集積した構成を
採る補間並列型ＡＤ変換器に本発明を適用することで、
サンプルホールド回路１１の出力段に駆動能力の低い回
路構成のものを用いることができるため、当該サンプル
ホールド回路１１での消費電力を低減できるという利点
がある。
プ１３の前段にサンプルホールド回路１１を持つ構成を
前提として説明したが、サンプルホールド回路１１は必
須のものではない。ただし、サンプルホールド回路１１
を持つとともに、特に当該サンプルホールド回路１１を
基準電圧発生回路１２、１ｓｔプリアンプ列１３、２ｎ
ｄプリアンプ列１４、ラッチ回路列１５およびエンコー
ド回路１６と同一の基板（チップ）上に集積した構成を
採る補間並列型ＡＤ変換器に本発明を適用することで、
サンプルホールド回路１１の出力段に駆動能力の低い回
路構成のものを用いることができるため、当該サンプル
ホールド回路１１での消費電力を低減できるという利点
がある。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
チョッパ用のサンプル容量が不用であることから、前段
の回路（例えば、サンプルホールド回路）の負荷を大幅
に低減可能となるため、消費電力を確実に低減できると
ともに、より高速な回路動作が可能な並列型ＡＤ変換器
を実現できる。
チョッパ用のサンプル容量が不用であることから、前段
の回路（例えば、サンプルホールド回路）の負荷を大幅
に低減可能となるため、消費電力を確実に低減できると
ともに、より高速な回路動作が可能な並列型ＡＤ変換器
を実現できる。
【図１】本発明の一実施形態に係る補間並列型ＡＤ変換
器の構成を示す回路ブロック図である。
器の構成を示す回路ブロック図である。
【図２】１ｓｔプリアンプの回路構成の一例を示す回路
図である。
図である。
【図３】２ｎｄプリアンプの回路構成の一例を示す回路
図である。
図である。
【図４】本実施形態に係る補間並列型ＡＤ変換器の回路
動作の説明に供するタイミングチャートである。
動作の説明に供するタイミングチャートである。
【図５】２ｎｄプリアンプのリセットモード時の等価回
路図である。
路図である。
【図６】２ｎｄプリアンプのアンプモード時の等価回路
図である。
図である。
【図７】１ｓｔプリアンプ１３の入力段および次段の入
出力特性図である。
出力特性図である。
【図８】並列型ＡＤ変換器の基本的な構成を示すブロッ
ク図である。
ク図である。
【図９】従来例に係る補間並列型ＡＤ変換器の構成を示
すブロック図である。
すブロック図である。
１１…サンプルホールド回路、１２…基準電圧発生回
路、１３…１ｓｔプリアンプ列、１４…２ｎｄプリアン
プ列、１５…ラッチ回路列、１６…エンコード回路
路、１３…１ｓｔプリアンプ列、１４…２ｎｄプリアン
プ列、１５…ラッチ回路列、１６…エンコード回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 竹田 仁
東京都品川区北品川６丁目７番35号 ソニ
ー株式会社内
Ｆターム(参考） 5J022 AA06 BA03 BA06 CA10 CB02
CD03 CE02 CE08 CF02 CF07
CG01
Claims (6)
- 【請求項１】 複数の基準電圧を発生する基準電圧発生
手段と、 比較入力端にアナログ信号が、基準入力端に前記基準電
圧発生回路で発生される前記複数の基準電圧中の対応す
る基準電圧がそれぞれ入力されるとともに、両入力端間
に所定周期の制御クロックによって開閉制御されるリセ
ットスイッチを有し、両入力端間の電位差を増幅する第
１の差動増幅回路が配列されてなる第１の増幅回路列
と、 前記第１の増幅回路列中の相隣り合う第１の差動増幅回
路の出力電圧間を補間して増幅する補間増幅回路と前記
第１の増幅回路列中の１つおきの第１の差動増幅回路の
出力電圧を増幅する第２の差動増幅回路とが交互に配列
されてなる第２の増幅回路列とを備え、 前記第２の増幅回路列中の補間増幅回路および第２の差
動増幅回路は、負荷トランジスタと、前記制御クロック
に同期して前記負荷トランジスタを選択的にダイオード
接続とするスイッチ手段と、前記負荷トランジスタがダ
イオード接続されたときの前記負荷トランジスタの電圧
を保持するコンデンサとを有することを特徴とする並列
型ＡＤ変換器。 - 【請求項２】 前記負荷トランジスタは、カスコード接
続のトランジスタからなり、 前記スイッチ手段は、前記制御クロックに同期して前記
負荷トランジスタをダイオード負荷とカスコード負荷と
に切り換えることを特徴とする請求項１記載の並列型Ａ
Ｄ変換器。 - 【請求項３】 前記第２の増幅回路列中の補間増幅回路
および第２の差動増幅回路は、折り返しのカスコードア
ンプで構成されていることを特徴とする請求項１記載の
並列型ＡＤ変換器。 - 【請求項４】 前記第１の差動増幅回路は２段の増幅段
を有し、２段目の増幅段の出力線形範囲が初段の増幅段
の出力線形範囲よりも小さいことを特徴とする請求項１
記載の並列型ＡＤ変換器。 - 【請求項５】 前記アナログ信号をサンプリングし、一
定期間ホールドしてそのホールド電圧を前記第１の差動
増幅回路の比較入力端に与えるサンプルホールド回路を
さらに備え、 前記スイッチ手段は、前記サンプルホールド回路のサン
プル期間に前記負荷トランジスタをダイオード接続とす
ることを特徴とする請求項１記載の並列型ＡＤ変換器。 - 【請求項６】 前記サンプルホールド回路は、前記基準
電圧発生手段、前記第１の増幅回路列および前記第２の
増幅回路列と共に同一の基板上に集積されていることを
特徴とする請求項５記載の並列型ＡＤ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002009515A JP3709846B2 (ja) | 2002-01-18 | 2002-01-18 | 並列型ａｄ変換器 |
| KR1020030002773A KR100940594B1 (ko) | 2002-01-18 | 2003-01-15 | 병렬형 아날로그 디지털 변환기 |
| US10/345,282 US6710734B2 (en) | 2002-01-18 | 2003-01-16 | Parallel AD converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002009515A JP3709846B2 (ja) | 2002-01-18 | 2002-01-18 | 並列型ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218697A true JP2003218697A (ja) | 2003-07-31 |
| JP3709846B2 JP3709846B2 (ja) | 2005-10-26 |
Family
ID=27647508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002009515A Expired - Fee Related JP3709846B2 (ja) | 2002-01-18 | 2002-01-18 | 並列型ａｄ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6710734B2 (ja) |
| JP (1) | JP3709846B2 (ja) |
| KR (1) | KR100940594B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061419B2 (en) | 2004-08-18 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | A/D converter and A/D converting system |
| JP2009130432A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Ltd | 半導体装置 |
| US7649486B2 (en) | 2007-07-10 | 2010-01-19 | Sony Corporation | Flash A/D converter |
| JP2010016737A (ja) * | 2008-07-07 | 2010-01-21 | Sony Corp | オフセット圧縮回路およびそれを用いたａｄ変換器 |
| JP2012105029A (ja) * | 2010-11-10 | 2012-05-31 | Nec Corp | アナログデジタル変換装置及びアナログデジタル変換方法 |
| JP2013162404A (ja) * | 2012-02-07 | 2013-08-19 | Toshiba Corp | 信号補間装置および並列型ａ／ｄ変換装置 |
| CN103688469A (zh) * | 2011-05-20 | 2014-03-26 | 德克萨斯仪器股份有限公司 | 使用非均匀量化执行数据转换的方法及装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831584B2 (en) * | 2002-09-03 | 2004-12-14 | Broadcom Corporation | High-speed low-distortion analog-to digital converter |
| US7199737B2 (en) * | 2004-06-02 | 2007-04-03 | Broadcom Corporation | Disconnecting a time discrete circuit from a track-and-hold circuit in track mode |
| US7233174B2 (en) * | 2004-07-19 | 2007-06-19 | Texas Instruments Incorporated | Dual polarity, high input voltage swing comparator using MOS input transistors |
| JP2007174288A (ja) * | 2005-12-22 | 2007-07-05 | Toshiba Corp | Ａ／ｄ変換器 |
| JP4836574B2 (ja) * | 2005-12-28 | 2011-12-14 | オンセミコンダクター・トレーディング・リミテッド | アナログデジタル変換器およびしきい値補正方法 |
| KR101228521B1 (ko) | 2006-02-28 | 2013-01-31 | 삼성전자주식회사 | 오프셋 제거형 프리 증폭회로 및 오프셋 조정방법 |
| DE102006054659B4 (de) * | 2006-11-17 | 2011-01-13 | Micronas Gmbh | Analog-Digital-Wandler mit einer Vorrichtung zur Spannungsinterpolation |
| US7696916B2 (en) * | 2007-09-13 | 2010-04-13 | Sony Corporation | Parallel type analog-to-digital conversion circuit, sampling circuit and comparison amplification circuit |
| KR101492875B1 (ko) | 2008-07-07 | 2015-02-12 | 삼성전자주식회사 | 감마 전압 컨트롤러, 이를 포함하는 계조 전압 제너레이터및 디스플레이 디바이스 |
| CN103066966B (zh) * | 2012-12-27 | 2015-06-17 | 成都锐成芯微科技有限责任公司 | 变共模宽电源范围的高速比较器 |
| US9245650B2 (en) * | 2013-03-15 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR102267237B1 (ko) | 2014-03-07 | 2021-06-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| CN113008385B (zh) | 2015-10-05 | 2023-04-07 | 海曼传感器有限责任公司 | 具有单片集成信号处理的高分辨率热电堆红外传感器阵列 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797631A (en) * | 1987-11-24 | 1989-01-10 | Texas Instruments Incorporated | Folded cascode amplifier with rail-to-rail common-mode range |
| GB9205727D0 (en) * | 1992-03-16 | 1992-04-29 | Sarnoff David Res Center | Averaging,flash analog to digital converter |
| US5600275A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS comparator with offset cancellation |
| US5877720A (en) * | 1997-05-30 | 1999-03-02 | Lucent Technologies, Inc. | Reconfigurable analog-to-digital converter |
| US5990814A (en) * | 1997-09-05 | 1999-11-23 | Cirrus Logic, Inc. | Method and circuit for calibration of flash analog to digital converters |
| US6081140A (en) * | 1998-02-06 | 2000-06-27 | Texas Instruments, Inc. | Control circuit with both positive and negative sensing |
| US6747892B2 (en) * | 2000-11-21 | 2004-06-08 | Sandisk Corporation | Sense amplifier for multilevel non-volatile integrated memory devices |
-
2002
- 2002-01-18 JP JP2002009515A patent/JP3709846B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-15 KR KR1020030002773A patent/KR100940594B1/ko not_active IP Right Cessation
- 2003-01-16 US US10/345,282 patent/US6710734B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061419B2 (en) | 2004-08-18 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | A/D converter and A/D converting system |
| US7649486B2 (en) | 2007-07-10 | 2010-01-19 | Sony Corporation | Flash A/D converter |
| JP2009130432A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Ltd | 半導体装置 |
| JP2010016737A (ja) * | 2008-07-07 | 2010-01-21 | Sony Corp | オフセット圧縮回路およびそれを用いたａｄ変換器 |
| JP2012105029A (ja) * | 2010-11-10 | 2012-05-31 | Nec Corp | アナログデジタル変換装置及びアナログデジタル変換方法 |
| CN103688469A (zh) * | 2011-05-20 | 2014-03-26 | 德克萨斯仪器股份有限公司 | 使用非均匀量化执行数据转换的方法及装置 |
| JP2013162404A (ja) * | 2012-02-07 | 2013-08-19 | Toshiba Corp | 信号補間装置および並列型ａ／ｄ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3709846B2 (ja) | 2005-10-26 |
| US20030169196A1 (en) | 2003-09-11 |
| KR100940594B1 (ko) | 2010-02-03 |
| US6710734B2 (en) | 2004-03-23 |
| KR20030063149A (ko) | 2003-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3709846B2 (ja) | 並列型ａｄ変換器 | |
| US7639073B2 (en) | Switched-capacitor amplifier with improved reset phase | |
| Fiorenza et al. | Comparator-based switched-capacitor circuits for scaled CMOS technologies | |
| US7511648B2 (en) | Integrating/SAR ADC and method with low integrator swing and low complexity | |
| JP4349445B2 (ja) | フラッシュ型ａｄ変換器 | |
| JP2006115003A (ja) | サンプルホールド回路およびそれを用いたパイプラインａｄ変換器 | |
| US7924206B2 (en) | Switched capacitor circuit and pipeline A/D converter | |
| JP3839027B2 (ja) | Ａｄ変換器 | |
| JP2523998B2 (ja) | コンパレ―タ | |
| JPH03157012A (ja) | 電圧比較器 | |
| JP3222276B2 (ja) | コンパレータ回路およびコンパレータ回路の制御方法 | |
| US7598896B2 (en) | A/D converter with noise cancel function | |
| WO2016203525A1 (ja) | 半導体装置 | |
| JP4255733B2 (ja) | コンパレータ、差動増幅器、２段増幅器及びアナログ／ディジタル変換器 | |
| JP3597812B2 (ja) | 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器 | |
| US7034737B1 (en) | Switched capacitor circuits | |
| JP2003218698A (ja) | 並列型ａｄ変換器 | |
| JP3932983B2 (ja) | 差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器 | |
| JP4391502B2 (ja) | 差動増幅器、２段増幅器及びアナログ／ディジタル変換器 | |
| US6950051B2 (en) | Analog-digital converter with pipeline folding scheme | |
| JP4961159B2 (ja) | 増幅回路及びその応用回路 | |
| JP2004312556A (ja) | 差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器 | |
| JPH11150454A (ja) | 全差動構成サンプル／ホールド比較回路 | |
| JP2012019346A (ja) | スイッチドキャパシタ増幅回路、パイプライン型ａｄ変換器、および信号処理システム | |
| JP4545116B2 (ja) | 電圧比較回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050714 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050719 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050801 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080819 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090819 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100819 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110819 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110819 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120819 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120819 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130819 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |