TWI723667B - 低電源雜訊的比較電路 - Google Patents

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Abstract

一種低電源雜訊的比較電路，包括一第一動態比較器、一第二動態比較器及一控制電路，該第一動態比較器是作為該第二動態比較器的前置放大器，該控制電路控制該第二動態比較器在該第一動態啟動一預設時間後啟動，以避免該第一及第二動態比較器同時被啟動而產生大電源雜訊。

Description

低電源雜訊的比較電路
本發明是有關一種比較電路，特別是關於一種低電源雜訊的比較電路。
比較器是常見的電子元件，在某些電路設計中，比較器具有相當重要的影響，例如在類比數位轉換器(Analog to Digital Converter; ADC) 中，比較器會影響ADC的準確性、速度及功耗(power consumption)。常見的比較器類型有靜態(static)比較器及動態(dynamic)比較器，由於靜態比較器具有靜態功耗，而動態比較器沒有，因此動態比較器較常被使用。動態比較器具有正回饋(positive feedback)，其增益(gain)G=exp(Δt/τm)隨時間呈指數增長，能輕易達成高增益，其中τm=C/gm為再生時間常數(regeneration time constant)，C為負載，gm為互導，而且動態比較器不具有靜態功耗，因此相較於靜態比較器，動態比較器具有低功耗和高增益。
在某些應用中，為了得到較高的增益或降低比較器的偏移電壓，會由多個比較器串接形成一比較電路，例如 2016年出版的期刊“Analog Integrated Circuits and Signal Processing”的第89卷第357-371頁的“A 70.7-dB SNDR 100-kS/s 14-b SAR ADC with attenuation capacitance calibration in 0.35-µm CMOS”提出的比較電路，該比較電路使用二個靜態比較器串接形成一前置放大器，此二個靜態比較器雖然增益都小於10，但其組合後可產生一高增益，例如每一級的靜態比較器的增益皆為6時，其組合可產生6×6=36的增益。
然而，當比較電路中的多個比較器同時被啟動時，在電源端及接地端上會有瞬間大電流，因而在電源端及接地端上產生較大的電源雜訊，電源雜訊會耦合到比較器的輸入端，使得比較電路產生錯誤判斷。因此，一種低電源雜訊的比較電路，乃為所冀。
本發明的目的，在於提出一種低電源雜訊的比較電路。
根據本發明，一種低電源雜訊的比較電路包括一第一動態比較器、一第二動態比較器、第一致能開關、一第二致能開關及一控制電路。該第一動態比較器比較一第一輸入信號及一第二輸入信號產生一第一輸出信號及一第二輸出信號。該第二動態比較器根據該第一輸出信號及該第二輸出信號產生一第一比較信號及一與該第一比較信號互補的第二比較信號。該第一及第二致能開關分別控制該第一及第二動態比較器的啟動或關閉。該控制電路在該第一動態比較器啟動一預設時間後，導通該第二致能開關以啟動該第二動態比較器。本發明的比較電路讓該第一及第二動態比較器在不同時間點被啟動，以降低電源雜訊。
在一實施例中，該控制電路可以在該第一動態比較器的增益等於或大於一預設值時，啟動該第二動態比較器，以避免該比較電路發生錯誤判斷。
圖1顯示傳統的動態比較器10，其比較輸入信號Vip及Vin產生互補的比較信號Vop及Von，即當信號Vop為“1”時，信號Von為“0”，相反的，當信號Vop為“0”時，信號Von為“1”。致能開關MS連接動態比較器10，用以控制動態比較器10的啟動或關閉。圖2顯示圖1的動態比較器10的實施例，當致能信號saen為“0”時，動態比較器10處於清除(reset)階段，此時不管輸入信號Vip及Vin為何，比較信號Vop及Von都會被預充到VDD的準位，其中VDD為動態比較器的電源電壓(supply voltage)。當致能信號saen為“1”時，致能開關MS導通以使電壓Vm=Vss，其中VSS為動態比較器的接地電壓，此時由電晶體M1及M2組成的差動輸入對會依據輸入信號Vip及Vin的大小決定電晶體M1或M2導通，若Vin>Vip，則電晶體M1導通使電晶體M1的汲極電壓Vx下降，在電晶體M3的閘源極電壓Vgs1因汲極電壓Vx下降而大於電晶體M3的臨界電壓(threshold voltage)Vth1時，電晶體M3導通使比較信號Von下降，最終比較信號Von=VSS而比較信號Vop=VDD。相反的，當致能信號saen為“1”且Vin>Vip時，比較信號Von=VDD而比較信號Vop=VSS。圖2的動態比較器10的電路及操作為已知技術，故於此不再詳述。
圖3顯示本發明的兩級管線(pipeline)式比較電路20，其包括動態比較器22及24、致能開關MS1及MS2及控制電路28。動態比較器22比較輸入信號Vip及Vin產生輸出信號Vop1及Von1，動態比較器24比較輸出信號Vop1及Von1產生比較信號Vop2及Von2，其中動態比較器22是作為前置放大器，動態比較器22及24的詳細電路可參照圖2的動態比較器10。在此實施例中，比較電路20是用動態比較器22及24來構成，因此不會有靜態功耗，相較於使用靜態比較器的習知技術，本發明的比較電路20的功耗較低。致能開關MS1及MS2分別連接動態比較器22及24，分別控制動態比較器22及24的啟動或關閉。致能開關MS1及MS2可以是但不限於MOSFET。
圖4用以說明本發明降低電源雜訊(supply noise)的方法，其中波形40為致能信號saen，波形44為致能信號saen2，波形46至波形52為電源雜訊。在圖3中，動態比較器22及24是連接同一個電源端(VDD)及同一個接地端(VSS)，因此當動態比較器22及24同時啟動或關閉時，電源端會有瞬間大電流，因而在電源端上產生較大的電源雜訊，如波形46的時間t3及t5所示，同理，也會有瞬間大電流流向接地端，因而在接地端上產生較大的電源雜訊，如波形50的時間t3及t5所示，電源雜訊會耦合到動態比較器22及24的輸入端，使得動態比較器產生錯誤判斷。在本發明的比較電路20中，利用一控制電路28來控制動態比較器24的啟動，使其在動態比較器22啟動一預設時間後啟動，如波形40的時間t3及波形44的時間t4所示，因此動態比較器22及24不會同時被啟動，故能降低電源雜訊，如波形48及52的時間t3及t4所示，相較於同時啟動動態比較器22及24的情況，本發明分開啟動的方法約可降低85%的電源雜訊。在時間t5時，致能信號saen變為低準位以關閉動態比較器22，而致能信號saen2會因邏輯閘284而延遲一個邏輯閘的延遲時間後才變為低準位，故能避免動態比較器22及24同時關閉以降低電源雜訊。
圖3的控制電路28包括一感測時間追蹤(sensing time tracking)電路282及一及閘284，感測時間追蹤電路282接收及延遲致能信號saen產生致能信號saen1，及閘284的二輸入端分別接收致能信號saen及saen1，並根據致能信號saen及saen1產生致能信號saen2來控制致能開關MS2的導通或關閉。圖3所示的控制電路28僅為本發明的其中一種實施例，本發明的控制電路28並不限於此架構。圖5顯示感測時間追蹤電路282的實施例，反相器Inv1接收致能信號saen，反相器Inv2的輸入端連接反相器Inv1的輸出端，電晶體M10及M12的控制端相連，電晶體M10的二端分別連接反相器Inv1的輸出端及電晶體M12的一端，電晶體M12的另一端接收電源電壓VDD，電晶體M11及M13的控制端相連且連接到電晶體M12的一端，電晶體M11的二端分別連接反相器Inv2的輸出端及電晶體M13的一端，電晶體M13的另一端接收電源電壓VDD，反相器Inv3的輸入端連接電晶體M12的一端，反相器Inv3的輸出端提供致能信號saen1。
此外，動態比較器的增益G=exp(Δt/τm)是隨時間增長，因此在動態比較器22啟動一預設時間後再啟動動態比較器24，可避免在動態比較器22的增益不足的情況下啟動動態比較器24，造成錯誤判斷。圖6顯示圖3中動態比較器22及24的輸出，其中波形60為致能開關MS1的控制端的電壓，波形62為動態比較器22的輸出信號Vop1，波形64為動態比較器22的輸出信號Von1，波形66為致能信號saen2，波形68為動態比較器24的比較信號Vop2，波形70為動態比較器24的輸出信號Von2。第一級(動態比較器22)的增益G1=exp(∆t1/τm1)可經由所設計的∆t1決定。在時間t6時，動態比較器22啟動，輸入的小信號Vip及Vin經由動態比較器22放大，感測時間追蹤電路282追蹤∆t1的時間後，在時間t7啟動動態比較器24，如波形66、68及70所示。本發明是在動態比較器22的增益G1等於或大於預設值後，才啟動動態比較器24，以避免錯誤判斷，動態比較器24的再生時間常數τm2較大，因此在啟動後可以很快的讓其增益G2達到預設值，使比較信號Vop2及Von2快速達到高準位或低準位狀態。
由於動態比較器22的再生時間常數τm1為預先設計的固定值，故能透過控制電路28來調整時間Δt1，以控制啟動動態比較器24時的增益G1。此外，感測時間追蹤電路282可以複製動態比較器22電晶體的尺寸(size)或其等效的再生時間常數τm1，使得感測時間追蹤電路282在不同的工藝角(process corner)都能讓動態比較器24在動態比較器22的增益G1達到預設值後才啟動，例如在tt工藝角(typical-typical corner)時，感測時間追蹤電路282在增益G1達到105時啟動動態比較器24，在ss工藝角(slow-slow corner)時，感測時間追蹤電路282在增益G1達到75時啟動動態比較器24。
以上對於本發明之較佳實施例所作的敘述係為闡明之目的，而無意限定本發明精確地為所揭露的形式，基於以上的教導或從本發明的實施例學習而作修改或變化是可能的，實施例係為解說本發明的原理以及讓熟習該項技術者以各種實施例利用本發明在實際應用上而選擇及敘述，本發明的技術思想企圖由之後的申請專利範圍及其均等來決定。
10:動態比較器
20:比較電路
22:動態比較器
24:動態比較器
28:控制電路
282:感測時間追蹤電路
284:及閘
40:致能信號saen的波形
44:致能信號saen2的波形
46:電源雜訊的波形
48:電源雜訊的波形
50:電源雜訊的波形
52:電源雜訊的波形
60:致能開關MS1的控制端的電壓的波形
62:輸出信號Vop1的波形
64:輸出信號Von1的波形
66:致能信號saen2的波形
68:比較信號Vop2的波形
70:比較信號Von2的波形
圖1顯示傳統的動態比較器。 圖2顯示圖1的動態比較器10的架構。 圖3顯示本發明的兩級管線式比較電路。 圖4用以說明本發明降低電源雜訊的方法。 圖5顯示感測時間追蹤電路的實施例。 圖6顯示圖3中二個動態比較器的輸出波形。
20:比較電路
22:動態比較器
24:動態比較器
28:控制電路
282:感測時間追蹤電路
284:及閘

Claims (6)

  1. 一種低電源雜訊的比較電路，用以比較一第一輸入信號及一第二輸入信號產生一第一比較信號及一與該第一比較信號互補的第二比較信號，該比較電路包括：一第一動態比較器，比較該第一輸入信號及該第二輸入信號產生一第一輸出信號及一第二輸出信號；一第二動態比較器，連接該第一動態比較器，根據該第一輸出信號及該第二輸出信號產生該第一比較信號及該第二比較信號；一第一致能開關，連接該第一動態比較器，控制該第一動態比較器的啟動或關閉；一第二致能開關，連接該第二動態比較器，控制該第二動態比較器的啟動或關閉；以及一控制電路，連接該第二致能開關的控制端，在該第一動態比較器啟動一預設時間後，導通該第二致能開關以啟動該第二動態比較器。
  2. 如請求項1的比較電路，其中該第一動態比較器啟動該預設時間後，該第一動態比較器的增益等於或大於一預設值。
  3. 如請求項1的比較電路，其中該控制電路包括：一感測時間追蹤電路，用以延遲一第一致能信號產生一第二致能信號，其中該第一致能信號是用以控制該第一致能開關的導通或關閉；以及一及閘，連接該感測時間追蹤電路及該第二致能開關，具有二輸入端分別接收該第一致能信號及該第二致能信號以及一輸出端提供一第三致能信號控制該第二致能開關的導通或關閉。
  4. 如請求項3的比較電路，其中該感測時間追蹤電路包括與該第一動態比較器的電晶體具有相同尺寸的電晶體。
  5. 如請求項3的比較電路，其中該感測時間追蹤電路具有一第一再生時間常數等效於該第一動態比較器的第二再生時間常數。
  6. 如請求項3的比較電路，其中該感測時間追蹤電路包括：一第一反相器，具有一第一輸入端及一第一輸出端，其中該第一輸入端接收該第一致能信號；一第二反相器，具有一第二輸入端及一第二輸出端，其中該第二輸入端連接該第一輸出端；一第一電晶體，具有一第一端、一第二端及一第一控制端，其中該第一端接收一電源電壓；一第二電晶體，具有一第三端、一第四端及一第二控制端，其中該第三端連接該第二端，該第四端連接該第一輸出端，該第二控制端連接該第一控制端；一第三電晶體，具有一第五端、一第六端及一第三控制端，其中該第五端接收該電源電壓，該第六端連接該第一控制端，該第三控制端連接該第二端；一第四電晶體，具有一第七端、一第八端及一第四控制端，其中該第七端連接該第六端，該第八端連接該第二輸出端，該第四控制端連接該第二端；以及一第三反相器，具有一第三輸入端及一第三輸出端，其中該第三輸入端連接該第二端，該第三輸出端提供該第二致能信號。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030063489A1 (en) * 2001-10-03 2003-04-03 Fujitsu Limited Semiconductor device with high speed latch operation
US20030235256A1 (en) * 2002-03-13 2003-12-25 Capofreddi Peter D. Method and apparatus for improving the performance of delta-sigma modulators
US20140132307A1 (en) * 2012-11-13 2014-05-15 University Of Macau Comparator and calibration thereof
US20170033775A1 (en) * 2015-07-27 2017-02-02 Qualcomm Incorporated Clock gating using a delay circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030063489A1 (en) * 2001-10-03 2003-04-03 Fujitsu Limited Semiconductor device with high speed latch operation
US20030235256A1 (en) * 2002-03-13 2003-12-25 Capofreddi Peter D. Method and apparatus for improving the performance of delta-sigma modulators
US20140132307A1 (en) * 2012-11-13 2014-05-15 University Of Macau Comparator and calibration thereof
US20170033775A1 (en) * 2015-07-27 2017-02-02 Qualcomm Incorporated Clock gating using a delay circuit

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