JPH05504871A - オフセットを相殺した高速比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 オフセットを相殺した高速比較器 発明の背景 本発明は一般的には比較器、さらに詳しく言えばオフセット相殺機能を持つ再生 ラッチを含む高速度比較器に関する。　“ 特定応用の集積回路（ＡＳＩＣ）産業において、全体のシステムまたはサブシス テムを１つの集積回路チップ上に集積することが好ましい。

そのような集積をすることによって経済性とそのシステムまたはサブシステムの 信頼性を向上させることができる。しかしながらこの集積を利用するためには、 すべてのシステム要素が同じ処理技術において形成されることが好ましい。

そのような集積は、例えばアナログとディジタルシステムの混成の場合において 、深刻な問題となる。

アナログとディジタルシステムを１つのチップの上に混成集積する１つの方法は チップのディジタル部分のだめの処理技術に加えて、アナログシステムのための 特殊の処理技術を利用することになる。

多くのＡＳ　ＩＣにおいて、チップ上のわずかな部分がアナログ回路のために用 いられている一方、チップしたがって例えばキャパシタの移植と２重ポリのよう な特殊なプロセス技術をディジタルプロセスの中にアナログプロセスモジュール を付加するために捧げることは非常に高価になる。この問題についての１つの解 決方法はディジタル処理プロセスの中にあるアナログ要素の設計をすることであ る。このアプローチにおいては典型的なディジタル技術における大きなオフセッ ト電圧と予想できない増幅率と良質なキャパシタが得られないことを克服するた めに最新の回路設計が必要となる。

ＡＳ　ＴＣチップ上のアナログ回路で比較器がしばしば用いられており、例えば それはアナログをディジタルに変換する変換器として用いられている。

したがって典型的なディジタル技術において、１つの比較回路の設計が可能であ るか可能性を検討することが望ましい。

ディジタル技術によって実施される、既に提案されている通常のある比較器は、 入力信号と参照信号との間の差の信号を増幅する信号を１つの開ループのオペレ ーション演算増幅器によって直線的に増幅する広帯域増幅器を用いている。

その広帯域増幅器は一つの高い増幅段または低い利得のステージの従属接続によ って実現されるであろう。

一段の高利得ステージが利用される場合においてはオフセット電圧およびスイッ チ雑音が、かなり存在することになる。低い利得のステージの従属接続が用いら れる場合においては、変換時間、電力消費、および領域がすべて増大させられる 。これに加えてステージ間の結合容量がリセットの時間に長い時間チャージする 必要があるから、ステージ間のインタフェースが問題になり、ディジタル過程に おけるゲート容量を実現することが困難になる。

必要とされる利得を減少させるために他の通常の方法は、一連の広帯域増幅器に 続くラッチを用いている。

このアプローチは必要とされる利得がかなり減少させられることを除いて、前述 した広帯域増幅器設計のすべての利点と欠点を引き継いでいる。

広帯域増幅回路実施上の開通を避けるための他のアプローチは、単に再生ラッチ を用いることにある。

高い分解のために前記ラッチのオフセットは相殺されていなければならない。そ のようなアプローチはＩＥＥＥのジャーナル　オブ　ソリッド・ステイト・サー キット　ｖｏｌ、２３．　ｎｏ、８．　１９Ｂ８年１２月、ｐｐ、１３７９−８ ５゜“】ＯＯＭＨ２のＣＭＯ５比較器”と題してジイーツロング　ウとブルー７ 　エイ、ウーリイ（Ｊｉｅｈ−ＴｓｏｒｎｇＮｕ、　ａｎｄ　Ｂ　ｒｕｃｅ＾、 　Ｗｏｏｌｅｙ）によって記述されている。

前記ジイーツロング　ウとブルー７　エイ、ウーリイによって記述されているラ ッチは、オフセット相殺技術の実施が不正確であることによる低い分解を持って 説明されるように、ラッチの再生段階におけるラッチの動作点は、クロックフィ ードスルーに従うリセットフェイス中のそれと僅かに異なっている。

したがって、リセットフェースにおいてオフセット電再生フェイスにおいては、 もはや相殺されない。

前述した比較器のためのアプローチは、十分に満足すべきものではない。したが って前述したすべての欠点を除去することができる比較器を提供することが望ま 再生う゛ツチのオフセットを相殺するために、正帰還の経路がリセットサイクル において切断される必要があり、このことは前記経路はＤＣ信号を消滅させてし まうことを意味する。

一つのアプローチは前記経路をクロックによってスイッチされるトランジスタを 用いて切断することである。

他のアプローチは、前記クロックによってスイッチされる負帰還経路を付加する ことである。

これは前述したジイーツロング　ウとブルー７　エイ。

ウーリイによって採用されたアプローチである。　・前述したように、このアプ ローチは、帰還が直流であるから、スイッチの期間に回路のバイアスをリセット から再生フェイスへシフトさせる。

したがって、リセットフェイスにおけるオフセット相殺の努力は再生フェイスに おいて全く無意味なものになるであろう。

本発明は再生ラッチにおけるオフセット相殺のために、全く異なったアプローチ を採用するものである。

この異なったアプローチにおいては、正帰還経路がリセットフェイスにおいて阻 止される。この異なるアプローチにおいて、正帰還経路は経路を遮断するとか、 あるいはスイッチを用いて負帰還経路を付加するとかではなくて、前記リセット 帰還中、スイッチを用いることによる負帰還によらないキャパシタ手段によって 、正帰還経路がリセットフェイスにおいて遮断される。

したがって、信号経路が遮断させられず、キャパシタはいかなるＤＣ信号をも阻 止している。このアプローチによれば、リセットフェイスにおけるバイアス条件 が、保存されるから同じオフセット相殺バイアス条件が、再生フェイスにおいて も持続する。このようにしてリセットフェイスにおいて完成させられたオフセッ ト相殺は、再生フェイスにおいても有効である。

本発明によるラッチの公的な実施例においては、入力段階と出力と出力再生段階 を含んでいる。リセットフェイスの間中、実質的な固定バイアスが出力段にそれ を低く保ち、ＤＣ信号の供給を除去するために印加される。実質的に固定された バイアスが、オフセット相殺のための出力段にもセットアツプされる。

本発明の一つの特徴は、完全な作動増幅器であって、第１と第２の入力と第１と 第２の出力を持つものを含む再生ラッチに向けられている。前記増幅器はリセッ トフェイスと再生フェイスとを持っている。

前記ラッチは更に、第１の出力を第１の入力に、Ｎ１の容量性の手段によって結 合するための第１のフィードバック経路と、第２の出力を第２の入力端子に第２ の容量性の手段によって結合する第２のフィードバック経路を含んでいる。前記 ２つの経路は、正帰還経路であって、各々は容量性手段を含んでいる。リセット フェイスにおいては、前記２つの容量性手段は、すべての直流電圧を阻止するこ とによって、前記増幅器のオフセットを再生フェイスにおいて相殺しており、正 帰還は前記ラッチの高速動作を可能にしている。

本発明の他の特徴によれば、第２の再生ラッチが前述した再生ラッチに付加され 、ここにおいて第２の再生ラッチは前記第１のラッチの出力から１つのディジタ ル出力を発生する。第２のラッチの負荷は準安定状態を減少させて、全体の利得 を増加させる。前記ラッチはパイプライン形比較器をともに形成する。

第２のラッチはその人力キャパシタンスを減少するために設計されている。

図面の簡単な説明 図ＩＡは、本発明の好適な実施例を図示するための比較器のブロックダイアグラ ムである。

図ＩＢは、図ＩＡのシステムの動作のためのブロック信号のタイミングダイアグ ラムである。

図ＩＣは、１ｍ１Ａに示されている２つのラッチのリセットと再生フェイスの相 対的なタイミングを図示した略図である。

図２は２図ＩＡの再生ラッチＳ１の回路の略図である。

図３は、図ＩＡと図５の再生ラッチＳ２の１つの実施形態を示す回路図である。

図４Ａは、図２のラッチのリセットフェイスを図示するための回路図である。

図４Ｂ、図４Ｃは、図２のラッチＳ１用のオフセット相殺を図示した回路である 。

図５は、図ＩＡのラッチＳ２の１つの具体例を示す略図である。

図６は、図２のラッチＳ１の再生フェイスを図示するための回路図である。

［！１７は、図ＩへのラッチＳ１のための変形例を示す回路図である。

図８Ａｉｔ、図ＩＡのラッチＳ１の人力トランジスタの断面図であって、本発明 の好適な実施形態のリセット層における図ＩへのラッチＳ２の入力トランジスタ の断面図である。

図８Ｂは、図８への人力トランジスタの動作を図示するための略図である。

発明の詳細な説明 図ＩＡは、本発明による比較器の好適な実施例を示すブロックダイアグラムであ る。比較器２０は２つの再生ラッチＳ１とＳ２とＲＳフリップフロップを含んで いる。２つのアナログ入力ｉｎ１．ｉｎ２は前記第１のラッチｓｌに印加され、 そのラッチは２つの入力信号の差を増幅して、２つの出力信号ｏｕｔｌｌ、ｑｕ ｔ１２を出力する。２つの出力信号ｏｕｔｌｌ、ｏｕｔ１２間の差は再び第２の ラッチｓ２により２つの出力ｏｕｔ２１．ｏｕｔ２２を提供するために増幅され 、それらは実質的にディジタル信号レベルとなっている。

ｓ２の２つの出力はＲＳフリップ７０ツブによって記録され、ＲＳフリップフロ ップは出力ｏｕｔ３１．ｏｕｔ３２を提供している。

図ＩＢは、２つのラッチｓｌ、ｓ２に供給される３つのクロック信号ファイ１か らファイ３のタイミング図であって図ＩＣはラッチｓｌ、ｓ２のリセットと再生 層、フェイスのダイアグラムであって、２つのラッチのための２つの層の相対タ イミングを示しており、そしてそれは図ＩＢのクロック信号との関係において示 されている。

当業者によく知られているように２つのラッチの１つのリセットをすることは他 のラッチの再生に影響を与えて、キックバック雑音と称する現象が現れる。クロ ック信号のファイ３をファイ１とファイ２に対して相対的に遅らせることによっ て、遅らせることによる２つのラッチのリセットフェイスの蓋なりを図ＩＣに示 している。これにより比較器２０において、完全に静かにするという異なったノ ードを許容している。

図２は、図ＩＡに示した再生ラッチＳ１の好ましい実施形態を示した回路図であ る。再生ラッチＳ１は、１つの人力段階と出力段階を含んでおり、ここにおいて 入力段階はトランジスタ５２，５４、そして出力段階はトランジスタ５６．５８ を含んでいる。

前記４つのトランジスタは４つのスイッチ６２から６８を介して接続される２つ のクロック信号、ファイ１、ファイ２により制御されている。

２つの入力ｉｎｌ、ｉｎ２はトランジスタ５２．５４のゲートにマルチプレクサ ７２．７４とキャノ〈シタ７６．７８を介しで結合されている。

トランジスタ５２．５４のドレインはフィートノイック経路の実質的にキャパシ タとして機能するトランジスタ８２．８４を介してトランジスタ５６．５８のゲ ートに接続されている。

図ＩＢΣよび図ＩＣに示されているように、Ｓｌのリセットフェイス帰還中にク ロック信号ファイ１はノ１イであって、クロック信号ファイ２はロウである。

マルチプレクサ７２．７４は人力信号ｊｎｌを阻止して、入力信号ｉｎ２をトラ ンジスタ５２．５４のゲートにキャパシタ７６．７８を介して供給する。

スイッチ６２から６８はすべてターンオンし、そのＭ果、図２の回路はｒｌ！Ｊ ４Ａに示されているものに減少させられる。図４Ｂ、図４０は図４Ａをｎ　ｍ　 ｏ　ｓ対５２゜５４と、ｐｍｏ　ｓ対５６．５８の各々のオフセット相殺を示す ための他の状態を示している。

図４Ｂはそのｎ　ｍ　ｏ　ｓ対５２．５４が、そのオフセット電圧がキャパシタ ７６．７８に蓄積されている間に、オートゼロの状態にさせられるかを図解して いる。

５２．５４の対に見られるように電流は前記対に電流源の対から供給されている 。前記対のオフセ−／　）電圧は圧縮される。したがって前記対は、−次の近似 でオフセットが相殺されている。前記対のオフセットをキャンセルしてオートゼ ロの状態を形成するために、ゲート電圧がＶＯｌだけ異なっており、そのような 差のゲート電圧はキャパシタ７６．７８に蓄積されている。

図４０はいかにしてｐ　ｍ　ｏ　ｓ対５６．５８のオフセットがバイアス手段８ ６によって相殺されるか、ということを示している。

前記対のオフセット電圧はｐｍｏ　ｓとｎｍｏｓ）ランジスタのトランスコンダ クタンス倍された、真正ｐｍｏｓのオフセット電圧に相当し、キャパシタ８２． ８４の下側の板に出力として現れる。

したがって、前記オフセット電圧は２つのキャノ（シタに蓄積され、そして完全 にｐ　ｍ　ｏ　ｓ対の関係において完全に除去される。キャパシタ８２．８４上 に蓄えられたオフセット電圧は直接的にトランジスタ５２，５４のゲートに蓄え られる。

その結果としてゲート電圧の不均衡がトランジスタ５２．５４に現れる。電圧の 不均衡は次の式で表される。

Ｖ　Ｏ３Ｗ　＝　Ｖ　６５・　（ｇ　ａｐ／　ｇ　、、）ここにおいてＶ。□は トランジスタ５２．５４における電圧の不均衡、Ｖ　ａｓは４つのトランジスタ ５２から５８のオフセット電圧、ｇａｐはトランジスタ５６．５８が飽和状態に あるときのトランスコンダクタンス、そしてｇ　１１１１はトランジスタ５２． ５４が飽和状態にあるときのトランスコンダクタンスである。

この電圧不均衡は、言い換えれば信号依存性の電荷注入および電流不均衡および コモンモード利得不均衡の原因となり、それは次式で表される。

Δｇ、、＝’ｃＶｏｓｗ　／　（Ｖｌ、、　−ＶＴｌｌ）　〕ｇｍ、＝　ＣＶｏ ｓ　（ｇ、ｐ／ｇ、、）／（Ｖ、−−ＶＴｌｌ）］　ｇ、、ここにおいてΔｇ　 ａｍはコモンモードの利得不均衡であり、Ｖ　ｇｓ＋＋はＮＭＯ３）ランジスタ ５２，５４のゲートからのソース電圧であり、ＶｒｗはＮＭＯ５）ランジスタ５ ２．５４のスレッシュホールド電圧である。

このことが高い分解を得るための主たる制限となっている。トランジスタ５２． ５４のゲートにコモンモード信号Ｖ−が印加されたときの等価の誤差は次のよう に規定されている。

Ｖ　、ｒｒｏｒ　＝　（Δｇ　、、、／　ｇ　ａｎ）　Ｖ　、。

＝　Ｖ　ａｓ　（ｇ　−ｐ／　ｇ　−、、）　・　Ｖ　、、／　（Ｖ　、、、− Ｖ　丁、）（ＶＣ，／　［Ｖｌ、、−ＶＴＷ］）≦１と仮定するならば、もっと も最悪の状態における誤差は次式で表される。

■＝、７゜、　≦　ｖ　Ｏｓ　（ｇ　、ｖ／　ｇ　、ｈ）　・　−一ラッチをリ セットするために図２に示されているラッチＳ１にクロック信号を供給する際の 前記信号に依存する電荷注入を相殺するために、スイッチ６２．６４はスイッチ ６６．６８が開かれる前にスイッチ６６゜６８の前に閉じられるべきである。

このようにして、スイッチ６２．６４の電荷注入ミスマツチは上ランジスタ５２ ，５４により増幅されて、キャパシタ８２，８４に蓄積される。

しかしながら、この相殺技術はラッチの回復時間より大きな再生時間を持ってい るような低速の応用であって、高い分解が望まれる場合にのみ魅力的である。

上記記述においてバイアス手段８６は入力段（トランジスタ５２．５４）の効果 を相殺するためのリセット帰還において、前記バイアス段８６はトランジスタ５ ６．５８のゲートに実質的に同じ電圧を供給する。

図２の設計およびつとウーリイの設計においては正帰還経路は各々直流阻止キャ パシタによって遮断されている。しかしながら両者の設計において、前記ＤＣ阻 止キャパシタを介してＡＣ信号が伝達するという問題が残されている。換言すれ ば、出力段（図２のトランジスタ、５６．５８参照）に何らの制限が無かったと したならば、ＡＣ信号は正帰還経路を通じて伝達され、オフセット相殺を不可能 にし、セツティング時間を極端に大きくするし、コンパレータの動作を遅くして しまう。

この問題を解決するたｔにつとウーリイによる設計においては帰還ループがＡＣ 信号を全体として抑圧するために、増幅の出力段をクランプするためにスイッチ を閉じることによってリセット帰還中、負帰還を加えるという構成になっている 。しかしながら、スイッチを閉じることによって増幅器の出力段をクランプする だめの負帰還経路を用いることによりつとウーリイは２つの問題を導入してしま っており、すなわち、その一つは出力段の下位ループ利得減少に原因してオフセ ット相殺が働くことであり、もう一つは負帰還経路のクランプはスイッチが開い ているときに多くの雑音を吹き込んでしまうことである。

これと対照的に図２に示されている本発明の具体例においては、トランジスタ５ ６．５８を含む出力段は外部の電圧源である電圧バイアス手段８６によって制約 されている。電源８６により供給される電圧が実質的に固定されているために、 トランジスタ５６．５８の人力ゲー°トの電圧もまた出力段増幅器をクランプす るために固定される。その結果としてＡＣ慣号は単に全体として抑圧されるであ ろう。ソース８６によって供給される固定電圧の他の機能は、前述したように再 生出力ステージを出力オフセットを相殺するように形成することである。図２に 示されている設計の利点は出力再生段のオフセットが完全に相殺されることであ り、キャパシタ８２．８４が出力段の電圧を蓄積するために、都合良く設けられ ていることである。

前述したように、ｎｍｏ　ｓの対５２．５４およびｐｍｏｓの対５６．５８は共 にオフセット電圧が相殺されて、オフセット電圧はキャパシタ７６．７８，８２ ゜８４に蓄積される。これによりトランジスタ５２−５８を含む完全な差動増幅 器はリセット帰還の終了時にバランスさせられている。図ＩＢと図ＩＣを参照す るとＳｌの再生フェイスに入ったときにクロック儒号ファイ１はロウになり、ク ロック借号ファイ２はハイとなる。

これによりスイッチ６２−６８は開放状態になる。マルチプレクサ７２．７４は 入力ｉｎｌをキャパシタ７６を介してトランジスタ５２のゲートに接続し、そし てキャパ“シタ７８を介して、人力ｉｎ２をトランジスタ５２のゲートに接続す る。これによりラッチｓ１は再生フェイスの間中、図６に示されている形状に簡 単化される。

図６に示されているように、トランジスタ５２から５８は２つの正帰還経路を持 つ、完全な差動増幅回路の形状となっている。１つの経路において人力ｉｎｌは 、（キャパシタとして働＜）トランジスタ８２によって出力ｏｕｔｐｕｔ１２に 接続されている。第２の経路において、人力ｉｎ２はトランジスタ８４　（キャ パシタとして機能する）を介して出力ｏｕｔｌｌに接続されている。したがって ２つのインプット間の不均衡はＳｌ中の差動増幅回路によって急激に増幅されて 出力段に現れる。なぜならば帰還経路はキャパシタ手段８２．’８４により結合 されており、ＤＣ慣号が阻止されているからである。さらに帰還経路中にスイッ チの代わりにキャパシタを用いることによって、ラッチの動作モードが、リセッ トから再生に移動したときに、ラッチＳ１の動作点は変化しないので、その結果 としてリセット段階において完成したオフセット相殺は、依然として有効であっ て、再生帰還中にも適用できる。

この点に奔いて、前述したラッチｓ１はつとウーリイによって、前述した文献に 記述されたものとは大変異なるものである。

ラッチＳ１の再生帯域はいかに速くラッチが飽和状態に達するかを規定するもの である。再生帯域幅は次式によって与えられる。

再生帯域幅”　（ｇ　−ｐ／　Ｃ、−ｔ−）＝（ｇ、、、／ｇ□）・　（ｇ、ｐ ／Ｃ，、ｔ、）ここにおいて％ｃｌａｔ＠は各々のＮＭＯ５）ランジスタ５２． ５４のゲート容量である。

したがって、次の式が成立する。

（Ｖ、、、、、／Ｖ、、）≦（ｇ　、ｐ／　ｇ　、、）この表現は次のように変 形することができる。

再生帯域幅≦（Ｖ　ａｒｒ、ｒ／　Ｖ　ａｓ）　・（ｇ−／　Ｃ、ａｔ−）Ｖ　 ＠ｒｒｏｒ　／　Ｖ　Ｏ５をオフセット圧縮比ｇ　ｓ＋＋／　Ｃｇａ　ｔ＊を入 力段帯域幅と定義することにより、 再生帯域幅は入力段の帯域幅のオフセット電圧圧縮率値することによって与えら れる。

したがって、オフセット電圧の圧縮は飽和に達するラッチの速度を直接的に減少 させる。

さらに、ｎ　ｍ　ｏ　ｓはｐｍｏ　ｓに対してｎ　ｍ　ｏ　ｓがより大きい帯域 幅を持つから入力段として選ばれる。

したがって、トランジスタ５２．５４は好ましくはｐｍｏｓ）ランジスタではな （ｎｍｏｓ）ランジスタが選ばれるべきである。

ステージＳ２はこれから図３から図５を参照して説明される。もし、１つのラッ チｓ１が比較器として用いられる場合においては、前記ラッチが準安定状態にあ りラッチの人力間の電圧にわずかな電圧差が存在しているにも係わらず、ラッチ ｓ１はバランスした状態に留まることがある。図Ｉ八に示されているラッチＳ２ は、この準安定状態を少なくするために用いられている。図５に示されているよ うに、ラッチｓ２には２つのインバータＬ１０．１１２、ここにおいて各々のイ ンバータは、他のインバータに接続点５２−１０１゜５２−１０２において供給 されている２つのインバータを含んでいる。２つのインバータは２つの接続点か ら供給される２つの電流源１１４，１１６により駆動されており、２つの電流源 によって供給される電流はラッチＳ１からの入力の関数となっている。ラッチＳ １からの出力ｏｕｔ１１．ｏｕｔ１２は図５に示されているＳ２の電流源１１４ ，１１６に供給されている。

したがって、ラッチｓ１の出力間のいかなる差もＳ２によって増幅され、インバ ータ１１２．１２４を介して、出力ｏｕｔ２１．ｏｕｔ２２として出力される。

図５に示されているラッテ２の１つの実施形態が図３に示されている。

図３に示されているように図５のインバータ１１２はトランジスタ１１２ａ、１ １２ｂを含んでおり、図５に示されているインバータ１１０は図３のトランジス タ１１°Ｑａ、１１０ｂを含んでいる。電流源１１４゜１１６は各々トランジス タを含んでおり、ｓ２からの出力信号ｏｕｔ１１．ｏｕｔ１２は図５に示されて いる２つのゲートに供給されている。インバ〜り１２２はトランジスタ１２２ａ 、１２２ｂを含んでおり、インバータ１２４はトランジスタ１２４ａ、１２４． ｂを、図３に示されているように含んでいる。トランジスタ１１０ａ、１１２ａ 、１１４．１１６のソースは接続点５２−５０３においてトランジスタ１３０の ドレインに接続されている。スイッチとして動作するトランジスタ１３２，１３ ４はトランジスタ１３０とともにクロック信号ファイ３によって制御されている 。

電力を節約するためにラッチｓ１には出力バッファが含まれておらず、ラッチｓ １の出力は直接的にラッチｓ２の人力トランジスタ（１１０ａ、１１２　ａ）を 駆動している。ラッチｓ２のためにラッチｓ１の再生の原則を極小にするために 低い入力キャパシタンスを持つことが望ましい。このことは図３に示す回路設計 によって実現できる。

図１８．図ＩＣに示されているように、ラッチｓ２のリセットフェイスにおいて クロック信号ファイ３はハイである。したがってトランジスタ１３０はオフであ り、トランジスタ１３２，１３４はオンである。

その結果、接続点５２−１０１，５２−１０２は接地点に引かれ、接続点５２− ５０３は接地点よりも上のスレッシュホールド電圧を越える１つの電圧に引き上 げられる。ここにおいて、スレッシュホールド電圧Ｖｔｐは、ｐ形のトランジス タ（１１０ａ、ｌ　１２　ａ。

１１４．１１６）のそれである。その結果として、インプット°トランジスタ１ １０ａ、１１２ａのソースとドレインジャンクションは逆方向にバイアスされ、 その結果として、２つの入力トランジスタのチャンネルには、キャリアが供給さ れないであろう。このことはｌｆｆ１８Ａ、図８Ｂにより詳細に示されている。

図８Ａはトランジスタ１１０ａ、１１２ａの断面図である。図８Ａに示されてい るように、２つのトランジスタのドレイン領域は、接続点５２−１０１，５２＝ １０２を介して接地点に接続されている。総数領域は、各々少なくとも、ある電 圧であってそれはトランジスタ１１０ａ、１１２ａのしきい値電圧だけ接地電圧 よりも高い。したがって人力トランジスタ１１０ａ。

１１２ａのドレインとソース領域の各々はｎ基盤の分だけ低く、その結果２つの トランジスタのチャンネルはデプリーション領域であって、キャリアが存在しな い。このような状況下において２つのトランジスタ１１０ａ、１１２ａの入力ト ランジスタ１１０ａ、１２０ａは、図８Ｂに示されているように、直列に接続さ れた２つのキャパシタと等価になるものであり、ここにおいて１つのキャパシタ はトランジスタのゲートのキャパシタンスと等価であり、他のキャパシタはｎ基 盤領域に形成されるデプリーション領域によって形成されるキャパシタンスの容 量に等価である。

図８に示されているように、直列に接続されている２ツノイヤバシタの結合容量 は、各々のトランジスタのゲートキャパシタンスよりも低くなる。したがって、 これによりラッチｓ２の入力キャパシタンスは減少させられる。

図ＩＣからラッチｓ２がリセット状態である間、ラッチＳ１は再生フェイスにあ ることがわかる。

したがって、ラッチｓ２の入力キャパシタンスはラッチｓ１が再生状態にあると きに減少させられ、このＳ２の低い入力キャパシタンスがｓｌの再生を加速する 。

ラッチｓ２の再生フェイスの間中、クロック信号、ファイ３はロウであるから、 トランジスタ１３０はオンされ１．１３２，１３４はオフされる。

その結果接続点５２〜５０３はレール電圧（例えば５Ｖ）に充電させられ、そし て接続点５２−１０１．５２−１０２は相補的なディジタルレベルに別れ、その 極性はトランジスタ１１４，１１６のゲートに接続される入力信号に依存する。

換言すれば、ラッチｓ２はトランジスタ１１４，１１６のゲートに加えられる人 力信号の差を急激に増幅し、２つの出力信号ｏｕｔ２１．ｏｕｔ２２をｓ２′′ −の人力信号の極性に依存する相補的なディジタルレベルで供給する。

前述したラッチＳ２の回路設計はニカワ氏によって“ＣＭＯ３８ビツト　ハイス ピード　Ａ／Ｄ　変換器ＩＣ”と題して、ＩＥＥＥの固体回路ジャーナル、Ｖｏ ｌ、５Ｃ−２０，Ｎｏ、３．　ｐｐ、７７５−７７９．１９８５年６月に示され たものの改良である。ニカワ氏によって記述されているラッチでは、入力トラン ジスタはラッチの出力にスイッチを介して接続され、そのスイッチはリセットフ ェイス中、開かれているものである。入力トランジスタのトランジスタチャンネ ルはリセットフェイスにおいて存在するものであるから、ニカワ氏によって記述 されたラッチにおける入力キャパシタンスは、リセットフェイスにおいて減少さ せられない。このようにして、ニカワ氏によって記述されたラッチは、スイッチ によりフィードバック経路を遮断することによってリセットされる。図３の回路 設計において、フィードバックは破壊されない。その代わりその人力キャパシタ ンスを減少するために、リセットの帰還中にラッチに印加される電力が遮断され る。

図７は図ＩＡのラッチの他の形態の実施例を図示した回路図である。図７に示さ れている回路は図２のそれと比較して、図７の回路が図２のものに比較して。

より広い領域における電圧が要求されているという点で異なる。理解を容易にす るために、同一の素子は図において同じ番号を付しである。

本発明についての説明は具体的な構成と回路について行われたが本発明の範囲内 で種々の変形が可能であり、発明の範囲は添付の特許請求の範囲の記述によって のみ規定されるものである。

ＦＩＧ＝２゜ ＦＩＧ、ｊ。

ＦＩＧ、５゜ Ｖ８１ＡＳ（８６） ＦＩＧ、−４８，ＦＩＧ、ＪＣ。

ｐｈｉｌ　ｐｈｉ２ ＦＩＧ、ｊ。

補正書の翻訳文提出書（特許法第１８４条の８）平成４年　４月２８日ｌ

Claims (21)

【特許請求の範囲】
1. １．再生ラッチであって、 第１および第２の入力端と第１および第２の出力端を持ち、増幅器はりセットお よび再生フェイスをもつ完全な差動増幅器と、 第１の出力を第１の入力に第１の容量手段によって結合する、第１のフィードバ ック経路と、第２のフィードバック経路であって、第２の出力を第２の入力に、 第２の容量性手段を介して結合するものであり、前記２つの経路は正帰還経路で あって、リセットフェイスにおいて２つの容量性手段は、全てのＤＣ電圧を阻止 し、これにより増幅器のオフセット電圧の相殺を実現し、そして再生のフェイス においては２つの正帰還経路が前記増幅器を飽和状態に駆動する再生ラッチ。
2. ２．前記ラッチは入力段と，再生段である出力段を持ち、前記ラッチは更に前記 出力段をオフセットの相殺を完成させるために、クランプし、リセットフェイス の間，前記出力段を固定バイアスする手段を含む請求項１記載の再生ラッチ。
3. ３．前記出力段は２つのＭＯＳトランジスタを含み、ここにおいて前記実質的に 固定されたバイアスが、前記ＭＯＳトランジスタのゲートに供給される請求項２ 記載の再生ラッチ。
4. ４．前記ラッチはオフセット圧縮率と入力の帯域幅を持っている請求項２記載の 再生ラッチ。
5. ５．前記ラッチは、オフセット圧縮率と入力段の帯域幅の積で与えられる、再生 帯域幅をもっている請求項４記載の再生ラッチ。
6. ６．前記入力段は１対のｎｍｏｓトランジスタを持っている請求項２記載の再生 ラッチ。
7. ７．出力再生段は１対のｐｍｏｓトランジスタで構成されている請求項２記載の 再生ラッチ。
8. ８．入力段階のオフセットを相殺するために、リセットフェイスの間中、対のｐ ｍｏＳトランジスタのゲートに実質的に同じ電圧を供給する手段を、さらに含む 請求項７記載の再生ラッチ。
9. ９．前記入力段は、１対のｎｍｏｓトランジスタと前記出力再生段は１対のｐｍ ｏｓトランジスタを含み、ここにおいて４つのトランジスタはオフセット電圧Ｖ ｏｓを持ち、前記ｎｍｏＳトランジスタは、トランスコンダクタンスｇｍｎをそ の飽和状態において持ち、そして前記ｐｍｏｓトランジスタはトランスコンダク タンスｇｍｐをその飽和状態に持ち、ここにおいてラッチは分解は最も悪い状況 においてＶｏｓ（ｇｍｐ／ｇｍｎ）で与えられる請求項７記載の再生ラッチ。
10. １０．パイプライン形の比較器であって、（ａ）第１の再生ラッチは： 第１と第２の入力と第１と第２の出力を持ち、リセットフェイスと再生フェイス を持つ完全な差動増幅器と、 第１の出力を第２の入力に第１の容量性結合手段を介して結合する第１のフィー ドバック経路と、そして第２の出力を第２の入力に第２の容量性結合手段を介し て接続する第２のフィードバック経路と、を含み、 前記２つの経路は正帰還回路であって、リセットフェイスにおいて２つの容量性 手段は全てのＤＣ電圧をブロックすることによって、増幅器のオフセット相殺を 可能にし、そして再生フェイスにおいては２つの正帰還経路は２つの増幅器を飽 和状態に駆動ずる（ｂ）第２の再生ラッチは、前記第１のラッチの出力にディジ タル出力を発生させるものであるパイプライン形の比較器。
11. １１．前記第２のラッチは、 インバータであって、各々のインバータの出力は他のインバータの入力に帰還さ れている第１および第２のインバータと、 第１の電流源で、第１のインバータの入力に電流を供給するものであり、前記第 １の電流源は前記第１のラッチ中の増幅器の第１の出力に実質的に電流を供給す る第１の電流源と、 第２の電流源で、第２のインバータの入力に電流を供給するものであり、前記第 ２の電流源は前記第１のラッチ中の増幅器の第１の出力に実質的に電流を供給す る第２の電流源と、 前記第２のラッチが前記第１のラッチにより直接駆動され、 前記２つのインバータの２つの出力は比較器のディジタル出力を提供するもので ある 請求項１０記載の比較器。
12. １２．比較器であって、 各々のインバータはインバータに電力を供給する電力供給手段を含み、 前記第２のラッチはリセットフェイスと再生フェイスを持うており、 前記比較器はさらにインバータヘの電力供給手段をオフするスイッチを含み、 それはインバータヘの電力供給手段をスイッチオフするためのものであり、第２ のラッチのりセットフェイスの間に各々のインバータの出力を他のインバータの 入力への帰還をスイッチオフすることにより、第２のラッチの入力容量を減少さ せ、前記第１のラッチの再生期間の間に前記第１のラッチをロードする請求項１ １記載の比較器。
13. １３．コンパレータの出力をドライブするために、前記第１と第２のインバータ の出力に応答する第３と第４のインバータをさらに含む、 請求項１１記載の比較器。
14. １４．比較器であって、前記第１のラッチは入力ステージと出力再生ステージを 持ち、前記第１のラッチはさらに実質的に固定バイアスをリセットフェイスにお いて、オフセット相殺を完成するために出力段をクランプする固定バイアスを供 給する手段を含む請求項１０記載の比較器。
15. １５．比較器において、前記出力段階は２つのＭＯＳＦＥＴを含み、 前記ＭＯＳＦＥＴのゲートに固定バイアスを供給する手段を生む 請求項１４記載の比較器。
16. １６．比較器であって、前記第１のラッチはオフセット圧縮比と入力段帯域幅を 持つ 請求項１４記載の比較器。
17. １７．比較器において、前記第１のラッチは再生帯域幅を持ち、それはオフセッ ト圧縮比と入力帯域幅の積で与えられる値を持つものである 請求項１６記載の比較器。
18. １８．比較器であって、前記入力段は１対のｎｍｏＳトランジスタを含んでいる 請求項１４記載の比較器。
19. １９．比較器であって、ここにおいて前記再生段は、１対のｐｍｏｓトランジス タを含む 請求項１４記載の比較器。
20. ２０．比較器において、さらに実質的に同じ電圧を１対のｐｍｏｓトランジスタ のゲートに入力段階のオフセットを相殺するためにリセットフェイスにおいて印 加する 請求項１９記載の比較器。
21. ２１．比較器において、入力段階は１対のｎｍｏｓトランジスタをそして出力段 階は１対のｐｍｏｓトランジスタを持ち、ここにおいて４つのトランジスタはオ フセット電圧Ｖｏｓを持ち、前記ｎｍｏｓトランジスタはトランスコンダクタン スｇｍｎを飽和状態において持ち、前記ｐｍｏｓトランジスタはトランスコンダ クタンスｇｍｐを飽和状態において持ち、そしてここにおいて第１のラッチはそ の解像力は最も悪い場合においてＶｏｓ（ｇｍｎ／ｇｍｐ）によって与えられる 請求項１４記載の比較器。