KR20030019069A

KR20030019069A - 증폭 회로

Info

Publication number: KR20030019069A
Application number: KR1020020016729A
Authority: KR
Inventors: 나카나오아키; 나카모토준코; 치아오얀얀
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-08-30
Filing date: 2002-03-27
Publication date: 2003-03-06
Also published as: US20030042973A1; KR100743004B1; JP2003078367A; TWI256768B; US6636109B2

Abstract

본 발명은, 입력 신호의 진폭 크기에 상관없이, 일정한 진폭을 갖는 출력 전압을 출력할 수 있는 증폭 회로를 제공하는 것을 목적으로 한다.

본 발명의 증폭 회로는, 게이트에 정논리 입력 신호 또는 참조 전위를 입력하기 위한 제1 입력 단자가 접속되고, 드레인에 제1 부하가 접속되는 제1 MOS 트랜지스터(102a)와, 게이트에 정논리 입력 신호와 차동 입력 신호를 구성하는 부논리 입력 신호 또는 참조 전위를 입력하기 위한 제2 입력 단자가 접속되며, 드레인에 출력 단자 및 제2 부하가 접속되고, 제1 MOS 트랜지스터와 쌍을 이루는 제2 MOS 트랜지스터(102b)와, 제1 및 제2 MOS 트랜지스터의 소스가 접속되며, 제1 및 제2 입력 단자간의 전압차가 소정 범위일 때에는 정전류를 공급하고, 소정 범위 밖일 때에는 공급하는 전류를 변화시키는 전류원(320)을 갖는다.

Description

증폭 회로{AMPLIFICATION CIRCUIT}

본 발명은 증폭 회로에 관한 것으로, 제1 및 제2 입력 단자에 입력되는 전압에 따른 전압을 출력 단자로부터 출력하는 증폭 회로에 관한 것이다.

도 7(a)는 종래 기술에 따른 연산 증폭기의 회로를 나타낸 것이다.

N 채널 MOS(metal-oxide-semiconductor) 트랜지스터(702a)는, 게이트가 정논리 입력 단자(IN)에 접속되고, 소스가 정전류원(703)의 한쪽 단부에 접속되며, 드레인이 부하(701a)의 한쪽 단부에 접속된다. 정전류원(703)의 다른 쪽 단부는 접지 전위에 접속된다. 부하(701a)의 다른 쪽 단부는 정의 전원 전위(Vdd)에 접속된다.

N 채널 MOS 트랜지스터(702b)는, 게이트가 부논리 입력 단자(XIN)에 접속되고, 소스가 정전류원(703)의 상기 한쪽 단부에 접속되며, 드레인이 출력 단자(OUT) 및 부하(701b)의 한쪽 단부에 접속된다. 부하(701b)의 다른 쪽 단부는 전원 전위(Vdd)에 접속된다.

정논리 입력 단자(IN)에 입력되는 정논리 입력 신호(Vin) 및 부논리 입력 단자(XIN)에 입력되는 부논리 입력 신호(Vxin)는, 서로 차동 신호를 구성한다. 즉, 양 신호는 서로 논리가 반대로 되는 신호이다.

도 7(b)는 도 7(a)의 연산 증폭기의 동작을 나타낸 그래프이다. 횡축은 차동 전압(Vin-Vxin)을 나타내고, 종축은 전류(Isrc, Iout) 및 전압(Vout)을 나타낸다. 전류(Isrc)는 전류원(703)을 흐르는 전류로서, 차동 전압(Vin-Vxin)에 관계없이 일정하다. 전류(Iout)는 부하(701b)를 흐르는 전류로서, 소정 범위에서 차동 전압(Vin-Vxin)에 따라 선형적으로(linearly) 변화된다. 출력 전압(Vout)은 출력 단자(OUT)의 전압이다. 부하(701b)의 저항값을 R로 나타내면, 출력 전압(Vout)은 수학식 1으로 표시된다.

도 8은 종래 기술에 따른 다른 연산 증폭기의 회로를 나타낸 것이다. 이 연산 증폭기는, 도 7(a)의 부하(701a, 701b) 대신에 P 채널 MOS 트랜지스터(801a,801b)를 설치함으로써, 출력 전압(Vout)의 이득을 크게 할 수 있다. P 채널 MOS 트랜지스터(801a)는, 소스가 전원 전위(Vdd)에 접속되고, 드레인이 N 채널 MOS 트랜지스터(702a)의 드레인에 접속된다. P 채널 MOS 트랜지스터(801b)는, 소스가 전원 전위(Vdd)에 접속되고, 드레인이 N 채널 MOS 트랜지스터(702b)의 드레인에 접속된다. 트랜지스터(801a, 801b)의 게이트는 트랜지스터(702a)의 드레인에 접속된다.

예컨대, 정논리 입력 신호(Vin)가 커지게 되면, 트랜지스터(801a)에 흐르는 전류가 증가하고, 트랜지스터(702a)의 드레인의 전압이 내려간다. 그러면, 트랜지스터(801a)의 게이트 전압이 내려가고, 트랜지스터(801a)에 흐르는 전류가 보다 증가한다. 그 결과, 트랜지스터(801b)에 흐르는 전류가 감소하고, 출력 단자(OUT)의 출력 전압이 보다 상승하여 큰 이득을 얻을 수 있다.

도 9는 종래 기술에 따른 또 다른 연산 증폭기의 회로를 나타낸 것이다. 이 연산 증폭기는, 도 7(a)의 연산 증폭기의 전류원(703) 대신에 N 채널 MOS 트랜지스터(901)를 설치함으로써, 출력 전압(Vout)의 이득을 크게 할 수 있다. 트랜지스터(901)는, 게이트가 트랜지스터(702a)의 드레인에 접속되고, 소스가 접지 전위에 접속되며, 드레인이 트랜지스터(702a, 702b)의 소스에 접속된다.

예컨대, 정논리 입력 신호(Vin)가 커지게 되면, 트랜지스터(702a)에 흐르는 전류가 증대하고, 트랜지스터(702a)의 드레인의 전압이 내려간다. 그러면, 트랜지스터(901)의 게이트 전압이 내려가고, 트랜지스터(901)에 흐르는 전류가 감소한다. 그 결과, 트랜지스터(702b)에 흐르는 전류도 감소하고, 출력 단자(OUT)의 출력 전압(Vout)이 상승하여 큰 이득을 얻을 수 있다.

소진폭 입력 회로는, 상기와 같은 연산 증폭기를 사용하여, 외부로부터의 신호를 입력받아 증폭한다. 소진폭 입력 회로에는, 데이터 및 클록을 동시에 입력받는 것이 있다.

그러나, 도 10에 도시된 바와 같이, 클록(1001)은 데이터(1002)에 비하여 주파수가 높기 때문에, 신호 전파에 의해 신호 파형이 변형되면, 신호 진폭이 작아져 버린다. 예컨대, 클록(1001)은 로우 레벨(low level)이 1V 이고, 하이 레벨(high level)이 2V 인 2진 논리 신호(binary logic signal)이고, 데이터(1002)는 로우 레벨이 0V 이고, 하이 레벨이 3.3V 인 2진 논리 신호이다.

이 경우, 클록(1001) 및 데이터(1002)가 시각 t1에서 동시에 하강을 시작하여도, 클록(1001)과 데이터(1002) 사이에서는 지연 시간(Td)이 생겨 버린다. 즉, 클록(1001) 및 데이터(1002)의 진폭이 다르면, 클록(1001) 및 데이터(1002) 사이에 지연 시간(Td)이 생겨 버린다. 또한, 신호의 진폭 크기에 따라, 지연 시간(Td)이 변화해 버리는 문제가 있다.

도 7(b)에 도시한 바와 같이, 상기 연산 증폭기는 0 ∼ Vdd [V] 범위의 출력 전압(Vout)을 출력할 수 있다. 입력 신호(Vin, Vxin)의 진폭이 작으면 출력 전압(Vout)의 진폭도 작아지고, 입력 신호(Vin, Vxin)의 진폭이 크면 출력 전압(Vout)의 진폭도 커진다. 입력 신호(Vin, Vxin)의 진폭에 따라, 도 10에 도시된 바와 같이, 1 ∼ 2 V의 신호(1001)를 출력하거나, 0∼3.3 V의 신호(1002)를 출력하거나 한다.

본 발명의 목적은, 입력 신호의 진폭 크기에 상관없이, 일정한 진폭을 갖는 출력 전압을 출력할 수 있는 증폭 회로를 제공하는 것이다.

도 1(a) 및 도 1(b)는 본 발명의 제1 실시예에 따른 연산 증폭기의 구성 및 특성을 나타낸 도면.

도 2(a) 및 도 2(b)는 본 발명의 제2 실시예에 따른 연산 증폭기의 구성 및 특성을 나타낸 도면.

도 3(a) 및 도 3(b)는 본 발명의 제3 실시예에 따른 연산 증폭기의 구성 및 특성을 나타낸 도면.

도 4(a) 및 도 4(b)는 오프셋을 갖게 한 연산 증폭기의 구성을 나타낸 도면.

도 5는 본 발명의 제4 실시예에 따른 연산 증폭기의 구성을 나타낸 도면.

도 6은 본 발명의 제5 및 제6 실시예에 따른 연산 증폭기의 구성을 나타낸 도면.

도 7(a) 및 도 7(b)는 종래 기술에 따른 연산 증폭기의 구성 및 특성을 나타낸 도면.

도 8은 종래 기술에 따른 다른 연산 증폭기의 구성을 나타낸 도면.

도 9는 종래 기술에 따른 또 다른 연산 증폭기의 구성을 나타낸 도면.

도 10은 진폭이 다른 클록 및 데이터의 파형을 나타낸 도면.

〈도면의 주요부분에 대한 부호의 설명〉

101a, 101b, 201, 401a, 401b, 501a, 501b, 601, 701a, 701b : 부하

102a, 102b, 301∼303, 402a, 402b, 702a, 702b : N 채널 MOS 트랜지스터

103, 320, 403, 503, 703 : 전류원

104, 504 : 연산 증폭기

312, 313 : 연산 증폭기

404 : 저항

502a, 502b, 801a, 801b : P 채널 MOS 트랜지스터

901 : N 채널 MOS 트랜지스터

1001 : 클록

1002 : 데이터

본 발명의 일 측면에 따르면, 게이트에 정논리 입력 신호 또는 참조 전위를 입력하기 위한 제1 입력 단자가 접속되고, 드레인에 제1 부하가 접속되는 제1 MOS 트랜지스터와, 게이트에 상기 정논리 입력 신호와 차동 입력 신호를 구성하는 부논리 입력 신호 또는 참조 전위를 입력하기 위한 제2 입력 단자가 접속되며, 드레인에 출력 단자 및 제2 부하가 접속되고, 상기 제1 MOS 트랜지스터와 쌍을 이루는 제2 MOS 트랜지스터와, 상기 제1 및 제2 MOS 트랜지스터의 소스가 접속되며, 상기 제1 및 제2 입력 단자간의 전압차가 소정 범위일 때에는 상기 제1 및/또는 제2 부하에 정전류를 공급하고, 소정 범위 밖일 때에는 상기 제1 및/또는 제2 부하에 공급하는 전류를 변화시키는 전류원을 포함하는 증폭 회로가 제공된다.

전류원은, 제1 및 제2 입력 단자간의 전압차가 소정 범위일 때에는 상기 제1 및/또는 제2 부하에 정전류를 공급하고, 소정 범위 밖일 때에는 제1 및/또는 제2 부하에 공급하는 전류를 변화시킴으로써 소정 범위 밖에서는 출력 단자의 전압을 일정값으로 억제할 수 있다. 이 결과, 입력 신호의 진폭이 클 때에는 그 진폭을 억제하여 항상 동일한 진폭을 갖는 출력 신호를 출력할 수 있다. 출력 신호의 진폭을 일정하게 하면, 신호간의 지연 시간을 없애거나, 지연 시간을 일정하게 유지할 수 있다.

(제1 실시예)

도 1(a)는 본 발명의 제1 실시예에 따른 연산 증폭기(증폭 회로)의 구성을 나타낸 것이다.

N 채널 MOS(metal-oxide-semiconductor) 트랜지스터(102a)는, 게이트가 정논리 입력 단자(IN)에 접속되고, 소스가 전류원(103)의 한쪽 단부에 접속되며, 드레인이 부하(101a)의 한쪽 단부에 접속된다. 전류원(103)의 다른 쪽 단부는 접지 전위에 접속된다. 부하(101a)의 다른 쪽 단부는 정의 전원 전위(Vdd)에 접속된다. 전원 전위(Vdd)는 접지 전위보다도 높다.

N 채널 MOS 트랜지스터(102b)는, 게이트가 부논리 입력 단자(XIN)에 접속되고, 소스가 전류원(103)의 상기 한쪽 단부에 접속되며, 드레인이 출력 단자(OUT) 및 부하(101b)의 한쪽 단부에 접속된다. 부하(101b)의 다른 쪽 단부는 전원 전위(Vdd)에 접속된다.

정논리 입력 단자(IN)에 입력되는 정논리 입력 신호(Vin) 및 부논리 입력 단자(XIN)에 입력되는 부논리 입력 신호(Vxin)는 서로 차동 신호를 구성한다. 즉, 양 신호는 서로 논리가 반대로 되는 신호이다.

트랜지스터(102a, 102b)는 쌍을 이루고 있고, 부하(101a, 101b)도 쌍을 이루고 있다. 부하(101a, 101b)는 예컨대 저항이며, MOS 트랜지스터를 이용하여 저항을 구성하여도 좋다.

전류원(103)은, 연산 증폭기(104)의 출력에 따라, 공급하는 전류가 변화되는 가변 전류원이다. 연산 증폭기(104)는, 제1 입력이 상기 정논리 입력 단자(IN)에접속되고, 제2 입력이 상기 부논리 입력 단자(XIN)에 접속되며, 정논리 입력 신호(Vin) 및 부논리 입력 신호(Vxin)의 차분에 따른 전압을 출력한다.

도 1(b)는 도 1(a)의 연산 증폭기의 동작을 나타낸 그래프이다. 횡축은 차동 전압(Vin-Vxin)을 나타내고, 종축은 전류(Isrc, Iout) 및 전압(Vout)을 나타낸다. 전류(Isrc)는 전류원(103)을 흐르는 전류이다. 전류(Iout)는 부하(101b)를 흐르는 전류이다. 출력 전압(Vout)은 출력 단자(OUT)의 전압이다. 부하(101b)의 저항값을 R로 나타내면, 출력 전압(Vout)은 수학식 2로 표시되고, 정논리 입력 신호(Vin)와 동일한 논리의 신호가 된다.

도 7(b)에 도시된 바와 같이, 전류(Isrc)가 일정한 경우에는, 전류(Iout)는, 차동 전압(Vin-Vxin)이 소정 범위내일 때, 차동 전압(Vin-Vxin)에 따라 선형적으로 변화된다.

본 실시예에서는, 차동 전압(Vin-Vxin)이 부의 임계값(-Vth[V])보다도 작을 때에는, 전류(Iout)가 일정값으로 되도록 전류(Isrc)를 제어한다. 즉, 전류(Isrc)는, 차동 전압(Vin-Vxin)이 부의 임계값(-Vth[V]) 이상일 때에는 일정값으로 되고, 부의 임계값(-Vth[V])보다도 작을 때에는 선형적으로 감소하며, 그 후, 전류(Iout)와 동일한 일정값으로 된다. 전류원(103)은, 연산 증폭기(104)의 출력에 따라, 상기와 같은 전류(Isrc)를 공급한다.

즉, 차동 전압(Vin-Vxin)이 부의 임계값(-Vth[V])보다도 작을 때에는, 전류(Iout)는 일정값으로 억제되고, 출력 전압(Vout)도 일정값으로 억제된다. 예컨대, 도 10에 도시된 바와 같이, 로우 레벨이 0V인 신호(1002)가 입력되어도, 로우 레벨이 1V인 신호(1001)가 입력되어도, 어느 경우에도, 로우 레벨이 1V인 신호를 출력 전압(Vout)으로서 출력할 수 있다.

제1 실시예에서는, 로우 레벨의 전위를 소정값으로 억제하는 수단을 설명하였다. 다음에, 하이 레벨의 전위를 소정값으로 억제하는 수단을 제2 실시예로서 설명한다. 또, 입력 신호는 2진 논리 신호에 한정되지 않지만, 설명의 편의상, 2진 논리 디지털 신호를 예로 설명한다.

(제2 실시예)

도 2(a)는 본 발명의 제2 실시예에 따른 연산 증폭기의 구성을 나타낸 것이다.

제2 실시예(도 2(a))가 제1 실시예(도 1(a))와 다른 점만을 설명한다. 부하(101a, 101b)의 상기 다른 쪽 단부는 부하(201)를 통해 전원 전위(Vdd)에 접속된다. 부하(201)에는 전류원(103)과 동일한 전류(Isrc)가 흐른다. 부하(101b)의 저항값을 R1로 하고, 부하(201)의 저항값을 R2로 하면, 출력 단자(OUT)의 출력 전압(Vout)은 수학식 3으로 표시된다.

또한, 전류원(103)이 연산 증폭기(104)의 출력에 따라 공급하는 전류의 제어 방법이 다르다. 그 제어 방법을 도 2(b)를 참조하면서 설명한다.

도 2(b)는 도 2(a)의 연산 증폭기의 동작을 도시하는 그래프이다. 횡축 및 종축은 도 1(b)와 동일하다.

도 7(b)에 도시된 바와 같이, 전류(Isrc)가 일정한 경우에는, 출력 전압(Vout)은, 차동 전압(Vin-Vxin)이 소정 범위내일 때, 차동 전압(Vin-Vxin)에 따라 선형적으로 변화된다.

본 실시예에서는, 차동 전압(Vin-Vxin)이 정의 임계값(+Vth[V])보다도 클 때에는, 출력 전압(Vout)이 일정값으로 되도록 전류(Isrc)를 제어한다. 즉, 전류(Isrc)는, 차동 전압(Vin-Vxin)이 정의 임계값(+Vth[V]) 이하일 때에는 일정값으로 되고, 정의 임계값(+Vth[V])보다 클 때에는 선형적으로 증가하며, 그 후, 일정값으로 된다. 전류원(103)은, 연산 증폭기(104)의 출력에 따라, 상기와 같은 전류(Isrc)를 공급한다.

즉, 차동 전압(Vin-Vxin)이 정의 임계값(+Vth[V])보다 클 때에는 전류(Iout)가 감소하기 때문에, 전류(Isrc)를 크게 함으로써, 상기 출력 전압(Vout)의 식에 따라 출력 전압(Vout)을 일정값으로 할 수 있다. 예컨대, 도 10에 도시된 바와 같이, 하이 레벨이 3.3V인 신호(1002)가 입력되어도, 하이 레벨이 2V인 신호(1001)가 입력되어도, 어느 경우에도, 하이 레벨이 2V인 신호를 출력 전압(Vout)으로서 출력할 수 있다.

제1 실시예에서는 로우 레벨의 전위를 소정값으로 억제하는 수단을 설명하고, 제2 실시예에서는 하이 레벨의 전위를 소정값으로 억제하는 수단을 설명하였다. 다음에, 로우 레벨 및 하이 레벨의 전위를 소정값으로 억제하는 수단을 제3 실시예로서 설명한다.

(제3 실시예)

도 3(a)는 본 발명의 제3 실시예에 따른 연산 증폭기의 구성을 나타낸 것이다.

제3 실시예(도 3(a))가 제2 실시예(도 2(a))와 다른 점만을 설명한다. 전류원(320)은, 한쪽 단부가 트랜지스터(102a, 102b)의 소스에 접속되고, 다른 쪽 단부가 접지 전위에 접속된다.

다음에, 전류원(320)의 내부 구성을 설명한다. 전류원(320)은, 일정한 전류를 공급하는 N 채널 MOS 트랜지스터(정전류원: 301) 및 가변 전류를 공급하는 N 채널 MOS 트랜지스터(가변 전류원: 302, 303)를 포함한다.

트랜지스터(301)는, 게이트가 정의 바이어스 전위에 접속되고, 소스가 접지 전위에 접속되며, 드레인이 트랜지스터(102a, 102b)의 소스에 접속되고, 정전류(Isrc1)를 공급한다.

트랜지스터(302)는, 게이트가 연산 증폭기(312)의 출력에 접속되고, 소스가 접지 전위에 접속되며, 드레인이 트랜지스터(102a, 102b)의 소스에 접속되고, 가변 전류(Isrc2)를 공급한다.

트랜지스터(303)는, 게이트가 연산 증폭기(313)의 출력에 접속되고, 소스가 접지 전위에 접속되며, 드레인이 트랜지스터(102a, 102b)의 소스에 접속되고, 가변전류(Isrc3)를 공급한다.

제1 실시예(도 1(a))에 도시된 전류원(103) 및 연산 증폭기(104)는, 도 3(a)의 트랜지스터(301, 302) 및 연산 증폭기(312)에 의해 구성할 수 있다. 이 경우, 전류원(103)을 흐르는 전류(Isrc)는 수학식 4로 표시된다.

즉, 도 1(b)에 있어서, 전류(Isrc)의 최소 바이어스값이 전류(Isrc1)로 되고, 전류(Isrc1)에 전류(Isrc2)를 가산함으로써 전류(Isrc)를 구성한다.

여기서, 연산 증폭기는, 통상 도 7(b)에 도시된 바와 같이, 차동 전압(Vin-Vout=0)을 중심으로 한 출력 전압 특성(Vout)이 형성되지만, 이 연산 증폭기(312)는, 출력 전압의 선형 변화 특성을 좌측으로 이동시킨 오프셋을 갖게 하고 있다. 그의 선형 변화 부분에서는, 차동 전압(Vin-Vout)이 커지면, 연산 증폭기(312)의 출력 전압이 커진다. 그러면, 트랜지스터(302)의 게이트 전압이 커지고, 트랜지스터(302)에 흐르는 전류(Isrc2)가 커지며, 전류(Isrc)도 커진다. 또, 오프셋을 갖게 한 연산 증폭기(312)의 구성은, 이후에 도 4(a), 도 4(b)를 참조하면서 설명한다.

제2 실시예(도 2(a))에 도시된 전류원(103) 및 연산 증폭기(104)는, 도 3(a)의 트랜지스터(301, 303) 및 연산 증폭기(313)에 의해 구성할 수 있다. 이 경우, 전류원(103)을 흐르는 전류(Isrc)는 수학식 5로 표시된다.

즉, 도 2(b)에 있어서, 전류(Isrc)의 최소 바이어스값이 전류(Isrc1)로 되고, 전류(Isrc1)에 전류(Isrc3)를 가산함으로써 전류(Isrc)를 구성한다.

여기서, 연산 증폭기(313)는 출력 전압의 선형 변화 특성을 우측으로 이동시킨 오프셋을 갖게 하고 있다. 그 선형 변화 부분에서는, 차동 전압(Vin-Vout)이 커지면, 연산 증폭기(313)의 출력 전압이 커진다. 그러면, 트랜지스터(303)의 게이트 전압이 커지고, 트랜지스터(303)에 흐르는 전류(Isrc3)가 커지며, 전류(Isrc)도 커진다. 또, 오프셋을 갖게 한 연산 증폭기(31)의 구성은, 이후에 도 4(a), 도(b)를 참조하면서 설명한다.

제3 실시예(도 3(a))에 있어서, 전류원(320)이 공급하는 전류(Isrc)는 수학식 6으로 표시된다.

이 전류(Isrc)가 부하(201)에도 흐른다. 전류원(320)이 공급하는 전류(Isrc)의 제어 방법을 도 3(b)을 참조하면서 설명한다.

도 3(b)는 도 3(a)의 연산 증폭기의 동작을 도시하는 그래프이다. 횡축 및 종축은 도 1(b)와 동일하다. 도 3(b)는 도 1(b)의 특성과 도 2(b)의 특성을 병합시킨 특성을 갖는다.

본 실시예에서는, 차동 전압(Vin-Vxin)이 부의 임계값(-Vth[V])보다도 작을 때에는, 제1 실시예(도 1(a), 도 1(b))와 마찬가지로, 전류(Iout)가 일정값으로 되도록 전류(Isrc)를 제어하고, 출력 전압(Vout)을 일정값으로 억제한다. 또한, 차동 전압(Vin-Vxin)이 정의 임계값(+Vth[V])보다도 클 때에는, 출력 전압(Vout)이 일정값으로 되도록 전류(Isrc)를 제어한다.

이에 따라, 출력 전압(Vout)은, 차동 전압(Vin-Vxin)이 부의 임계값(-Vth[V]) 이상 또한 정의 임계값(+Vth[V]) 이하의 범위에서는, 차동 전압(Vin-Vxin)에 따라 선형적으로 변화되고, 부의 임계값(-Vth[V])보다 작은 영역 및 정의 임계값(+Vth[V])보다 큰 영역에서는 일정값으로 억제된다.

이 결과, 예컨대, 도 10에 도시된 바와 같이, 로우 레벨이 0V 이고, 하이 레벨이 3.3V인 신호(1002)가 입력되어도, 로우 레벨이 1V 이고, 하이 레벨이 2V인 신호(1001)가 입력되어도, 어느 경우에도, 로우 레벨이 1V 이고, 하이 레벨이 2V인 신호를 출력 전압(Vout)으로서 출력할 수 있다.

또, 정의 임계값(+Vth[V])과 부의 임계값(-Vth[V])은, 서로 절대값이 같은 것이 바람직하다.

본 실시예에 따른 연산 증폭기는, 소진폭 입력 회로에 사용하여, 외부로부터의 신호를 입력받아 증폭할 수 있다. 특히, 데이터 및 클록을 동시에 입력하는 소진폭 입력 회로에 적합하다.

도 10에 도시된 바와 같이, 종래 기술에 따르면, 진폭이 다른 클록(1001) 및 데이터(1002) 사이에서는 지연 시간(Td)이 생겨 버린다. 또한, 입력 신호의 진폭크기에 따라 지연 시간(Td)이 변화해 버리는 문제가 있었다.

본 실시예에 따르면, 입력 신호의 진폭 크기에 상관없이, 일정한 진폭을 갖는 신호를 출력할 수 있다. 즉, 입력 신호의 진폭이 클 때에는 그 진폭을 억제하여, 항상 동일한 진폭을 갖는 출력 신호를 출력할 수 있다. 출력 신호의 진폭을 일정하게 하면, 신호간의 지연 시간을 없애거나, 지연 시간을 일정하게 유지할 수 있다.

또한, 출력 신호의 진폭을 필요 이상으로 크게 하지 않기 때문에, 논리 상태가 안정되는 세틀링(settling)에 걸리는 시간이 짧아지고, 이 연산 증폭기 및 이 출력 전압을 처리하는 회로의 동작 속도를 고속으로 할 수 있다.

또, 도 3(a)에서, 트랜지스터(102a)의 드레인에 부논리 출력 단자(XOUT)를 접속하여도 좋다. 이 경우, 출력 단자(OUT)가 정논리 출력 단자로 된다. 정논리 출력 단자(OUT) 및 부논리 출력 단자(XOUT)로부터 각각 출력되는 정논리 출력 신호 및 부논리 출력 신호는, 서로 차동 신호를 구성한다.

도 4(a)는 도 3(a)의 오프셋을 갖는 연산 증폭기(312, 313)의 구성을 나타낸 것이다.

N 채널 MOS 트랜지스터(402a)는, 게이트가 정논리 입력 단자(IN)에 접속되고, 소스가 정전류원(403)의 한쪽 단부에 접속되며, 드레인이 부하(401a)의 한쪽 단부에 접속된다. 정전류원(403)의 다른 쪽 단부는 접지 전위에 접속된다. 부하(401a)의 다른 쪽 단부는 전원 전위(Vdd)에 접속된다.

N 채널 MOS 트랜지스터(402b)는, 게이트가 부논리 입력 단자(XIN)에 접속되고, 소스가 전류원(403)의 상기 한쪽 단부에 접속되며, 드레인이 출력 단자(OUT) 및 부하(401b)의 한쪽 단부에 접속된다. 부하(401b)의 다른 쪽 단부는 전원 전위(Vdd)에 접속된다.

트랜지스터(402a, 402b)는 쌍을 이루고 있으며, 부하(401a, 401b)도 쌍을 이루고 있다. 단, 트랜지스터(402a, 402b)의 사이즈가 서로 다르도록 제조함으로써, 도 1(b), 도 2(b), 도 3(b)에 도시된 차동 전압-출력 전압 특성에 오프셋을 갖게 할 수 있다. 트랜지스터(402a, 402b) 중 어느 것의 사이즈가 큰지에 따라, 오프셋하는 방향을 결정할 수 있다.

출력 단자(OUT)는, 차동 전압(Vin-Vxin)에 따라, 오프셋을 가진 전압을 출력한다. 즉, 도 1(b), 도 2(b), 도 3(b)에 도시된 바와 같이, 차동 전압(Vin-Vxin)의 횡축이, 좌측 또는 우측으로 이동한 출력 전압 특성을 갖는다.

도 4(b)는 도 3(a)의 오프셋을 갖는 연산 증폭기(312, 313)의 다른 구성을 나타낸 것이다. 도 4(a)에서는, 트랜지스터(402a, 402b)의 사이즈를 변화시켰지만, 도 4(b)에서는, 그 대신에 저항(404)을 삽입한다. 저항(404)은, 트랜지스터(402a)의 소스 및 정전류원(403)의 상기 한쪽 단부의 사이에 접속된다. 저항(404)은 MOS 트랜지스터를 이용하여 구성하여도 좋다. 이에 따라, 도 4(a)의 경우와 마찬가지로, 차동 전압-출력 전압 특성에 오프셋을 갖게 할 수 있다.

또한, 상기 대신에, 저항(404)을 트랜지스터(402b)의 소스 및 정전류원(403)의 상기 한쪽 단부의 사이에 접속하면, 반대 방향으로 오프셋을 갖게 할 수 있다. 즉, 트랜지스터(402a)의 소스에 저항(404)을 직렬로 접속하는지 또는트랜지스터(402b)의 소스에 저항(404)을 직렬로 접속하는지에 따라, 오프셋하는 방향을 결정할 수 있다.

제1 내지 제3 실시예에서는, 쌍을 이루는 MOS 트랜지스터(102a 및 102b)에 N 채널 MOS 트랜지스터를 이용하는 경우를 설명하였지만, P 채널 MOS 트랜지스터를 이용하여도 좋다. P 채널 MOS 트랜지스터를 이용한 연산 증폭기를 다음에 설명한다.

(제4 실시예)

도 5는 본 발명의 제4 실시예에 따른 연산 증폭기의 구성을 나타낸 것이다. 제4 실시예는, 제1 실시예(도 1(a))의 연산 증폭기를 P 채널 MOS 트랜지스터로 구성한 것이다.

P 채널 MOS 트랜지스터(502a)는, 게이트가 정논리 입력 단자(IN)에 접속되고, 소스가 전류원(303)의 한쪽 단부에 접속되며, 드레인이 부하(501a)의 한쪽 단부에 접속된다. 전류원(503)의 다른 쪽 단부는 전원 전위(Vdd)에 접속된다. 부하(501a)의 다른 쪽 단부는 접지 전위에 접속된다.

P 채널 MOS 트랜지스터(502b)는, 게이트가 부논리 입력 단자(XIN)에 접속되고, 소스가 전류원(503)의 상기 한쪽 단부에 접속되며, 드레인이 출력 단자(OUT) 및 부하(501b)의 한쪽 단부에 접속된다. 부하(501b)의 다른 쪽 단부는 접지 전위에 접속된다.

정논리 입력 단자(IN) 및 부논리 입력 단자(XIN)에는, 각각 정논리 입력 신호(Vin) 및 부논리 입력 신호(Vxin)가 입력된다. 트랜지스터(502a, 502b)는 쌍을이루고 있으며, 부하(501a, 501b)도 쌍을 이루고 있다.

전류원(503)은, 연산 증폭기(504)의 출력에 따라 공급하는 전류가 변화되는 가변 전류원이다. 연산 증폭기(504)는, 제1 입력이 상기 정논리 입력 단자(IN)에 접속되고, 제2 입력이 상기 부논리 입력 단자(XIN)에 접속되며, 정논리 입력 신호(Vin) 및 부논리 입력 신호(Vxin)의 차분에 따른 전압을 출력한다.

이 회로의 동작은, 제1 실시예(도 1(a), 도 1(b))의 동작과 동일하다. 단, 도 1(b)의 그래프에 있어서, 횡축의 차동 전압(Vin-Vxin)의 정부(正負) 부호가 반대가 된다. 즉, 전류원(503)은, 차동 전압(Vin-Vxin)이 정의 임계값(+Vth[V])보다 클 때에, 부하(501b)를 흐르는 전류(Iout)가 일정하게 되도록 하는 전류(Isrc)를 공급하여, 출력 전압(Vout)을 일정값으로 억제한다.

부하(501b)의 저항을 R로 하면, 출력 단자(OUT)는 수학식 7의 출력 전압(Vout)을 출력한다.

즉, 도 1(b)의 출력 전압(Vout)과는 달리, 이 회로의 출력 전압(Vout)은 전류(Iout)에 비례한다. 출력 전압(Vout)은 정논리 입력 신호(Vin)와 동일한 논리의 신호로 된다.

(제5 실시예)

도 6은 본 발명의 제5 실시예에 따른 연산 증폭기의 구성을 나타낸 것이다.제5 실시예는, 제2 실시예(도 2(a))의 연산 증폭기를 P 채널 MOS 트랜지스터로 구성한 것이다.

제5 실시예가 제4 실시예(도 5)와 다른 점만을 설명한다. 부하(501a, 501b)의 상기 다른 쪽 단부는 부하(601)를 통해 접지 전위에 접속된다. 부하(601)에는, 전류원(503)과 동일한 전류(Isrc)가 흐른다.

이 회로의 동작은 제2 실시예(도 2(a), 도 2(b))의 동작과 동일하다. 단, 도 2(b)의 그래프에 있어서, 횡축의 차동 전압(Vin-Vxin)의 정부 부호가 반대로 된다. 즉, 전류원(503)은, 차동 전압(Vin-Vxin)이 부의 임계값(-Vth[V])보다 작을 때에, 출력 전압(Vout)이 일정하게 되도록 전류(Isrc)를 제어한다.

부하(501b)의 저항값을 R1으로 하고, 부하(601)의 저항값을 R2로 하면, 출력 단자(OUT)의 출력 전압(Vout)은 수학식 8로 표시된다.

즉, 도 2(b)의 출력 전압(Vout)과는 달리, 이 회로에서는, 전류(Isrc)가 일정한 영역에 있어서, 전류(Iout)가 증가하면 출력 전압(Vout)도 증가한다. 출력 전압(Vout)은 정논리 입력 신호(Vin)와 동일한 논리의 신호로 된다.

(제6 실시예)

본 발명의 제6 실시예에 따른 연산 증폭기는, 제3 실시예(도 3(a))의 연산 증폭기를 P 채널 MOS 트랜지스터로 구성한 것으로, 도 6의 회로와 동일하다. 도 6의 회로에 있어서, 전류원(503) 및 연산 증폭기(504)는 도 3(a)에서 도시하는 전류원(320)과 같은 구성이다.

이 회로의 동작은 제3 실시예(도 3(a), 도 3(b))의 동작과 동일하다. 단, 도 3(b)의 그래프에 있어서, 횡축의 차동 전압(Vin-Vxin)의 정부 부호가 반대가 된다. 즉, 전류원(503)은, 차동 전압(Vin-Vxin)이 정의 임계값(+Vth[V])보다 클 때 및 부의 임계값(-Vth[V])보다 작을 때에, 출력 전압(Vout)이 일정하게 되도록 전류(Isrc)를 제어한다.

부하(501b)의 저항값을 R1으로 하고, 부하(601)의 저항값을 R2로 하면, 출력 단자(OUT)의 출력 전압(Vout)은 수학식 9로 표시된다.

즉, 도 3(b)의 출력 전압(Vout)과는 달리, 이 회로에서는, 전류(Isrc)가 일정한 영역에 있어서, 전류(Iout)가 증가하면 출력 전압(Vout)도 증가한다. 출력 전압(Vout)은 정논리 입력 신호(Vin)와 동일한 논리의 신호로 된다.

제1 ∼ 제6 실시예에 따르면, 전류원은, 차동 전압이 소정 범위일 때에는 정전류를 공급하고, 소정 범위 밖일 때에는 공급하는 전류를 변화시킴으로써, 소정 범위 밖에서는 출력 단자의 전압을 일정값으로 억제할 수 있다. 이 결과, 입력 신호의 진폭이 클 때에는 그 진폭을 억제하여 항상 동일한 진폭을 갖는 출력 신호를 출력할 수 있다. 출력 신호의 진폭을 일정하게 하면, 신호간의 지연 시간을 없애거나, 지연 시간을 일정하게 유지할 수 있다.

또한, 출력 신호의 진폭을 필요 이상으로 크게 하지 않기 때문에, 논리 상태가 안정되는 세틀링에 걸리는 시간이 짧아지고, 이 연산 증폭기 및 이 출력 전압을 처리하는 회로의 동작 속도를 고속으로 할 수 있다.

또, 제1 ∼ 제6 실시예에서는, 정논리 입력 단자(IN) 및 부논리 입력 단자(XIN)에 각각 정논리 입력 신호(Vin) 및 부논리 입력 신호(Vxin)를 입력하는 경우를 예로 설명하였지만, 이것에 한정되지 않는다. 정논리 입력 단자(IN) 및 부논리 입력 단자(XIN) 중 어느 하나에 고정의 참조 전위를 입력하여도, 출력 단자(OUT)로부터 같은 출력 전압(Vout)을 출력시킬 수 있다.

상기 실시예는 모두 본 발명을 실시하는데 있어서의 구체화의 단지 일례를 나타낸 것에 불과하고, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어 서는 안되는 것이다. 즉, 본 발명은 그 기술 사상 또는 그 주요한 특징에서 벗어나지 않고 여러 가지 형태로 실시할 수 있다.

본 발명의 실시예는, 예컨대 이하와 같이 각종 적용이 가능하다.

(부기 1) 게이트에 정논리 입력 신호 또는 참조 전위를 입력하기 위한 제1 입력 단자가 접속되고, 드레인에 제1 부하가 접속되는 제1 MOS 트랜지스터와,

게이트에 상기 정논리 입력 신호와 차동 입력 신호를 구성하는 부논리 입력 신호 또는 참조 전위를 입력하기 위한 제2 입력 단자가 접속되며, 드레인에 출력 단자 및 제2 부하가 접속되고, 상기 제1 MOS 트랜지스터와 쌍을 이루는 제2 MOS 트랜지스터와,

상기 제1 및 제2 MOS 트랜지스터의 소스가 접속되며, 상기 제1 및 제2 입력 단자간의 전압차가 소정 범위일 때에는 상기 제1 및/또는 제2 부하에 정전류를 공급하고, 소정 범위 밖일 때에는 상기 제1 및/또는 제2 부하에 공급하는 전류를 변화시키는 전류원을 포함하는 증폭 회로.

(부기 2) 상기 제1 및 제2 부하는 한쪽 단부가 상기 제1 및 제2 MOS 트랜지스터의 드레인에 접속되고, 다른 쪽 단부가 제3 부하를 통해 또는 직접 제1 전위에 접속되며,

상기 전류원은, 한쪽 단부가 상기 제1 및 제2 MOS 트랜지스터의 소스에 접속되고, 다른 쪽 단부가 제2 전위에 접속되는 부기 1 기재의 증폭 회로.

(부기 3) 상기 제1 및 제2 MOS 트랜지스터는 N 채널 MOS 트랜지스터이며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 소정의 부의 임계값보다도 작을 때에는, 상기 출력 단자의 전압이 일정하게 되도록 하는 전류를 공급하는 부기 2 기재의 증폭 회로.

(부기 4) 상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 소정의 부의 임계값보다도 작을 때에는, 상기 제2 부하에 흐르는 전류가 일정하게 되도록 하는 전류를 공급하는 부기 3 기재의 증폭 회로.

(부기 5) 상기 제1 및 제2 MOS 트랜지스터는 N 채널 MOS 트랜지스터이며,

상기 제1 및 제2 부하는, 상기 다른 쪽 단부가 제3 부하를 통해 제1 전위에 접속되고,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 소정의 정의 임계값보다도 클 때에는, 상기 출력 단자의 전압이 일정하게 되도록 하는 전류를 공급하는 부기 2 기재의 증폭 회로.

(부기 6) 상기 제1 및 제2 MOS 트랜지스터는 N 채널 MOS 트랜지스터이며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 부의 제1 임계값보다도 작을 때 및 정의 제2 임계값보다도 클 때에는, 각각 상기 출력 단자의 전압이 제1 및 제2 출력 전압값으로 일정하게 되도록 하는 전류를 공급하는 부기 2 기재의 증폭 회로.

(부기 7) 상기 제1 및 제2 임계값의 절대값은 서로 같은 부기 6 기재의 증폭 회로.

(부기 8) 상기 출력 단자는, 상기 제1 및 제2 입력 단자간의 전압차가 상기 제1 임계값로부터 상기 제2 임계값까지 사이일 때에는, 그 전압차에 따라 변화되는 전압을 출력하는 부기 7 기재의 증폭 회로.

(부기 9) 상기 제1 전위는 상기 제2 전위보다도 높은 부기 8 기재의 증폭 회로.

(부기 10) 상기 전류원은, 일정한 전류를 공급하는 정전류원과, 가변 전류를 공급하는 가변 전류원을 포함하는 부기 9 기재의 증폭 회로.

(부기 11) 상기 가변 전류원은, 쌍을 이루는 MOS 트랜지스터의 사이즈를 변화시킴으로써 오프셋을 갖게 한 연산 증폭기를 포함하는 부기 10 기재의 증폭 회로.

(부기 12) 상기 가변 전류원은, 쌍을 이루는 MOS 트랜지스터의 한쪽 소스에 저항을 직렬로 접속함으로써 오프셋을 갖게 한 연산 증폭기를 포함하는 부기 10 기재의 증폭 회로.

(부기 13) 상기 제1 및 제2 MOS 트랜지스터는 P 채널 MOS 트랜지스터이며,

(부기 14) 상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 소정의 정의 임계값보다도 클 때에는, 상기 제2 부하에 흐르는 전류가 일정하게 되도록 하는 전류를 공급하는 부기 13 기재의 증폭 회로.

(부기 15) 상기 제1 및 제2 MOS 트랜지스터는 P 채널 MOS 트랜지스터이며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 소정의 부의 임계값보다 작을 때에는, 상기 출력 단자의 전압이 일정하게 되도록 하는 전류를 공급하는 부기 2 기재의 증폭 회로.

(부기 16) 상기 제1 및 제2 MOS 트랜지스터는 P 채널 MOS 트랜지스터이며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 정의 제1 임계값보다도 클 때 및 부의 제2 임계값보다도 작을 때에는, 각각 상기 출력 단자의 전압이 제1 및 제2 출력 전압값으로 일정하게 되도록 하는 전류를 공급하는 부기 2 기재의 증폭 회로.

(부기 17) 상기 제1 및 제2 임계값의 절대값은 서로 같은 부기 16 기재의 증폭 회로.

(부기 18) 상기 출력 단자는, 상기 제1 및 제2 입력 단자간의 전압차가 상기 제1 임계값로부터 상기 제2 임계값까지 사이일 때에는, 그 전압차에 따라 변화되는 전압을 출력하는 부기 17 기재의 증폭 회로.

(부기 19) 상기 제1 전위는 상기 제2 전위보다도 낮은 부기 18 기재의 증폭 회로.

(부기 20) 상기 전류원은, 일정한 전류를 공급하는 정전류원과, 가변 전류를 공급하는 가변 전류원을 포함하는 부기 19 기재의 증폭 회로.

(부기 21) 상기 가변 전류원은, 쌍을 이루는 MOS 트랜지스터의 사이즈를 변화시킴으로써 오프셋을 갖게 한 연산 증폭기를 포함하는 부기 20 기재의 증폭 회로.

(부기 22) 상기 가변 전류원은, 쌍을 이루는 MOS 트랜지스터의 한쪽 소스에 저항을 직렬로 접속함으로써 오프셋을 갖게 한 연산 증폭기를 포함하는 부기 20 기재의 증폭 회로.

이상 설명한 바와 같이, 본 발명에 따르면, 전류원은, 제1 및 제2 입력 단자간의 전압차가 소정 범위일 때에는 상기 제1 및/또는 제2 부하에 정전류를 공급하고, 소정 범위 밖일 때에는 제1 및/또는 제2 부하에 흐르는 전류를 변화시킴으로써, 소정 범위 밖에서는 출력 단자의 전압을 일정값으로 억제할 수 있다. 이 결과, 입력 신호의 진폭이 클 때에는 그 진폭을 억제하여 항상 동일한 진폭을 갖는 출력 신호를 출력할 수 있다. 출력 신호의 진폭을 일정하게 하면, 신호간의 지연 시간을 없애거나, 지연 시간을 일정하게 유지할 수 있다.

Claims

게이트에 정논리 입력 신호 또는 참조 전위를 입력하기 위한 제1 입력 단자가 접속되고, 드레인에 제1 부하가 접속되는 제1 MOS 트랜지스터와,

게이트에 상기 정논리 입력 신호와 차동 입력 신호를 구성하는 부논리 입력 신호, 또는 참조 전위를 입력하기 위한 제2 입력 단자가 접속되며, 드레인에 출력 단자 및 제2 부하가 접속되고, 상기 제1 MOS 트랜지스터와 쌍을 이루는 제2 MOS 트랜지스터와,

상기 제1 및 제2 MOS 트랜지스터의 소스가 접속되며, 상기 제1 및 제2 입력 단자간의 전압차가 소정 범위내일 때에는 상기 제1 및/또는 제2 부하에 정전류를 공급하고, 소정 범위 밖일 때에는 상기 제1 및/또는 제2 부하에 공급하는 전류를 변화시키는 전류원을 포함하는 증폭 회로.
제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 N 채널 MOS 트랜지스터이며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 소정의 부(負)의 임계값(predetermined negative threshold)보다도 작을 때에는, 상기 출력 단자의 전압이 일정하게 되도록 하는 전류를 공급하는 것인 증폭 회로.
제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 N 채널 MOS 트랜지스터이며,

상기 제1 및 제2 부하는, 한쪽 단부가 상기 제1 및 제2 MOS 트랜지스터의 드레인에 접속되고, 다른 쪽 단부가 제3 부하에 접속되며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 소정의 정(正)의 임계값(predetermined positive threshold)보다도 클 때에는, 상기 출력 단자의 전압이 일정하게 되도록 하는 전류를 공급하는 것인 증폭 회로.
제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 N 채널 MOS 트랜지스터이며,

상기 제1 및 제2 부하는, 한쪽 단부가 상기 제1 및 제2 MOS 트랜지스터의 드레인에 접속되고, 다른 쪽 단부가 제3 부하에 접속되며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 부(負)의 제1 임계값보다도 작을 때 및 정(正)의 제2 임계값보다도 클 때에는, 각각 상기 출력 단자의 전압이 제1 및 제2 출력 전압값으로 일정하게 되도록 하는 전류를 공급하는 것인 증폭 회로.
제4항에 있어서, 상기 전류원은, 일정한 전류를 공급하는 정전류원(定電流源, constant current source)과, 가변 전류를 공급하는 가변 전류원(variable current source)을 포함하는 것인 증폭 회로.
제5항에 있어서, 상기 가변 전류원은, 쌍을 이루는 MOS 트랜지스터의 사이즈를 변화시킴으로써 오프셋을 갖게 한 연산 증폭기를 포함하는 것인 증폭 회로.
제5항에 있어서, 상기 가변 전류원은, 쌍을 이루는 MOS 트랜지스터 중 한쪽의 소스에 저항을 직렬로 접속함으로써 오프셋을 갖게 한 연산 증폭기를 포함하는 것인 증폭 회로.
제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 P 채널 MOS 트랜지스터이며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 소정의 정의 임계값보다도 클 때에는, 상기 출력 단자의 전압이 일정하게 되도록 하는 전류를 공급하는 것인 증폭 회로.
제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 P 채널 MOS 트랜지스터이며,

상기 제1 및 제2 부하는, 한쪽 단부가 상기 제1 및 제2 MOS 트랜지스터의 드레인에 접속되고, 다른 쪽 단부가 제3 부하에 접속되며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 소정의 부의 임계값보다도 작을 때에는, 상기 출력 단자의 전압이 일정하게 되도록 하는 전류를 공급하는 것인 증폭 회로.
제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 P 채널 MOS 트랜지스터이며,

상기 제1 및 제2 부하는, 한쪽 단부가 상기 제1 및 제2 MOS 트랜지스터의 드레인에 접속되고, 다른 쪽 단부가 제3 부하에 접속되며,

상기 전류원은, 상기 제1 및 제2 입력 단자간의 전압차가 정의 제1 임계값보다도 클 때 및 부의 제2 임계값보다도 작을 때에는, 각각 상기 출력 단자의 전압이 제1 및 제2 출력 전압값으로 일정하게 되도록 하는 전류를 공급하는 것인 증폭 회로.