JPH09130227A - 一定入力インピーダンスを有する受信器回路 - Google Patents

一定入力インピーダンスを有する受信器回路

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JPH09130227A
JPH09130227A JP8234348A JP23434896A JPH09130227A JP H09130227 A JPH09130227 A JP H09130227A JP 8234348 A JP8234348 A JP 8234348A JP 23434896 A JP23434896 A JP 23434896A JP H09130227 A JPH09130227 A JP H09130227A
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Abstract

(57)【要約】 【課題】 高周波信号の妨害の無い伝送のため、受信器
は伝送線路の特性インピーダンスで終端される必要があ
る。これは、単一のベース接続回路によって実現可能で
あるが、この場合、入力インピーダンスは電流フローに
依存し、正確に一定ではない。本発明の目的は、受信器
回路に一定入力インピーダンスを与えることである。 【解決手段】 本発明の受信器回路によれば、第２のベ
ース接続回路の追加により回路が対称的にされるので、
反対の影響が打ち消され、入力インピーダンスが一定に
なる。バイポーラ技術とＭＯＳ技術の両方における製造
が可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、信号、特に、ディ
ジタル信号を特許請求の範囲の請求項１の前件部の記載
に従って受信及び／又は処理する電子回路に関する。
【０００２】
【従来の技術】信号処理の技術的進歩の結果として、か
つ、電子回路部品又は電子回路の集積化に伴って、上記
回路の間で伝送されるディジタル信号は、クロック周波
数が増大されると共に、その数が常に増加する。これ
は、高周波信号の妨害の無い伝送のため、妨害を生じる
ケーブル反射が発生する可能性を回避すべく、３０と３
００Ωの間の伝送線路の特性インピーダンスで受信器を
終端させる必要があることを意味する。例えば、比較的
安価な単純な両面基板上のチップ間の接続の場合の特性
インピーダンスは、８０乃至１２０オームであり、一
方、基板上に取り付けられたチップを接続する多層技術
基板の場合には、特性インピーダンスが約５０オームで
ある。かかる導波管終端の最も簡単な場合は、特性イン
ピーダンスに対応する相応して正確な固定値抵抗によっ
て形成される。しかし、製造に関係した公差がチップ上
の抵抗の生産の際には非常に大きいため、製造技術に起
因して、集積回路の上又は中に相応した精度の抵抗を構
築し得ない。
【０００３】かなり小さい線路インピーダンスの結果と
して、到来電圧信号レベルはかなり低い。トランジスタ
のベース接続回路を用いて、受信された信号の電流が、
エミッタに供給され、増幅のため直接使用され、ベース
接続回路は、相応して小さい大きさのオーダーの入力イ
ンピーダンスを更に発生する。かかるベース接続回路
は、例えば、カワムラ(Kawamura)他による：“マルチ−
ギガビット／秒インタフェース用の超低電力バイポーラ
電流モードＩ／Ｏ回路”，ＶＬＳＩ回路に関するシンポ
ジウムの技術論文ダイジェスト、１９９４年、３１−３
２ページと、ムラバヤシ(Murabayashi, F.) 他による：
“１２０−ＭＨｚのＲＩＳＣプロセッサ用３．３−Ｖ
ＢｉＣＭＯＳ回路技術”、固体回路ジャーナル、１９９
４年３月、ページ２９８−３０２に記載されている。こ
の例の場合において、ベース接続モードのトランジスタ
が入力に配置され、そのベースは、定電圧源によって一
定電圧に維持される。トランジスタのコレクタ電流の結
果として、コレクタ回路内の負荷抵抗を用いることによ
り、次の回路で処理される出力信号が発生される。ベー
ス接続回路の利点は、低い入力インピーダンスと、高い
遮断周波数である。
【０００４】
【発明が解決しようとする課題】ベース接続回路の欠点
は、入力インピーダンスが電流フローに依存しているの
で、完全に一定ではないという点である。本発明の目的
は受信器回路に一定入力インピーダンスを与えることで
ある。
【０００５】
【課題を解決するための手段】上記目的は、特許請求の
範囲の請求項１に記載された本発明の要旨によって実現
される。本発明の有利な展開が従属項に記載されてい
る。本発明は、信号がエミッタに供給され、ベースに一
定電圧が印加されるベース接続モードの上側トランジス
タと、コレクタ回路内にあり、上側電位に接続され、電
圧出力信号を発生する負荷抵抗と、エミッタ−コレクタ
路が上記上側トランジスタと下側電位の間に接続された
第２の下側トランジスタとからなる一定入力インピーダ
ンスの受信器回路からなる。従って、ＭＯＳトランジス
タが使用されるとき、ゲート接続回路が利用され、下側
トランジスタは、上側トランジスタと下側トランジスタ
の間でそのソース−ドレイン路と接続される。
【０００６】上記例の場合、第１の実施例によれば、本
発明の受信器回路の下側トランジスタは、上側トランジ
スタに対し相補型であるので、第２の下側負荷抵抗が、
下側トランジスタのコレクタ回路で使用されるとき、第
１の出力信号の反転の第２の出力信号をタップし得る。
周知のベース接続回路とその相補型回路の組み合わせに
は、２個のトランジスタの反対の挙動特性が相互に打ち
消し合い、略一定の入力インピーダンスが所望の動作範
囲で得られるという有利な効果がある。
【０００７】第２の負荷抵抗が省かれた場合に、本発明
の回路の２個の抵抗は同一になるよう選択される。これ
により、回路の対称性が増加し、回路の速度は遅い相補
型ＰＮＰタイプによって制限されなくなる。上記例の場
合、下側トランジスタはダイオードとして接続される。
更に、本発明の回路によれば、負帰還抵抗が２個のトラ
ンジスタの間、即ち、上側トランジスタのエミッタと下
側トランジスタのコレクタの間に接続され、バイポーラ
の変形型の場合に、上記抵抗は、入力インピーダンスが
略一定になる範囲である電流範囲を増加させる。信号入
力は２個の負帰還抵抗の間にある。ダイオードとして接
続された第２の抵抗と、下側電位との間に第２の負帰還
抵抗を接続してもよい。
【０００８】バイポーラ回路に対し、２個の負帰還抵抗
は、略同一の抵抗を有するよう選択される。負帰還抵抗
と、トランジスタの寄生インピーダンスとからなる全負
帰還抵抗の最適な値は、入力インピーダンスの略２／３
に一致する。換言すれば、負帰還抵抗は、寄生エミッタ
及びベースインピーダンスを考慮に入れて相応して選択
されるべきである。従って、トランジスタの寄生インピ
ーダンスのため、負帰還抵抗の一方又は両方を省く必要
がある場合がある。２個の抵抗と、２個の負帰還抵抗と
からなる上記回路は、信号分岐と呼ばれる。
【０００９】上側トランジスタの略一定の入力インピー
ダンスを得るため、上側トランジスタのベース電圧は一
定でなければならない。下側の端が下側電位にあり、そ
こに供給される一定零入力電流Ｉ0 を有する上記回路、
即ち、信号分岐の複製を用いることにより、上側トラン
ジスタのベース電圧を一定に保つことが可能である。零
入力電流を発生する上記信号分岐の複製は、ミラー分岐
と呼ばれる。この例の場合に、基準分岐の上側トランジ
スタはダイオードと同様に接続されている。一定電流
（零入力電流）がこのミラー分岐を流れる。信号入力に
供給される電流が無いならば、上記零入力電流Ｉ0 は信
号分岐内を同様に流れる。ミラー分岐の上側トランジス
タのベースとエミッタの短絡の結果として、一定電圧が
信号分岐の上側トランジスタのベースに印加される。
【００１０】バイポーラトランジスタとＭＯＳトランジ
スタは、共に、本発明の回路を作成するため使用するこ
とが可能であり、バイポーラ変形の場合には、トランジ
スタの挙動が温度に依存するため、零入力電流が“ＰＴ
ＡＴ”電流源（ＰＴＡＴは、絶対温度に比例することを
意味する）によって発生されるので、零入力電流は絶対
温度に比例する。
【００１１】ＭＯＳトランジスタを含む回路を作成する
ときには、負帰還抵抗を無しで済ます方が有利である。
この例の場合に、回路は、基準抵抗及び基準電位を備
え、以下の式 Ｕ0 ＝ＵREF ＋ＲREF ・Ｉ0 が満たされるよう零入力電流Ｉ0 を制御する付加的な増
幅器を有し、付加的な増幅器を本質的に差動増幅器によ
って形成することが可能である。
【００１２】基準分岐と呼ばれ、信号分岐とミラー分岐
の間に設けられた信号分岐の更なる複製によって、バイ
ポーラ及びＭＯＳの両方の変形を補うことが更に可能で
あり、基準分岐の上側トランジスタのベース（又はゲー
ト）には、ミラー分岐の一定電圧が同様に供給される。
出力信号が信号分岐と基準分岐の上側トランジスタのコ
レクタの間でタップされる。このような態様により、到
来信号電流の符号が非常に小さい電流の場合でも、高信
頼性で認識し得る利点がある。
【００１３】
【発明の実施の形態】以下、添付図面を参照し、多数の
実施例を用いて本発明のより詳細な説明を行う。図６
は、トランジスタＴ1 と、コレクタ回路に接続され、信
号ＵOUT1がタップされた負荷抵抗ＲL とからなる従来の
ベース接続回路を示す図である。エミッタとベースの間
に生成された入力インピーダンスは小さいが、電流フロ
ーに依存しているので一定ではない。トランジスタＴ1
のベースには、定電圧源によって一定電圧が供給され
る。
【００１４】図１には、出力電圧ＵOUT1及びその反転Ｕ
OUT2が、夫々、上側負荷抵抗ＲL 及び下側負荷抵抗ＲL
でタップされるよう、従来のベース接続回路が相補型ベ
ース接続回路によって補われている本発明の第１の実施
例が示されている。トランジスタＴ1 によって形成され
た上側ベース接続回路の入力インピーダンスの変動は、
トランジスタＴ1 に相補型トランジスタＴ2 を備えた回
路の反対の変動によって平衡させられるので、影響が相
互に打ち消し合い、入力インピーダンスＲINの電流依存
性が、少なくとも小さい動作範囲の間で略一定である。
【００１５】２個の出力ＵOUT1及びＵOUT2は、同一信号
を発生するので、一方の出力は不要である。従って、関
係した動作の抵抗、上記例の場合にはＲL2を除去するこ
とが可能であり、別の出力で得られる電圧振幅と、電源
電圧の低下した回路の相応した有用性とを同時に増加さ
せる。技術的な理由から、ＮＰＮトランジスタはＰＮＰ
トランジスタよりも優れているので、好ましくは、図１
の下側部の出力ＵOUT2を無しで済ます方がよい。従っ
て、孤立したＰＮＰトランジスタの代わりに、非常に簡
単かつ費用的に低価格で製造可能なＰＮＰ基板の使用が
可能である。
【００１６】図２には、本発明の第２の実施例が示され
ている。図１に対応する回路内で相補型ＰＮＰを用いる
ことにより、入力インピーダンスが改良されたとして
も、回路の周波数域は、ＰＮＰトランジスタのより低い
トランシット周波数のため、低下させられる。このた
め、図２の回路によれば、相補型トランジスタＴ2 が、
トランジスタＴ1 と同一、即ち、同一タイプのトランジ
スタＴ2 によって置き換えられるが、これは、負荷抵抗
が無い場合に、ベース−エミッタ回路の電流−電圧特性
がＰＮＰトランジスタとＮＰＮトランジスタに対し同一
であるため、下側負荷抵抗ＲL の省略によって可能にな
る。更に、入力ノードとベースの一定電位の間のトラン
ジスタ特有の電流−電圧特性は、ベース接続回路の機能
に決定的である。コレクタは一定電位であるので、トラ
ンジスタＴ2 のベースが次にコレクタ電位であるよう、
この機能がダイオードとして接続されたＮＰＮトランジ
スタＴ 2 によって同様に充足される。その上、トランジ
スタＴ1 とＴ2 に対し同一のトランジスタタイプを使用
することにより、対称性のある回路の挙動が生成され
る。トランジスタの高い相互コンダクタンスの結果とし
て、図２に示されたバイポーラ変形型は、特に、小さい
信号（約１００ｍＶ）に適している。これにより、非常
に低電力のデータ伝送が可能になるが、相応して低い妨
害又は妨害からのシールドが必要である。
【００１７】２個の対称に置かれた適当な負帰還抵抗Ｒ
1 、Ｒ2 は、一定入力インピーダンスを得るため要求さ
れる。負帰還抵抗Ｒ1 、Ｒ2 と、寄生トランジスタイン
ピーダンスとからなる全負荷帰還抵抗の大きさは、分析
的に分かるように（図示しない）、入力インピーダンス
ＲINの略２／３に一致する。これは、実際に使用される
べき負帰還抵抗Ｒ1 、Ｒ2 が寄生インピーダンスを考慮
する必要があることを意味する。上記回路の入力インピ
ーダンスは、両方のトランジスタが略同一の寸法をなす
場合には略一定である。回路の対称性の結果として、差
動入力インピーダンスの特性曲線は、例えば、“アーリ
ー効果(early effect)”のような２次のオーダーの影響
が無視されたとき、動作点ＩIN＝０の周りで入力電流と
略対称性がある。一般的に、トランジスタは理想的な挙
動を行わないので、２次のオーダーの影響に起因して、
対称性が不完全である。負帰還抵抗Ｒ1 及びＲ2 が幾ら
か不一致の抵抗として選択されたならば、２次のオーダ
ーの影響が低減され、特性曲線の対称性が増加される。
【００１８】トランジスタＴ1 のベースの電圧は、本発
明に従って回路を動作させるため一定に保持される必要
がある。これを行うため、一定の零入力電流Ｉ0 が、ミ
ラー分岐２によって構成された回路の複製に加えられ
る。この信号分岐１の複製２は、トランジスタＴ1 及び
Ｔ2 と対応するトランジスタＴ3 及びＴ4 と、負帰還抵
抗Ｒ1 及びＲ2 と対応する抵抗Ｒ3 及びＲ4 とからな
る。ミラー分岐２は、信号分岐１と並列し、二つの分岐
のトランジスタＴ1 及びＴ3 の２個のベースは一体的に
接続されている。両方の分岐は、同一の下側電位ＧＮＤ
である。上側で、分岐は、点Ｙで供給された上側電位Ｖ
DDである。ミラー分岐２のトランジスタＴ3のベース−
コレクタ短絡によって、トランジスタＴ1 のベースは一
定電圧である。
【００１９】入力インピーダンスの値は、上記電流ミラ
ー原理に従って、構成要素の公差とは無関係に設定され
た被印加零入力電流Ｉ0 と、負帰還抵抗Ｒ1 、Ｒ2 の関
数である。回路の製造後、即ち、生産処理の終了後に、
最適な動作から離れることなく、上記値を変更し得な
い。トランジスタの温度依存性の挙動の結果として、図
２のバイポーラ回路の場合に、零入力電流Ｉ0 は、一定
インピーダンスを生成するため絶対温度に比例すること
が必要である。絶対温度に比例する電流の生成は、技術
用語“ＰＴＡＴ”電流源と呼ばれ、これ以上の説明を要
しない。
【００２０】図３には、バイポーラトランジスタＴ1 、
Ｔ2 、Ｔ3 及びＴ4 の代わりにＭＯＳトランジスタ
Ｍ1 、Ｍ2 、Ｍ3 及びＭ4 が使用される本発明による回
路の第３の実施例が示されている。この例の場合、回路
配置は、図２によるバイポーラ変形型と同一である。図
２の回路の場合と同様に、ＭＯＳ変形型は、一定の零入
力電流の印加が回路の複製によって実現されたゲート接
続モードのトランジスタＭ 1 及びＭ2 からなる。ミラー
分岐２と呼ばれる信号分岐１の複製は、負帰還抵抗Ｒ3
及びＲ4 と、トランジスタＭ3 及びＭ4 とからなる。図
３に示された負帰還抵抗Ｒ1 及びＲ2 は、ＭＯＳ変形型
の場合に、絶対的に欠くことができないと言う訳ではな
いので、省いても構わない。負帰還抵抗Ｒ1 及びＲ2 が
省略されたならば、ミラー分岐内の対応する抵抗も省く
ことが必要である。しかし、トランジスタＭ2 のゲート
は信号入力に直に接続されているので、負帰還抵抗がト
ランジスタＭ2 の重大なゲート−ソース接続にある程度
の保護を与える。同様に、関係Ｒ1 〜２／３ＲINは、Ｍ
ＯＳ回路の場合に成立しない。ＭＯＳ変形型の場合と同
様に、一致しない負帰還抵抗を合わせることにより、２
次のオーダーの影響を略平衡させて除去し、回路の対称
性を増加させることが可能である。
【００２１】図４には、増幅器分岐によって補われた図
３の回路が示されている。製造に関係した重大な偏りの
結果として、ＭＯＳトランジスタＭ1 及びＭ2 のパラメ
ータ内で、ＭＯＳ回路、即ち、付加的な増幅器分岐の場
合には、付加的な測定を行う必要がある。対称的に示さ
れた増幅器は、以下の式 Ｕ0 ＝ＵREF ＋ＲREF ・Ｉ0 が満たされるよう零入力電流を制御する。上記直線的な
規則の場合、ＮＭＯＳトランジスタのパラメータの入力
インピーダンスＲINに対する影響の良好な補償を得るこ
とが可能である。温度を補償するため、ＵREF は温度が
増加すると共に減少しなければならない。増幅器は、従
来の演算増幅器を用いて製造される。図示された回路
は、原理的に、ＰＭＯＳパラメータ又は電源電圧の何れ
にも依存しない。電力消費を削減するため、必ずしも急
速な変化を平衡させて除去する必要がないので、増幅器
及び基準分岐内の制御用の零入力電流が非常に小さくな
るよう選択される。Ｉ0 に比例する負荷抵抗と並列接続
された電流源によって、この段の電圧利得がより高くな
るよう選択される。
【００２２】図５には、図２の回路に対する対称的な相
補型回路が、信号分岐１と同一であり、信号分岐１とミ
ラー分岐２の間に設けられた基準分岐３によって表わさ
れている。信号分岐１と同様に、対称性のある分岐３
は、負荷抵抗ＲL と、ベース接続モードの上側トランジ
スタＴ5 と、２個の負帰還抵抗Ｒ5 及びＲ6 と、ダイオ
ードとして接続された下側トランジスタＴ6 とからな
る。トランジスタＴ5 のベースは、ミラー分岐２によっ
て一定電位に保たれる。基準分岐３は信号入力を有しな
いので、ミラー分岐２の加えられた電流Ｉ0 は、常に基
準分岐の中を流れる。この回路の出力信号ＵOUT は、負
荷抵抗ＲL1及びＲL2を介して上側電位ＶDDに接続された
トランジスタＴ1 とＴ5 のコレクタの間でタップされ
る。その動作を以下に説明する。
【００２３】信号入力電流ＩINが無い場合に、零入力電
流Ｉ0 が信号分岐１と基準分岐３の両方の中を流れるの
で、出力信号ＵOUT はゼロであり、両方の端子が従って
同一電位である。正の信号入力電流ＩINの場合には、ト
ランジスタＴ1 を流れる電流は少量であり、その結果と
して、ＲL1の電圧が低下する。しかし、ＲL2の電圧は同
一状態に保たれるので、その結果として、出力電圧Ｕ
OUT が負になる。負の信号入力電流の場合には、対応す
る応答が逆転されるので、ＵOUT の符号が相応して逆転
され、出力電圧ＵOUT が正になる。
【００２４】換言すれば、出力信号ＵOUT は、基準分岐
によって形成された“ゼロ”基準電位に関して対称的で
ある。図５に対応する本発明の受信器回路は、電流しか
評価しないので、送信器（図示しない）の技術は問題で
はなく、即ち、例えば、受信器がバイポーラで設計され
た場合に、送信器がＭＯＳ技術で設計されても構わな
い。更に、送信器の電源電圧（例えば、５Ｖ、３Ｖ又は
２Ｖ）の性質による影響がなく、送信器のＧＮＤ電位
は、ある限度の範囲内で受信器のＧＮＤ電位とは相違し
てもよく、種々のＧＮＤ電位の差が時間と共に変動しな
い限り、即ち、電位の間に“ハム”が存在しない限り、
信号処理に影響を与えることがない。電流の評価に起因
して、ＧＮＤ電位の間の電位差の発生が許容されるの
で、１本の線路しか必要とされない。従って、異なる電
源電圧を備えた回路の間のインタフェースとして上記回
路を使用することが可能である。
【００２５】一般的に言うと、上記回路は、チップ−ツ
ウ−チップ接続、チップ上（即ち、チップ内）の接続、
及び、アナログ回路のため使用可能である。本発明によ
る回路の実施例の上記分岐、即ち、信号分岐、ミラー分
岐及び基準分岐は、製造技術の点で同一であることが必
要である。上記例の場合、上側トランジスタの各々と、
下側トランジスタの各々が、上側負帰還抵抗の各々と、
下側負帰還抵抗の各々と共に、同一であることが重要で
ある。これに対し、上側トランジタは下側トランジスタ
とは異なり、従って、上記の如く回路の対称性を増大さ
せるため、上側負帰還抵抗が下側負帰還抵抗とは異な
る。
【図面の簡単な説明】
【図１】トランジスタと相補型トランジスタを備えた本
発明の第１の実施例の回路図である。
【図２】同一のトランジスタを備えた本発明の第２のバ
イポーラ変形型の実施例の回路図である。
【図３】ＭＯＳトランジスタを備えた本発明の第３の実
施例の回路図である。
【図４】付加的な増幅器部を備えた図３に対応する回路
図である。
【図５】対称性のある分岐によって補われた図２又は図
３に従う回路図である。
【図６】従来のベース接続回路を表わす図である。
【符号の説明】
１ 信号分岐 ２ ミラー分岐 ３ 基準分岐 ４ 増幅器 ５ 演算増幅器 ＲIN 入力インピーダンス ＩIN 信号入力電流 Ｔ1 ，Ｍ1 ，Ｔ3 ，Ｍ3 ，Ｔ5 ，Ｍ5 上側トランジ
スタ Ｔ2 ，Ｍ2 ，Ｔ4 ，Ｍ4 ，Ｔ6 ，Ｍ6 下側トランジ
スタ ＲL ，ＲL1，ＲL2 負荷抵抗 Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 ，Ｒ5 ，Ｒ6 負帰還抵抗 Ｉ0 零入力電流 ＵOUT 出力信号 ＶDD 上側電位 ＧＮＤ 下側電位 ＵREF 基準電位 ＲREF 基準抵抗

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 信号入力（ＩIN）がエミッタに供給さ
    れ、ベース又はゲートに一定電圧が印加されるベース接
    続モード又はゲート接続モードの上側トランジスタ（Ｔ
    1 ，Ｍ1 ）と、コレクタ回路内にあり、上側電位
    （ＶDD）に接続され、上記上側トランジスタ（Ｔ1 ，Ｍ
    1 ）に供給される電圧出力信号（ＵOUT1，ＵOU T ）を発
    生する負荷抵抗（ＲL ）とからなる一定入力インピーダ
    ンスを有する受信器回路であって、 下側トランジスタ（Ｔ2 ，Ｍ2 ）のエミッタ−コレクタ
    路又はソース−ドレイン路が上記上側トランジスタ（Ｔ
    1 ，Ｍ1 ）と下側電位（ＧＮＤ）の間に接続されている
    ことを特徴とする回路。
  2. 【請求項２】 上記第２のトランジスタ（Ｔ2 ）は上記
    第１のトランジスタに対し相補型であることを特徴とす
    る請求項１記載の回路。
  3. 【請求項３】 上記第２のトランジスタ（Ｔ2 ）は第２
    の負荷抵抗（ＲL2）を介して上記下側電位（ＧＮＤ）に
    接続されていることを特徴とする請求項２記載の回路。
  4. 【請求項４】 上記２個のトランジスタ（Ｔ1 ，Ｔ2 ）
    は同一であり、上記第２のトランジスタのエミッタが上
    記下側電位（ＧＮＤ）であり、上記第２のトランジスタ
    （Ｔ2 ）がダイオードとして接続されていることを特徴
    とする請求項１記載の回路。
  5. 【請求項５】 間に上記信号入力（ＩIN）のある上記２
    個の負帰還抵抗（Ｒ 1 ，Ｒ2 ）は、上記２個のトランジ
    スタ（Ｔ1 ，Ｔ2 ，Ｍ1 ，Ｍ2 ）の間、即ち、上記上側
    トランジスタ（Ｔ1 ，Ｍ1 ）のエミッタと上記下側トラ
    ンジスタ（Ｔ 2 ，Ｍ2 ）のコレクタの間に接続されてい
    ることを特徴とする請求項４記載の回路。
  6. 【請求項６】 上記第２のトランジスタ（Ｔ2 ，Ｍ2 ）
    と上記第２の負帰還抵抗（Ｒ2 ）の配列が置換されてい
    ることを特徴とする請求項５記載の回路。
  7. 【請求項７】 電流ミラーの原理に従って、２個のトラ
    ンジスタ（Ｔ3 ，Ｔ 4 ，Ｍ3 ，Ｍ4 ）と負帰還抵抗（Ｒ
    3 ，Ｒ4 ）とにより構成され、信号分岐の回路（１）の
    複製を表わすミラー分岐（２）を更に有し、その結果と
    して、上記上側トランジスタ（Ｔ1 ，Ｍ1 ）のベース電
    圧が一定に維持されることを特徴とする請求項６記載の
    回路。
  8. 【請求項８】 バイポーラトランジスタが使用されるこ
    とを特徴とする請求項１乃至７のうちいずれか１項記載
    の回路。
  9. 【請求項９】 上記負帰還抵抗（Ｒ1 ，Ｒ2 ）が略同一
    の抵抗を有することを特徴とする請求項８記載の回路。
  10. 【請求項１０】 上記２個の負帰還抵抗（Ｒ1 ，Ｒ2 ）
    が互いに異なることを特徴とする請求項９記載の回路。
  11. 【請求項１１】 上記負帰還回路Ｒ1 が略２／３ＲINと
    一致することを特徴とする請求項９又は１０記載の回
    路。
  12. 【請求項１２】 零入力電流（Ｉ0 ）は“ＰＴＡＴ”電
    流源によって発生され、上記零入力電流（Ｉ0 ）が絶対
    温度に比例することを特徴とする請求項９乃至１１のう
    ちいずれか１項記載の回路。
  13. 【請求項１３】 ＭＯＳトランジスタが使用されること
    を特徴とする請求項１乃至７のうちいずれか１項記載の
    回路。
  14. 【請求項１４】 上記負帰還抵抗（Ｒ1 ，Ｒ2 ）が無し
    で済まされることを特徴とする請求項１３記載の回路。
  15. 【請求項１５】 基準抵抗（ＲREF ）及び基準電圧（Ｕ
    REF ）を伴い、以下の式 Ｕ0 ＝ＵREF ＋ＲREF ・Ｉ0 が満たされるよう上記零入力電流（Ｉ0 ）を制御する付
    加的な増幅器（４）を更に有することを特徴とする請求
    項１３又は１４記載の回路。
  16. 【請求項１６】 上記付加的な増幅器（４）が差動増幅
    器（５）を有することを特徴とする請求項１５記載の回
    路。
  17. 【請求項１７】 上記信号分路（１）の更なる複製が、
    ２個の別のトランジスタ（Ｔ5 ，Ｔ6 ）と、２個の抵抗
    （Ｒ5 ，Ｒ6 ）とにより構成される基準分岐（３）とし
    て、上記信号分岐（１）と上記ミラー分岐（２）の間に
    設けられ、 上記基準分岐（３）の上側トランジスタ（Ｔ5 ）が一定
    電圧に維持され、 上記出力信号（ＵOUT ）が、負荷抵抗（ＲL1，ＲL2）を
    介して上記上側電位（ＶDD）に接続された上記信号分岐
    （１）及び上記基準分岐（３）の各々の上側トランジス
    タ（Ｔ1 ，Ｔ5 ）の２個のコレクタの間でタップされる
    ことを特徴とする請求項１乃至１６のうちいずれか１項
    記載の回路。
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