JP2572528B2 - データ記憶装置 - Google Patents
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B33/12—Disposition of constructional parts in the apparatus, e.g. of power supply, of modules
- G11B33/121—Disposition of constructional parts in the apparatus, e.g. of power supply, of modules the apparatus comprising a single recording/reproducing device
- G11B33/122—Arrangements for providing electrical connections, e.g. connectors, cables, switches
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
- G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
- G01R33/09—Magnetoresistive devices
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B2005/0002—Special dispositions or recording techniques
- G11B2005/0005—Arrangements, methods or circuits
- G11B2005/001—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure
- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
- G11B2005/0016—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation of magnetoresistive transducers
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Landscapes
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Recording Or Reproducing By Magnetic Means (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、磁気抵抗（ｍａｇｎｅ
ｔｏｒｅｓｉｓｔｉｖｅ；ＭＲ）センサからの信号を増
幅して読取り信号を検出するため、および前記センサを
バイアスすると共に切り替えるために増幅回路を用いる
ディスク記憶装置に関するものである。特に本発明は読
取り−書込みの切り替えを高速に行い、かつ低い供給電
圧で、しかも単一の（接地）電源で作動し得るＭＲセン
サ用の改良型低雑音増幅回路に関するものである。
ｔｏｒｅｓｉｓｔｉｖｅ；ＭＲ）センサからの信号を増
幅して読取り信号を検出するため、および前記センサを
バイアスすると共に切り替えるために増幅回路を用いる
ディスク記憶装置に関するものである。特に本発明は読
取り−書込みの切り替えを高速に行い、かつ低い供給電
圧で、しかも単一の（接地）電源で作動し得るＭＲセン
サ用の改良型低雑音増幅回路に関するものである。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０７／９４６，２０８号の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
の基礎たる米国特許出願第０７／９４６，２０８号の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】１９９２年６月１５日付けの「磁気抵抗
センサ用低電圧−低電力増幅器」なる名称の米国特許出
願第０７／９１４，２７８号（Ｄｏｃｋｅｔ ＳＡ ９
−９２−０３３）には、ディスク記憶装置における磁気
抵抗（ＭＲ）検知素子により発生される信号を同時にバ
イアスし、かつ増幅するのに共通モード阻止性能を持た
ないシングルエンド形入力を伴なう低雑音，低電力，低
電圧の増幅回路が記載されている。この増幅回路は単一
の（接地）電源を具えている。ディスクファイルのヘッ
ド／ディスクアセンブリは高導電性の静電的に遮蔽した
金属包囲体により完全に囲まれ、この金属包囲体はファ
ラデーケージとして作動し、かつＭＲ素子を増幅回路と
接続するリード線を、大きく、かつ立上り／立下り時間
が速い過渡電圧から隔離する。
センサ用低電圧−低電力増幅器」なる名称の米国特許出
願第０７／９１４，２７８号（Ｄｏｃｋｅｔ ＳＡ ９
−９２−０３３）には、ディスク記憶装置における磁気
抵抗（ＭＲ）検知素子により発生される信号を同時にバ
イアスし、かつ増幅するのに共通モード阻止性能を持た
ないシングルエンド形入力を伴なう低雑音，低電力，低
電圧の増幅回路が記載されている。この増幅回路は単一
の（接地）電源を具えている。ディスクファイルのヘッ
ド／ディスクアセンブリは高導電性の静電的に遮蔽した
金属包囲体により完全に囲まれ、この金属包囲体はファ
ラデーケージとして作動し、かつＭＲ素子を増幅回路と
接続するリード線を、大きく、かつ立上り／立下り時間
が速い過渡電圧から隔離する。
【０００４】こうした回路は４．５ボルト程度の低い供
給電圧で極めて満足に作動する。しかし、共通モード阻
止性能をなくすためにシングルエンド形入力を含むと共
に前記引用文献に教示されているような単一の（接地）
供給電圧を用いるだけでなく、３ボルト程度の低い供給
電圧で作動できる構成の増幅回路の需要がある。このよ
うな需要があるのは、ラップ−トップおよびノートブッ
クコンピュータ用のハードディスクドライブの如きバッ
テリ駆動のローエンド記憶装置に使用するＭＲセンサが
目下提案されているからである。こうしたタイプの装置
は電力消費が極めて低く、しかも供給電圧が４．５ボル
ト以下のアクチュエータ−エレクトロニクス（ＡＥ）モ
ジュールを必要とする。
給電圧で極めて満足に作動する。しかし、共通モード阻
止性能をなくすためにシングルエンド形入力を含むと共
に前記引用文献に教示されているような単一の（接地）
供給電圧を用いるだけでなく、３ボルト程度の低い供給
電圧で作動できる構成の増幅回路の需要がある。このよ
うな需要があるのは、ラップ−トップおよびノートブッ
クコンピュータ用のハードディスクドライブの如きバッ
テリ駆動のローエンド記憶装置に使用するＭＲセンサが
目下提案されているからである。こうしたタイプの装置
は電力消費が極めて低く、しかも供給電圧が４．５ボル
ト以下のアクチュエータ−エレクトロニクス（ＡＥ）モ
ジュールを必要とする。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ＭＲ
検出素子により発生される信号を増幅し、かつバイアス
する増幅回路を具えているディスク記憶装置を提供する
ことにある。
検出素子により発生される信号を増幅し、かつバイアス
する増幅回路を具えているディスク記憶装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明によるディスク記
憶装置における増幅回路は、各々が共通の接地点および
共通の供給電圧源を基準として接続されるバイアス段，
増幅段および整合段を具えている。
憶装置における増幅回路は、各々が共通の接地点および
共通の供給電圧源を基準として接続されるバイアス段，
増幅段および整合段を具えている。
【０００７】バイアス段はＭＲ素子を定電流でバイアス
する基準電圧源を具えている。増幅段はＭＲ素子からの
シングルエンド形の電圧信号を、電圧信号の直流成分が
除去された増幅されたシングルエンド形出力電圧信号に
変換する。整合段は帰還回路を必要とせずにシングルエ
ンド形出力電圧信号を微分出力電圧信号に変換する。増
幅段における利得縮退抵抗および整合段における一対の
レベル−シフト抵抗は増幅段の利得の調整および／また
は増幅回路の飽和を防止する。
する基準電圧源を具えている。増幅段はＭＲ素子からの
シングルエンド形の電圧信号を、電圧信号の直流成分が
除去された増幅されたシングルエンド形出力電圧信号に
変換する。整合段は帰還回路を必要とせずにシングルエ
ンド形出力電圧信号を微分出力電圧信号に変換する。増
幅段における利得縮退抵抗および整合段における一対の
レベル−シフト抵抗は増幅段の利得の調整および／また
は増幅回路の飽和を防止する。
【０００８】増幅段には分離抵抗を設け、これをバイア
ス段と接地点（大地）との間に設け、これにより増幅段
が飽和しないようにすると共に、ＭＲ素子を増幅回路と
接続する配線の付近における漂遊接地電流により生ずる
雑音に対する増幅回路の感度を最小にするのが好適であ
る。
ス段と接地点（大地）との間に設け、これにより増幅段
が飽和しないようにすると共に、ＭＲ素子を増幅回路と
接続する配線の付近における漂遊接地電流により生ずる
雑音に対する増幅回路の感度を最小にするのが好適であ
る。
【０００９】請求項１記載の発明は、データが記憶さ
れ、かつ大地電位を基準とする少なくとも１個のデータ
記憶媒体と；前記データ記憶媒体からのデータを検知す
るための少なくとも１個の磁気抵抗検知素子と；各々が
共通の電圧源および大地電位を基準とするバイアス段，
増幅段および整合段を具えている増幅回路と；を具えて
いるデータ記憶装置であって、 (i) 前記バイアス段は、各磁気抵抗素子（Ｒ１またはＲ
ｎ）を定電流で選択的にバイアスして、第１直流成分を
有するシングルエンド形電圧信号を発生させる基準電流
源を具え、 (ii)前記増幅段は前記シングルエンド形電圧信号を、第
２直流成分を有するも、第１直流成分は除去されるシン
グルエンド形増幅出力電圧信号に変換し、および (iii) 前記整合段はバイアスを発生し、このバイアスを
前記増幅段にかけて、前記シングルエンド形出力電圧信
号を第２直流成分がない差動出力電圧信号に変換し、か
つ、前記増幅段の利得調節および／または増幅回路の飽
和防止のための一対のレベルシフト抵抗（Ｒ６，Ｒ８）
を含むようにしたことを特徴とする。
れ、かつ大地電位を基準とする少なくとも１個のデータ
記憶媒体と；前記データ記憶媒体からのデータを検知す
るための少なくとも１個の磁気抵抗検知素子と；各々が
共通の電圧源および大地電位を基準とするバイアス段，
増幅段および整合段を具えている増幅回路と；を具えて
いるデータ記憶装置であって、 (i) 前記バイアス段は、各磁気抵抗素子（Ｒ１またはＲ
ｎ）を定電流で選択的にバイアスして、第１直流成分を
有するシングルエンド形電圧信号を発生させる基準電流
源を具え、 (ii)前記増幅段は前記シングルエンド形電圧信号を、第
２直流成分を有するも、第１直流成分は除去されるシン
グルエンド形増幅出力電圧信号に変換し、および (iii) 前記整合段はバイアスを発生し、このバイアスを
前記増幅段にかけて、前記シングルエンド形出力電圧信
号を第２直流成分がない差動出力電圧信号に変換し、か
つ、前記増幅段の利得調節および／または増幅回路の飽
和防止のための一対のレベルシフト抵抗（Ｒ６，Ｒ８）
を含むようにしたことを特徴とする。
【００１０】請求項２記載の発明は、前記増幅段は前記
バイアス段と大地との間に介挿された分離抵抗（Ｒ０）
を具え、この分離抵抗により前記増幅段の飽和を防止す
ると共に、各磁気抵抗素子を前記増幅段と接続する配線
付近における漂遊大地電流により生ずる雑音に対して前
記増幅段の感度が最小となるようにしたことを特徴とす
る。
バイアス段と大地との間に介挿された分離抵抗（Ｒ０）
を具え、この分離抵抗により前記増幅段の飽和を防止す
ると共に、各磁気抵抗素子を前記増幅段と接続する配線
付近における漂遊大地電流により生ずる雑音に対して前
記増幅段の感度が最小となるようにしたことを特徴とす
る。
【００１１】請求項３記載の発明は、前記増幅段は：前
記電圧信号の第１直流成分を除去する第１利得回路と；
前記整合段により発生される整合電圧によりバイアスが
かけられて、前記差動出力電圧信号に直流成分がなくな
るようにする第２利得回路とを具えていることを特徴と
する。
記電圧信号の第１直流成分を除去する第１利得回路と；
前記整合段により発生される整合電圧によりバイアスが
かけられて、前記差動出力電圧信号に直流成分がなくな
るようにする第２利得回路とを具えていることを特徴と
する。
【００１２】ここで、前記第１利得回路は、１個のバイ
アス電流源（Ｊ２）と、入力デバイス（Ｑ０）と、第１
負荷抵抗（Ｒ２）と、コンデンサ（Ｃ１）とを具え、前
記バイアス電流源を一方の基準電圧源（Ｖｃｃまたは大
地）と前記入力デバイスの一方の端子とに接続し、前記
第１負荷抵抗の一端を前記入力デバイスの他端に接続
し、かつ前記負荷抵抗の他端を他の基準電圧源（大地ま
たはＶｃｃ）に接続し、前記コンデンサを大地と前記入
力デバイスの前記一方の端子との間に介挿し、各磁気抵
抗素子を大地と前記入力デバイスの制御端子との間に選
択的に介挿し；および前記第２利得回路は、第２負荷抵
抗（Ｒ３）と、レベルシフトデバイス（Ｑ２）と、出力
デバイス（Ｑ３）と、縮退抵抗（Ｒ４）とを具え、前記
第２負荷抵抗を前記一方の基準電圧源と前記出力デバイ
スの一方の端子との間に介挿し、前記縮退抵抗を前記出
力デバイスの他方の端子と前記レベルシフトデバイスの
一方の端子との間に介挿し、レベルシフトデバイスの他
方の端子を前記他方の基準電圧源（大地またはＶｃｃ）
に接続し、レベルシフトデバイスの一端を前記第１負荷
抵抗の前記一端に接続し、出力デバイスの制御端子に前
記制御段より供給される電圧が印加されるようにするこ
とができる。
アス電流源（Ｊ２）と、入力デバイス（Ｑ０）と、第１
負荷抵抗（Ｒ２）と、コンデンサ（Ｃ１）とを具え、前
記バイアス電流源を一方の基準電圧源（Ｖｃｃまたは大
地）と前記入力デバイスの一方の端子とに接続し、前記
第１負荷抵抗の一端を前記入力デバイスの他端に接続
し、かつ前記負荷抵抗の他端を他の基準電圧源（大地ま
たはＶｃｃ）に接続し、前記コンデンサを大地と前記入
力デバイスの前記一方の端子との間に介挿し、各磁気抵
抗素子を大地と前記入力デバイスの制御端子との間に選
択的に介挿し；および前記第２利得回路は、第２負荷抵
抗（Ｒ３）と、レベルシフトデバイス（Ｑ２）と、出力
デバイス（Ｑ３）と、縮退抵抗（Ｒ４）とを具え、前記
第２負荷抵抗を前記一方の基準電圧源と前記出力デバイ
スの一方の端子との間に介挿し、前記縮退抵抗を前記出
力デバイスの他方の端子と前記レベルシフトデバイスの
一方の端子との間に介挿し、レベルシフトデバイスの他
方の端子を前記他方の基準電圧源（大地またはＶｃｃ）
に接続し、レベルシフトデバイスの一端を前記第１負荷
抵抗の前記一端に接続し、出力デバイスの制御端子に前
記制御段より供給される電圧が印加されるようにするこ
とができる。
【００１３】請求項４記載の発明は、前記整合段は：前
記増幅電圧信号の第２直流成分を複製して、基準電圧を
発生させる基準電圧回路と；前記差動出力電圧信号の一
方の半部を発生するダミー回路であって、差動出力電圧
信号の他方の半部は前記増幅段の一方の利得回路から供
給するダミー回路と；前記一方の利得回路および前記ダ
ミー回路に等しいバイアスを与えるために整合電圧を発
生する整合電圧回路と；を具えていることを特徴とす
る。
記増幅電圧信号の第２直流成分を複製して、基準電圧を
発生させる基準電圧回路と；前記差動出力電圧信号の一
方の半部を発生するダミー回路であって、差動出力電圧
信号の他方の半部は前記増幅段の一方の利得回路から供
給するダミー回路と；前記一方の利得回路および前記ダ
ミー回路に等しいバイアスを与えるために整合電圧を発
生する整合電圧回路と；を具えていることを特徴とす
る。
【００１４】ここで、前記増幅段はバイポーラ入力デバ
イスを具え、および前記基準電圧回路はバイポーラデバ
イスを具えて、バイポーラ入力デバイスをバイアスする
ことによる電流の損失を基準電圧回路にて整合すること
を請け合うようにしてもよい。
イスを具え、および前記基準電圧回路はバイポーラデバ
イスを具えて、バイポーラ入力デバイスをバイアスする
ことによる電流の損失を基準電圧回路にて整合すること
を請け合うようにしてもよい。
【００１５】前記基準電圧回路は：前記増幅段の他方の
利得回路におけるバイアス電流源（Ｊ２）に整合される
電流源（Ｊ３）と；前記電流源（Ｊ３）に接続され、お
よび前記増幅段の前記一方の利得回路における負荷抵抗
（Ｒ２）に整合されて、基準電圧（Ｖｒ）を発生する抵
抗（Ｒ７）とを具えることができる。
利得回路におけるバイアス電流源（Ｊ２）に整合される
電流源（Ｊ３）と；前記電流源（Ｊ３）に接続され、お
よび前記増幅段の前記一方の利得回路における負荷抵抗
（Ｒ２）に整合されて、基準電圧（Ｖｒ）を発生する抵
抗（Ｒ７）とを具えることができる。
【００１６】前記ダミー回路は、第１および第２ミラー
トランジスタ（Ｑ５，Ｑ４）と、一方のレベルシフト抵
抗（Ｒ６）と、ダミー負荷抵抗（Ｒ５）とを具え、前記
第１ミラートランジスタ（Ｑ５）を前記基準電圧回路に
よって与えられる基準電圧に接続し、かつ前記第２ミラ
ートランジスタ（Ｑ４）を前記一方のレベルシフト抵抗
を介して前記第１ミラートランジスタに接続すると共
に、ダミー負荷抵抗および前記増幅段における出力デバ
イスに接続し；および、前記整合電圧回路は、整合電圧
設定電流源（Ｊ４）と、第３および第４ミラートランジ
スタ（Ｑ７，Ｑ８）と、他方のレベルシフト抵抗（Ｒ
８）とを具え、前記第３および第４ミラートランジスタ
を前記他方のレベルシフト抵抗を介して相互接続し、お
よび前記電圧設定電流源（Ｊ４）を前記第１ミラートラ
ンジスタおよび前記第２ミラートランジスタに接続する
と共に前記出力デバイスに接続し、前記第３および第４
ミラートランジスタと前記他方のレベルシフト抵抗に電
流を供給して、基準電圧に対して調整されてダミー回路
および増幅段を等しくバイアスする整合電圧を発生させ
るようにすることができる。
トランジスタ（Ｑ５，Ｑ４）と、一方のレベルシフト抵
抗（Ｒ６）と、ダミー負荷抵抗（Ｒ５）とを具え、前記
第１ミラートランジスタ（Ｑ５）を前記基準電圧回路に
よって与えられる基準電圧に接続し、かつ前記第２ミラ
ートランジスタ（Ｑ４）を前記一方のレベルシフト抵抗
を介して前記第１ミラートランジスタに接続すると共
に、ダミー負荷抵抗および前記増幅段における出力デバ
イスに接続し；および、前記整合電圧回路は、整合電圧
設定電流源（Ｊ４）と、第３および第４ミラートランジ
スタ（Ｑ７，Ｑ８）と、他方のレベルシフト抵抗（Ｒ
８）とを具え、前記第３および第４ミラートランジスタ
を前記他方のレベルシフト抵抗を介して相互接続し、お
よび前記電圧設定電流源（Ｊ４）を前記第１ミラートラ
ンジスタおよび前記第２ミラートランジスタに接続する
と共に前記出力デバイスに接続し、前記第３および第４
ミラートランジスタと前記他方のレベルシフト抵抗に電
流を供給して、基準電圧に対して調整されてダミー回路
および増幅段を等しくバイアスする整合電圧を発生させ
るようにすることができる。
【００１７】前記増幅段に利得縮退抵抗（Ｒ４）を設
け、かつ前記増幅段の利得調整および／または増幅回路
の飽和防止のために前記整合段に一対のレベルシフト抵
抗（Ｒ６，Ｒ８）を設けることができる。
け、かつ前記増幅段の利得調整および／または増幅回路
の飽和防止のために前記整合段に一対のレベルシフト抵
抗（Ｒ６，Ｒ８）を設けることができる。
【００１８】複数個の電流源（Ｊ２，Ｊ３，Ｊ４）を設
け、これらの電流源の内の少なくとも１つを可調整と
し、その電流値を変えられるようにし、残りの電流源が
前記電流値に整合する電流を供給して、増幅回路の利得
を自動的にそれ相当に変えられるようにすることができ
る。
け、これらの電流源の内の少なくとも１つを可調整と
し、その電流値を変えられるようにし、残りの電流源が
前記電流値に整合する電流を供給して、増幅回路の利得
を自動的にそれ相当に変えられるようにすることができ
る。
【００１９】
【作用】上述した各回路構成は３ボルト程度の低い供給
電圧で満足に作動すると共にヘッド切り替えを低雑音の
プログラマブルバイアス電流ならびにプログラマブルの
利得で行うことができる。
電圧で満足に作動すると共にヘッド切り替えを低雑音の
プログラマブルバイアス電流ならびにプログラマブルの
利得で行うことができる。
【００２０】上述した増幅回路は、低電圧ＭＲアクチュ
エータ−エレクトロニクスモジュールの前置増幅回路部
分に組込んだ場合に、約３ボルト程度の低い電源電圧で
満足に作動する。
エータ−エレクトロニクスモジュールの前置増幅回路部
分に組込んだ場合に、約３ボルト程度の低い電源電圧で
満足に作動する。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２２】図１に示すように、本発明のこの実施例に
よる増幅回路１０は、ディスク記憶装置における複数個
のＭＲ検知素子（いわゆるヘッド）用の前置増幅回路と
して用いられる。回路１０は選択した１個のヘッドから
の信号を増幅して、ＭＲヘッドの内のその選択されたヘ
ッドにより記憶ディスク１２から読取られる電気信号を
検出し易くする。回路１０は選択ヘッドをバイアスする
と共にヘッド間での選択的な切換えもする。図面の簡易
化のために２つのＭＲヘッドＲ１，Ｒｎを示してあるだ
けである。
よる増幅回路１０は、ディスク記憶装置における複数個
のＭＲ検知素子（いわゆるヘッド）用の前置増幅回路と
して用いられる。回路１０は選択した１個のヘッドから
の信号を増幅して、ＭＲヘッドの内のその選択されたヘ
ッドにより記憶ディスク１２から読取られる電気信号を
検出し易くする。回路１０は選択ヘッドをバイアスする
と共にヘッド間での選択的な切換えもする。図面の簡易
化のために２つのＭＲヘッドＲ１，Ｒｎを示してあるだ
けである。
【００２３】増幅回路１０はバイアス段Ａ，増幅段Ｂお
よび整合段Ｃを具えており、これらの各段は共通の給電
源Ｖｃｃおよび共通の接地点Ｇｎｄを基準として接続す
る。
よび整合段Ｃを具えており、これらの各段は共通の給電
源Ｖｃｃおよび共通の接地点Ｇｎｄを基準として接続す
る。
【００２４】バイアス段 バイアス段Ａは選択したＭＲヘッド（以後このヘッドは
Ｒ１とする）を電流源Ｊ１からの規定のバイアス電流Ｉ
ｂでバイアスする。このバイアス電流Ｉｂは、シリコン
チップに内在するバンドギャップ基準電圧から取出し
て、高精度の基準抵抗（図示せず）によりバイアス電流
に変換するのが好適である。かかるバイアス電流源Ｊ１
ならびに回路１０における全ての電流源は、スイッチＳ
ＯN およびＳ１N の切替アームが図１に示す位置によっ
て示されるようなアイドル（すなわち待機）モードの動
作中には一時的にターン・オフさせることができる。ス
イッチＳＯN は電流源Ｊ１とヘッドの接続を制御するの
に対し、スイッチＳ１N は増幅段Ｂとヘッドの接続を制
御する。
Ｒ１とする）を電流源Ｊ１からの規定のバイアス電流Ｉ
ｂでバイアスする。このバイアス電流Ｉｂは、シリコン
チップに内在するバンドギャップ基準電圧から取出し
て、高精度の基準抵抗（図示せず）によりバイアス電流
に変換するのが好適である。かかるバイアス電流源Ｊ１
ならびに回路１０における全ての電流源は、スイッチＳ
ＯN およびＳ１N の切替アームが図１に示す位置によっ
て示されるようなアイドル（すなわち待機）モードの動
作中には一時的にターン・オフさせることができる。ス
イッチＳＯN は電流源Ｊ１とヘッドの接続を制御するの
に対し、スイッチＳ１N は増幅段Ｂとヘッドの接続を制
御する。
【００２５】かくして、バイアス電流ＩｂとヘッドＲ１
の定常状態の（すなわち直流）抵抗値との積であるバイ
アス電圧（第１直流成分）Ｖｂを選択ＭＲヘッドＲ１の
端子間に発生させる。ＭＲヘッドＲ１の端子間には、こ
のヘッドがバイアス電圧Ｖｂによりバイアスされて、磁
束反転がディスク１２から読取られるデータとして検知
される時に電圧信号を現われる。バイアス電圧Ｖｂおよ
び信号電圧はＭＲヘッドＲ１の一端におけるノードＶｉ
ｎに、このヘッドの他端が接地される時に現われる。バ
イアス段Ａを増幅段Ｂに接続すると、ヘッドＲ１の前記
他端は余儀なく交流接地、すなわち「低」端子に接続さ
れる。これによりノードＶｉｎは「高」端子となり、こ
の端子には増幅すべき電圧信号が現われる。
の定常状態の（すなわち直流）抵抗値との積であるバイ
アス電圧（第１直流成分）Ｖｂを選択ＭＲヘッドＲ１の
端子間に発生させる。ＭＲヘッドＲ１の端子間には、こ
のヘッドがバイアス電圧Ｖｂによりバイアスされて、磁
束反転がディスク１２から読取られるデータとして検知
される時に電圧信号を現われる。バイアス電圧Ｖｂおよ
び信号電圧はＭＲヘッドＲ１の一端におけるノードＶｉ
ｎに、このヘッドの他端が接地される時に現われる。バ
イアス段Ａを増幅段Ｂに接続すると、ヘッドＲ１の前記
他端は余儀なく交流接地、すなわち「低」端子に接続さ
れる。これによりノードＶｉｎは「高」端子となり、こ
の端子には増幅すべき電圧信号が現われる。
【００２６】増幅段 増幅段Ｂは２段のシングルエンド増幅器であり、２つの
利得回路を有している。第１利得回路は入力デバイスＱ
０，入力バイアス電流源Ｊ２，第１負荷抵抗Ｒ２，コン
デンサＣ１および好ましくは分離抵抗Ｒ０も具えてい
る。第１利得回路の目的は、この第１利得回路の出力端
子における電圧信号の直流成分を除去し、かつ増幅回路
の低周波（−３ｄＢ）点を決定することにある。第１直
流成分を含む入力信号が第１利得回路に入力され、入力
はそこで増幅されて第１負荷抵抗Ｒ２間に生ずる。この
増幅された信号は、第２利得回路内のレベルシフトデバ
イスＱ２のベースに入力される。
利得回路を有している。第１利得回路は入力デバイスＱ
０，入力バイアス電流源Ｊ２，第１負荷抵抗Ｒ２，コン
デンサＣ１および好ましくは分離抵抗Ｒ０も具えてい
る。第１利得回路の目的は、この第１利得回路の出力端
子における電圧信号の直流成分を除去し、かつ増幅回路
の低周波（−３ｄＢ）点を決定することにある。第１直
流成分を含む入力信号が第１利得回路に入力され、入力
はそこで増幅されて第１負荷抵抗Ｒ２間に生ずる。この
増幅された信号は、第２利得回路内のレベルシフトデバ
イスＱ２のベースに入力される。
【００２７】スイッチＳ２N は、回路の残りの部分から
コンデンサＣ１を一時的に切り離すことによってアイド
ルモードの動作中コンデンサＣ１に電圧を保持する。
コンデンサＣ１を一時的に切り離すことによってアイド
ルモードの動作中コンデンサＣ１に電圧を保持する。
【００２８】入力デバイスＱ０はＰＮＰバイポーラトラ
ンジスタとすることができ、このトランジスタのベース
をノードＶｉｎに、コレクタを負荷抵抗Ｒ２に、エミッ
タを電流源Ｊ２とコンデンサＣ１に接続する。電流源Ｊ
２は入力デバイスＱ０用のバイアス電流を供給する働き
をする。バイアス電流とトランジスタの増幅率との積が
電流源Ｊ２から抵抗Ｒ２を経て流れる電流の一部とな
る。しかし、バイアス電流のほとんどは電流源から負荷
抵抗Ｒ２を経て流れる。
ンジスタとすることができ、このトランジスタのベース
をノードＶｉｎに、コレクタを負荷抵抗Ｒ２に、エミッ
タを電流源Ｊ２とコンデンサＣ１に接続する。電流源Ｊ
２は入力デバイスＱ０用のバイアス電流を供給する働き
をする。バイアス電流とトランジスタの増幅率との積が
電流源Ｊ２から抵抗Ｒ２を経て流れる電流の一部とな
る。しかし、バイアス電流のほとんどは電流源から負荷
抵抗Ｒ２を経て流れる。
【００２９】分離抵抗Ｒ０はノードＶｉｎにおける直流
電位を僅かに高めるのに用いることができる。この電位
の上昇は入力デバイスＱ０の飽和を防ぎ、しかもＭＲヘ
ッドを前置増幅回路に接続する配線付近における漂遊接
地電流によって生ずる雑音電位に対する感度を最小とす
るのに望ましい。しかし分離抵抗Ｒ０の使用は装置の接
地点に対するＭＲヘッドの総電位を高め、これによりＭ
Ｒヘッドの露出した磁気抵抗細条と、磁気記録ディスク
１２の導電性基板との間における厳しい導電接触の有害
な影響を強めることになる。
電位を僅かに高めるのに用いることができる。この電位
の上昇は入力デバイスＱ０の飽和を防ぎ、しかもＭＲヘ
ッドを前置増幅回路に接続する配線付近における漂遊接
地電流によって生ずる雑音電位に対する感度を最小とす
るのに望ましい。しかし分離抵抗Ｒ０の使用は装置の接
地点に対するＭＲヘッドの総電位を高め、これによりＭ
Ｒヘッドの露出した磁気抵抗細条と、磁気記録ディスク
１２の導電性基板との間における厳しい導電接触の有害
な影響を強めることになる。
【００３０】コンデンサＣ１は注目する帯域幅（すなわ
ち、ＭＲヘッド間に発生する電圧信号の帯域幅）内にお
ける電流源Ｊ２からの雑音および分離抵抗Ｒ０からの雑
音を除去する。第１利得回路の利得は、電流源Ｊ２から
の電流の大きさであるエミッタ電流に対する熱電圧の比
をとることによって計算した等価エミッタ抵抗値に対す
る抵抗Ｒ２の抵抗値の比である。
ち、ＭＲヘッド間に発生する電圧信号の帯域幅）内にお
ける電流源Ｊ２からの雑音および分離抵抗Ｒ０からの雑
音を除去する。第１利得回路の利得は、電流源Ｊ２から
の電流の大きさであるエミッタ電流に対する熱電圧の比
をとることによって計算した等価エミッタ抵抗値に対す
る抵抗Ｒ２の抵抗値の比である。
【００３１】しかし、所要に応じて入力デバイスＱ０は
エンハンスメントモードのＰＦＥＴトランジスタとし、
そのゲートをノードＶｉｎに接続し、そのドレインを抵
抗Ｒ２に接続し、ソースを電流源Ｊ２とコンデンサＣ１
とに接続することができる。前述したように、電流源Ｊ
２は入力デバイスＱ０用のバイアス電流を供給する働き
をする。しかし、この場合には電流源Ｊ２からの全バイ
アス電流が負荷抵抗Ｒ２を経て流れる。入力デバイスＱ
０が飽和しないようにするためには、必要に応じて設け
る分離抵抗Ｒ０を用い、前述したようにノードＶｉｎに
おける直流電位を僅かに高めるのがよいが、この抵抗を
用いると前述したように不所望な影響を招くことにな
る。前述したようにコンデンサＣ１は関心のある帯域幅
内における電流源Ｊ２からの雑音および分離抵抗Ｒ０か
らの雑音を除去する。
エンハンスメントモードのＰＦＥＴトランジスタとし、
そのゲートをノードＶｉｎに接続し、そのドレインを抵
抗Ｒ２に接続し、ソースを電流源Ｊ２とコンデンサＣ１
とに接続することができる。前述したように、電流源Ｊ
２は入力デバイスＱ０用のバイアス電流を供給する働き
をする。しかし、この場合には電流源Ｊ２からの全バイ
アス電流が負荷抵抗Ｒ２を経て流れる。入力デバイスＱ
０が飽和しないようにするためには、必要に応じて設け
る分離抵抗Ｒ０を用い、前述したようにノードＶｉｎに
おける直流電位を僅かに高めるのがよいが、この抵抗を
用いると前述したように不所望な影響を招くことにな
る。前述したようにコンデンサＣ１は関心のある帯域幅
内における電流源Ｊ２からの雑音および分離抵抗Ｒ０か
らの雑音を除去する。
【００３２】入力デバイスＱ０をＰＦＥＴとする場合、
第１利得回路の利得は抵抗Ｒ２の抵抗値とデバイスＱ０
の相互コンダクタンスとに比例する。この相互コンダク
タンスは電流源Ｊ２からのドレイン電流およびＰＦＥＴ
の幅対長さの比に比例する。
第１利得回路の利得は抵抗Ｒ２の抵抗値とデバイスＱ０
の相互コンダクタンスとに比例する。この相互コンダク
タンスは電流源Ｊ２からのドレイン電流およびＰＦＥＴ
の幅対長さの比に比例する。
【００３３】第１利得回路に要求される低周波数ロール
オフはコンデンサＣ１と、エミッタ（Ｑ０をバイポーラ
トランジスタとする場合）またはドレイン（Ｑ０をＰＦ
ＥＴとする場合）における等価抵抗値とのＲＣ時定数を
用いて計算することができる。
オフはコンデンサＣ１と、エミッタ（Ｑ０をバイポーラ
トランジスタとする場合）またはドレイン（Ｑ０をＰＦ
ＥＴとする場合）における等価抵抗値とのＲＣ時定数を
用いて計算することができる。
【００３４】第２利得回路は第２負荷抵抗Ｒ３，縮退
（ｄｅｇｅｎｅｒａｔｉｏｎ）抵抗Ｒ４，レベルシフト
デバイスＱ２および出力デバイスＱ３を具えている。レ
ベルシフトデバイスＱ２は抵抗Ｒ２間の増幅信号電圧の
レベルを利得縮退抵抗Ｒ４の一端にシフトする。出力デ
バイスＱ３は縮退抵抗Ｒ４の他端における増幅信号電圧
のシフトされた電圧を増幅する。この増幅された信号は
第２負荷抵抗Ｒ３の一端に出力信号として現われる。第
２利得回路の利得は実効エミッタ／縮退抵抗値Ｒｅに対
する第２負荷抵抗Ｒ３の抵抗値の比として計算すること
ができる。抵抗値Ｒｅは縮退抵抗Ｒ４と、トランジスタ
Ｑ３およびＱ２のエミッタの抵抗値の和である。さら
に、出力デバイスＱ３のベースは整合段Ｃからの整合電
圧Ｖｍによりバイアスされる。
（ｄｅｇｅｎｅｒａｔｉｏｎ）抵抗Ｒ４，レベルシフト
デバイスＱ２および出力デバイスＱ３を具えている。レ
ベルシフトデバイスＱ２は抵抗Ｒ２間の増幅信号電圧の
レベルを利得縮退抵抗Ｒ４の一端にシフトする。出力デ
バイスＱ３は縮退抵抗Ｒ４の他端における増幅信号電圧
のシフトされた電圧を増幅する。この増幅された信号は
第２負荷抵抗Ｒ３の一端に出力信号として現われる。第
２利得回路の利得は実効エミッタ／縮退抵抗値Ｒｅに対
する第２負荷抵抗Ｒ３の抵抗値の比として計算すること
ができる。抵抗値Ｒｅは縮退抵抗Ｒ４と、トランジスタ
Ｑ３およびＱ２のエミッタの抵抗値の和である。さら
に、出力デバイスＱ３のベースは整合段Ｃからの整合電
圧Ｖｍによりバイアスされる。
【００３５】整合段 整合段Ｃは増幅段Ｂのシングル−エンド形出力信号をさ
らに信号処理するのに好適なダブルエンド（差動）信号
に変換する。整合段Ｃを増幅段Ｂに接続し、それと整合
させる。すなわち、双方の段における多数の電流源およ
びデバイスを互いに整合させる。この整合は臨界回路素
子を物理的に互いに近付けて配置し、かつ、こうした素
子および整合段Ｃにおける電流源Ｊ３の如き臨界電流源
を増幅段Ｂの電流源Ｊ２と基準化（ｓｃａｌｉｎｇ）ま
たは整合させることにより達成される。
らに信号処理するのに好適なダブルエンド（差動）信号
に変換する。整合段Ｃを増幅段Ｂに接続し、それと整合
させる。すなわち、双方の段における多数の電流源およ
びデバイスを互いに整合させる。この整合は臨界回路素
子を物理的に互いに近付けて配置し、かつ、こうした素
子および整合段Ｃにおける電流源Ｊ３の如き臨界電流源
を増幅段Ｂの電流源Ｊ２と基準化（ｓｃａｌｉｎｇ）ま
たは整合させることにより達成される。
【００３６】なお、本明細書にて用いられる「整合（ｍ
ａｔｃｈｉｎｇ）」なる用語は段ＢとＣにおける電流ま
たは電圧の直接整合か、またはこのような電流または電
圧間の比率関係の整合いずれをも包括的に含むものとす
る。
ａｔｃｈｉｎｇ）」なる用語は段ＢとＣにおける電流ま
たは電圧の直接整合か、またはこのような電流または電
圧間の比率関係の整合いずれをも包括的に含むものとす
る。
【００３７】整合段Ｃは基準電圧回路，ダミー回路およ
び整合電圧回路を具えている。基準電圧回路は整合電流
源Ｊ３および基準電圧抵抗Ｒ７を具えており、ダミー回
路に適正なバイアス電圧を供給する。電流源Ｊ３は抵抗
Ｒ７間に基準電圧Ｖｒを発生する。この基準電圧回路の
目的は、増幅器Ｂの抵抗Ｒ２間に見られる電圧を整合段
Ｃの抵抗Ｒ７間に複製することにある。従って前述した
電流が密に整合されるだけでなく、基準電圧回路は、す
べての構成要素が第１利得回路と同一であり、２つの回
路間では整合がとれている。Ｒ２はＲ７と整合してお
り、デバイスＱ０はデバイスＱ１と整合している。両方
の回路は電源電圧Ｖｃｃに結合している。デバイスＱ１
への入力は接地されており、電流源Ｊ２とＪ３は緊密に
整合しているので、抵抗Ｒ７間には、無信号入力時にＲ
２間に発生するのと等しい電圧が発生する。この電圧Ｖ
ｒは、抵抗Ｒ２間に発生する第１直流成分とまさに等し
く、ダミー回路は第２利得回路内の第１直流成分の影響
を補償する。基準電圧Ｖｒはまた、整合電圧回路内のデ
バイスＱ８に入力されて、第２利得回路内のデバイスＱ
３とダミー回路内のデバイスＱ４の各ベースに整合電圧
Ｖｍを供給する。第２利得回路とダミー回路の双方は、
デバイスＱ２とＱ５、Ｑ３とＱ４にそれぞれ等しい入力
を有するため、２つの回路内の電流は整合しており、第
２直流成分、すなわち、デバイスＱ３とＱ４の各コレク
タにおける直流電圧は、（ＭＲヘッドＲ１からの信号が
ないとき）それぞれ等しい。そのため、デバイスＱ３と
Ｑ４の各コレクタにおいてダブルエンド（差動）出力が
取り出されるときに、第２利得回路内の第２直流成分は
補償され、この出力だけがＭＲヘッド間に発生する信号
となる。
び整合電圧回路を具えている。基準電圧回路は整合電流
源Ｊ３および基準電圧抵抗Ｒ７を具えており、ダミー回
路に適正なバイアス電圧を供給する。電流源Ｊ３は抵抗
Ｒ７間に基準電圧Ｖｒを発生する。この基準電圧回路の
目的は、増幅器Ｂの抵抗Ｒ２間に見られる電圧を整合段
Ｃの抵抗Ｒ７間に複製することにある。従って前述した
電流が密に整合されるだけでなく、基準電圧回路は、す
べての構成要素が第１利得回路と同一であり、２つの回
路間では整合がとれている。Ｒ２はＲ７と整合してお
り、デバイスＱ０はデバイスＱ１と整合している。両方
の回路は電源電圧Ｖｃｃに結合している。デバイスＱ１
への入力は接地されており、電流源Ｊ２とＪ３は緊密に
整合しているので、抵抗Ｒ７間には、無信号入力時にＲ
２間に発生するのと等しい電圧が発生する。この電圧Ｖ
ｒは、抵抗Ｒ２間に発生する第１直流成分とまさに等し
く、ダミー回路は第２利得回路内の第１直流成分の影響
を補償する。基準電圧Ｖｒはまた、整合電圧回路内のデ
バイスＱ８に入力されて、第２利得回路内のデバイスＱ
３とダミー回路内のデバイスＱ４の各ベースに整合電圧
Ｖｍを供給する。第２利得回路とダミー回路の双方は、
デバイスＱ２とＱ５、Ｑ３とＱ４にそれぞれ等しい入力
を有するため、２つの回路内の電流は整合しており、第
２直流成分、すなわち、デバイスＱ３とＱ４の各コレク
タにおける直流電圧は、（ＭＲヘッドＲ１からの信号が
ないとき）それぞれ等しい。そのため、デバイスＱ３と
Ｑ４の各コレクタにおいてダブルエンド（差動）出力が
取り出されるときに、第２利得回路内の第２直流成分は
補償され、この出力だけがＭＲヘッド間に発生する信号
となる。
【００３８】増幅段Ｂにおける入力デバイスＱ０をＦＥ
Ｔとする場合には、基準電圧回路にダミーデバイスは不
要である。しかし、入力デバイスＱ０をバイポーラトラ
ンジスタとする場合には、基準電圧回路にもバイポーラ
のダミーデバイスＱ１を設ける必要がある。このダミー
デバイスを必要とする理由は、入力デバイスＱ０として
のバイポーラトランジスタは、そのベースにバイアス電
流を必要とし、従って電流源Ｊ２からの電流の全てが増
幅段Ｂにおける抵抗Ｒ２に到達しないからである。従っ
てダミーデバイスの目的は、電流源Ｊ３から整合段Ｃの
抵抗Ｒ７に到達する電流量を、電流源Ｊ２から抵抗Ｒ２
に達する電流の減少量と同程度に減らすことにより基準
電圧Ｖｒを適切な大きさとすることにある。
Ｔとする場合には、基準電圧回路にダミーデバイスは不
要である。しかし、入力デバイスＱ０をバイポーラトラ
ンジスタとする場合には、基準電圧回路にもバイポーラ
のダミーデバイスＱ１を設ける必要がある。このダミー
デバイスを必要とする理由は、入力デバイスＱ０として
のバイポーラトランジスタは、そのベースにバイアス電
流を必要とし、従って電流源Ｊ２からの電流の全てが増
幅段Ｂにおける抵抗Ｒ２に到達しないからである。従っ
てダミーデバイスの目的は、電流源Ｊ３から整合段Ｃの
抵抗Ｒ７に到達する電流量を、電流源Ｊ２から抵抗Ｒ２
に達する電流の減少量と同程度に減らすことにより基準
電圧Ｖｒを適切な大きさとすることにある。
【００３９】整合電圧回路は第１ミラートランジスタＱ
７と、レベルシフト抵抗Ｒ８と、第２ミラートランジス
タＱ８と、整合電圧設定電流源Ｊ４とを具えている。こ
の回路の目的は整合電圧Ｖｍを基準電圧Ｖｒとは所定の
大きさ異なる電圧に設定することにある。
７と、レベルシフト抵抗Ｒ８と、第２ミラートランジス
タＱ８と、整合電圧設定電流源Ｊ４とを具えている。こ
の回路の目的は整合電圧Ｖｍを基準電圧Ｖｒとは所定の
大きさ異なる電圧に設定することにある。
【００４０】ダミー回路は１個のミラートランジスタＱ
５と、レベルシフト抵抗Ｒ６と、他のミラートランジス
タＱ４と、ダミー負荷抵抗Ｒ５とを具えている。
５と、レベルシフト抵抗Ｒ６と、他のミラートランジス
タＱ４と、ダミー負荷抵抗Ｒ５とを具えている。
【００４１】基準電圧Ｖｒは、電流源Ｊ４用にどんな電
流値を選定しても、同じ値の電流がダミー回路にも流れ
るようにする。これは、ダミー回路のミラートランジス
タＱ５が整合電圧回路のミラートランジスタＱ８と整合
され、かつダミー回路のミラートランジスタＱ４が整合
電圧回路のトランジスタＱ７と整合される場合に当ては
まることである。ダミー回路のレベルシフト抵抗Ｒ６は
整合電圧回路の抵抗Ｒ８と整合する。
流値を選定しても、同じ値の電流がダミー回路にも流れ
るようにする。これは、ダミー回路のミラートランジス
タＱ５が整合電圧回路のミラートランジスタＱ８と整合
され、かつダミー回路のミラートランジスタＱ４が整合
電圧回路のトランジスタＱ７と整合される場合に当ては
まることである。ダミー回路のレベルシフト抵抗Ｒ６は
整合電圧回路の抵抗Ｒ８と整合する。
【００４２】バイポーラデバイスを用いる場合には、ミ
ラートランジスタＱ７を図１に示すようにダイオード接
続とし、またダミー回路のミラートランジスタＱ４を同
じタイプのものとすると共に図示のようにミラーデバイ
スとして接続する。さらに、増幅段ＢのデバイスＱ３を
ダミー回路のミラートランジスタＱ４に整合させ、増幅
段Ｂの縮退抵抗Ｒ４をダミー回路のレベルシフト抵抗Ｒ
６に整合させ、増幅段のレベルシフトデバイスＱ２をダ
ミー回路のミラートランジスタＱ５に整合させる。
ラートランジスタＱ７を図１に示すようにダイオード接
続とし、またダミー回路のミラートランジスタＱ４を同
じタイプのものとすると共に図示のようにミラーデバイ
スとして接続する。さらに、増幅段ＢのデバイスＱ３を
ダミー回路のミラートランジスタＱ４に整合させ、増幅
段Ｂの縮退抵抗Ｒ４をダミー回路のレベルシフト抵抗Ｒ
６に整合させ、増幅段のレベルシフトデバイスＱ２をダ
ミー回路のミラートランジスタＱ５に整合させる。
【００４３】こうした条件下にて、ミラートランジスタ
Ｑ４およびＱ７のベースを相互接続して、整合電圧Ｖｍ
によりダミー回路を経て流れる電流と、増幅段Ｂの第２
利得回路を経て流れる電流とが等しくなるようにする。
こうすることにより、増幅段の負荷抵抗Ｒ３がダミー回
路の負荷抵抗Ｒ５に整合する場合に、出力電圧が直流成
分（オフセット）を含まなくなる。従って、バイポーラ
デバイスのベース−エミッタ電圧Ｖｂｅおよび直流エミ
ッタ接地電流増幅率（β）またはＦＥＴデバイスのしき
い値電圧および相互コンダクタンス、あるいは抵抗のシ
ート抵抗および温度係数を整合させることができる。
Ｑ４およびＱ７のベースを相互接続して、整合電圧Ｖｍ
によりダミー回路を経て流れる電流と、増幅段Ｂの第２
利得回路を経て流れる電流とが等しくなるようにする。
こうすることにより、増幅段の負荷抵抗Ｒ３がダミー回
路の負荷抵抗Ｒ５に整合する場合に、出力電圧が直流成
分（オフセット）を含まなくなる。従って、バイポーラ
デバイスのベース−エミッタ電圧Ｖｂｅおよび直流エミ
ッタ接地電流増幅率（β）またはＦＥＴデバイスのしき
い値電圧および相互コンダクタンス、あるいは抵抗のシ
ート抵抗および温度係数を整合させることができる。
【００４４】増幅段Ｂの縮退抵抗Ｒ４を必要としない場
合には、整合段Ｃのレベルシフト抵抗Ｒ６およびＲ８を
除去すべきである。
合には、整合段Ｃのレベルシフト抵抗Ｒ６およびＲ８を
除去すべきである。
【００４５】上述した所から明らかなように、本発明に
よる増幅回路は、直流オフセットがなく、しかもＭＲヘ
ッドＲ１にて検知される電圧信号を増幅したものである
差動電圧信号Ｖｏｕｔを発生する。整合段ＣはＶｏｕｔ
における直流電圧分をほぼ０にするのに必要なだけであ
る。これは前述した抵抗，トランジスタおよび電流源を
正確に整合させなくても達成し得ることは勿論である
が、その代りに直流分がほぼ０の電圧Ｖｏｕｔとなるよ
うに電流および抵抗値の定格を決めるようにする。この
ようにして図１の回路を変更する仕方は当業者には明ら
かであるため詳細な説明は省略する。
よる増幅回路は、直流オフセットがなく、しかもＭＲヘ
ッドＲ１にて検知される電圧信号を増幅したものである
差動電圧信号Ｖｏｕｔを発生する。整合段ＣはＶｏｕｔ
における直流電圧分をほぼ０にするのに必要なだけであ
る。これは前述した抵抗，トランジスタおよび電流源を
正確に整合させなくても達成し得ることは勿論である
が、その代りに直流分がほぼ０の電圧Ｖｏｕｔとなるよ
うに電流および抵抗値の定格を決めるようにする。この
ようにして図１の回路を変更する仕方は当業者には明ら
かであるため詳細な説明は省略する。
【００４６】図２に示す変形例もバイアス段Ａ′，増幅
段Ｂ′および整合段Ｃ′を具えている。この例と図１の
例との主たる相違はバイアス段Ａ′にあるが、段Ｂ′お
よびＣ′にも多少の相違がある。従って、図１の例にお
けるものと同一の構成および同一の機能をするものには
同一の参照番号を付して示してある。
段Ｂ′および整合段Ｃ′を具えている。この例と図１の
例との主たる相違はバイアス段Ａ′にあるが、段Ｂ′お
よびＣ′にも多少の相違がある。従って、図１の例にお
けるものと同一の構成および同一の機能をするものには
同一の参照番号を付して示してある。
【００４７】バイアス段 バイアス段Ａ′は図１の例におけるものと同一の機能を
する電流源Ｊ１およびスイッチＳＯN ，Ｓ１N を具えて
いる。増幅段Ｂ′に分離抵抗Ｒ０を用い、しかもこの分
離抵抗の抵抗値を十分に大きいものとする場合には、バ
イアス段Ａ′にもレベル−シフトデバイスＸ０′を設け
るのが好適である。このデバイスＸ０′の目的はＭＲヘ
ッドＲ１のせめて正端子の電圧を、次段の入力デバイス
Ｑ０′を用いる増幅段により増幅できる電圧点にまで高
めることにある。
する電流源Ｊ１およびスイッチＳＯN ，Ｓ１N を具えて
いる。増幅段Ｂ′に分離抵抗Ｒ０を用い、しかもこの分
離抵抗の抵抗値を十分に大きいものとする場合には、バ
イアス段Ａ′にもレベル−シフトデバイスＸ０′を設け
るのが好適である。このデバイスＸ０′の目的はＭＲヘ
ッドＲ１のせめて正端子の電圧を、次段の入力デバイス
Ｑ０′を用いる増幅段により増幅できる電圧点にまで高
めることにある。
【００４８】デバイスＸ０′はレベル−シフタ（または
差動基準電圧）として使用し得るものであれば、いかな
るデバイスであってもよい。従って、このデバイスは、
ベースとコレクタをダイオード接続としたＮＰＮバイポ
ーラトランジスタとするか、ドレインとゲートを一緒に
接続したエンハンスメントモードのＮＦＥＴとするか、
または統計的公差が容認できれば抵抗とすることもでき
る。増幅段Ｂ′が入力デバイスＱ０′としてバイポーラ
トランジスタを用いる場合にはデバイスＸ０′をダイオ
ードとし、また増幅段Ｂ′が入力デバイスとしてＦＥＴ
を用いる場合にはゲートドレインを相互接続したＦＥＴ
をデバイスＸ０′として用いるのが好適である。
差動基準電圧）として使用し得るものであれば、いかな
るデバイスであってもよい。従って、このデバイスは、
ベースとコレクタをダイオード接続としたＮＰＮバイポ
ーラトランジスタとするか、ドレインとゲートを一緒に
接続したエンハンスメントモードのＮＦＥＴとするか、
または統計的公差が容認できれば抵抗とすることもでき
る。増幅段Ｂ′が入力デバイスＱ０′としてバイポーラ
トランジスタを用いる場合にはデバイスＸ０′をダイオ
ードとし、また増幅段Ｂ′が入力デバイスとしてＦＥＴ
を用いる場合にはゲートドレインを相互接続したＦＥＴ
をデバイスＸ０′として用いるのが好適である。
【００４９】レベルシフトデバイスＸ０′を用いても、
用いなくても、ノードＶｉｎにおける電位は増幅段Ｂ′
に分離抵抗Ｒ０を設けることにより雑音が加わることな
く高めることができる。ノードＶｉｎにおける電位を図
１の例におけるノードＶｉｎにおける電位よりも高くす
る必要は増幅段における入力デバイス電流回路の構成に
起因する。
用いなくても、ノードＶｉｎにおける電位は増幅段Ｂ′
に分離抵抗Ｒ０を設けることにより雑音が加わることな
く高めることができる。ノードＶｉｎにおける電位を図
１の例におけるノードＶｉｎにおける電位よりも高くす
る必要は増幅段における入力デバイス電流回路の構成に
起因する。
【００５０】増幅段 増幅段Ｂ′は第１利得回路を除けば図１の増幅段Ｂとほ
ぼ同様なものである。コンデンサＣ１、電流源Ｊ１、デ
バイスＱ０，Ｑ２，Ｑ３、スイッチＳ２N および抵抗Ｒ
０，Ｒ２，Ｒ３，Ｒ４は、これらが図１の例にて機能す
ると同じように、この図２の例でも機能する。しかし、
この図２の例では入力デバイスＱ０′をバイポーラＰＮ
ＰトランジスタからバイポーラＮＰＮトランジスタとす
るか、またはエンハンスメントモードのＰＦＥＴからエ
ンハンスメントモードのＮＦＥＴ（またはＬＦＥＴ、す
なわちしきい値電圧の低いＮＦＥＴ）に変更する。
ぼ同様なものである。コンデンサＣ１、電流源Ｊ１、デ
バイスＱ０，Ｑ２，Ｑ３、スイッチＳ２N および抵抗Ｒ
０，Ｒ２，Ｒ３，Ｒ４は、これらが図１の例にて機能す
ると同じように、この図２の例でも機能する。しかし、
この図２の例では入力デバイスＱ０′をバイポーラＰＮ
ＰトランジスタからバイポーラＮＰＮトランジスタとす
るか、またはエンハンスメントモードのＰＦＥＴからエ
ンハンスメントモードのＮＦＥＴ（またはＬＦＥＴ、す
なわちしきい値電圧の低いＮＦＥＴ）に変更する。
【００５１】入力デバイスＱ０′としてバイポーラトラ
ンジスタを用いる場合には、そのベースをスイッチＳ１
N を介してノードＶｉｎに接続し、コレクタを負荷抵抗
Ｒ２に接続し、エミッタを入力バイアス源Ｊ２に接続す
る。しかし、入力デバイスＱ０′としてＦＥＴを用いる
場合には、そのゲートをスイッチＳ１N を介してノード
Ｖｉｎに接続し、ドレインを負荷抵抗Ｒ２に接続し、ソ
ースを電流源Ｊ２に接続する。
ンジスタを用いる場合には、そのベースをスイッチＳ１
N を介してノードＶｉｎに接続し、コレクタを負荷抵抗
Ｒ２に接続し、エミッタを入力バイアス源Ｊ２に接続す
る。しかし、入力デバイスＱ０′としてＦＥＴを用いる
場合には、そのゲートをスイッチＳ１N を介してノード
Ｖｉｎに接続し、ドレインを負荷抵抗Ｒ２に接続し、ソ
ースを電流源Ｊ２に接続する。
【００５２】どのタイプの入力デバイスＱ０′を用いる
かに拘らず、負荷抵抗Ｒ２間の増幅信号電圧は接地電位
よりもむしろ正の供給電圧源の電位Ｖｃｃを基準とすべ
きである。従って電流源Ｊ２が飽和せずに機能するダイ
ナミックヘッドルーム（電圧コンプライアンス）はほと
んどない。電流源Ｊ２にヘッドルームの限定が課せられ
るのは、ＭＲヘッドＲ１間に現われるバイアス電圧は極
めて小さくすることができ、しかも入力デバイスＱ０′
のベースまたはゲートとコンデンサＣ１との間に電圧を
必要とするからである。分離抵抗Ｒ０を設けることは、
入力バイアス電流源Ｊ２の飽和を防止するのに役立つ。
かに拘らず、負荷抵抗Ｒ２間の増幅信号電圧は接地電位
よりもむしろ正の供給電圧源の電位Ｖｃｃを基準とすべ
きである。従って電流源Ｊ２が飽和せずに機能するダイ
ナミックヘッドルーム（電圧コンプライアンス）はほと
んどない。電流源Ｊ２にヘッドルームの限定が課せられ
るのは、ＭＲヘッドＲ１間に現われるバイアス電圧は極
めて小さくすることができ、しかも入力デバイスＱ０′
のベースまたはゲートとコンデンサＣ１との間に電圧を
必要とするからである。分離抵抗Ｒ０を設けることは、
入力バイアス電流源Ｊ２の飽和を防止するのに役立つ。
【００５３】増幅電圧信号は大地電位でなく正の供給電
圧Ｖｃｃを基準電位とするので、第２利得回路の各デバ
イスは、図１におけるＮＰＮデバイスはＰＮＰデバイス
に、ＰＮＰデバイスはＮＰＮデバイスとなるように置き
換える必要がある。このように変えることは、第２利得
段の負荷抵抗Ｒ３の基準を大地とするために必要であ
る。
圧Ｖｃｃを基準電位とするので、第２利得回路の各デバ
イスは、図１におけるＮＰＮデバイスはＰＮＰデバイス
に、ＰＮＰデバイスはＮＰＮデバイスとなるように置き
換える必要がある。このように変えることは、第２利得
段の負荷抵抗Ｒ３の基準を大地とするために必要であ
る。
【００５４】整合段 第２利得回路を適切にバイアスするためには、図１の例
にて用いたＮＰＮデバイスはＰＮＰデバイスに、ＰＮＰ
デバイスはＮＰＮデバイスにそれぞれ置換する必要があ
る。整合段Ｃ′は、デバイスＱ１，Ｑ４，Ｑ５，Ｑ７，
Ｑ８ならびに抵抗Ｒ６，Ｒ７，Ｒ８および電流源Ｊ３，
Ｊ４が先の例におけるものと全く同じ機能をすることか
らして、図１の例の整合段Ｃに似ている。前例と同様
に、増幅段の入力デバイスＱ０′にバイポーラトランジ
スタを用いる場合にだけダミーデバイスＱ１を設ける。
従って本例の増幅回路も図１のものと同様に、直流オフ
セットなしで、しかもＭＲヘッドＲ１にて検知される電
圧信号を増幅した差動電圧出力信号Ｖｏｕｔを発生す
る。
にて用いたＮＰＮデバイスはＰＮＰデバイスに、ＰＮＰ
デバイスはＮＰＮデバイスにそれぞれ置換する必要があ
る。整合段Ｃ′は、デバイスＱ１，Ｑ４，Ｑ５，Ｑ７，
Ｑ８ならびに抵抗Ｒ６，Ｒ７，Ｒ８および電流源Ｊ３，
Ｊ４が先の例におけるものと全く同じ機能をすることか
らして、図１の例の整合段Ｃに似ている。前例と同様
に、増幅段の入力デバイスＱ０′にバイポーラトランジ
スタを用いる場合にだけダミーデバイスＱ１を設ける。
従って本例の増幅回路も図１のものと同様に、直流オフ
セットなしで、しかもＭＲヘッドＲ１にて検知される電
圧信号を増幅した差動電圧出力信号Ｖｏｕｔを発生す
る。
【００５５】各実施例における電流源（Ｊ２，Ｊ３，Ｊ
４）の１つを可調整して、その電流値を変え、かつ残り
の電流源の電流をその電流値に自動的に整合させること
により増幅回路の利得をそれ相当に変えることができ
る。
４）の１つを可調整して、その電流値を変え、かつ残り
の電流源の電流をその電流値に自動的に整合させること
により増幅回路の利得をそれ相当に変えることができ
る。
【００５６】本発明は上述した例のみに限定されるもの
でなく、幾多の変更を加え得ること勿論である。
でなく、幾多の変更を加え得ること勿論である。
【００５７】
【発明の効果】以上から明らかなように、本発明によれ
ば、大地電位を基準として接続する記憶媒体からのデー
タを検知する磁気抵抗検知素子と、各々が共通の電圧源
および大地電位を基準として接続するバイアス段，増幅
段および整合段を含む増幅回路とを具え、バイアス段は
各磁気抵抗素子を定電流でバイアスし、かつ、それによ
り第１直流成分を有するシングルエンド形電圧信号を発
生する基準電圧源を具え、増幅段はシングルエンド形電
圧信号を、第２直流成分を有するも、第１直流成分は除
去されたシングルエンド形の増幅出力信号に変換し、さ
らに、整合段はバイアスを作り、このバイアスを増幅段
にかけて、シングルエンド形の出力電圧信号を第２直流
成分がない差動出力電圧信号に変換することによって、
磁気抵抗検出素子からの信号を増幅し、かつバイアスす
る増幅回路を具えると共に、一対のレベルシフト抵抗に
よって、増幅段の利得調節および／または増幅回路の飽
和防止を行うことのできるデータ記憶装置を提供するこ
とができる。
ば、大地電位を基準として接続する記憶媒体からのデー
タを検知する磁気抵抗検知素子と、各々が共通の電圧源
および大地電位を基準として接続するバイアス段，増幅
段および整合段を含む増幅回路とを具え、バイアス段は
各磁気抵抗素子を定電流でバイアスし、かつ、それによ
り第１直流成分を有するシングルエンド形電圧信号を発
生する基準電圧源を具え、増幅段はシングルエンド形電
圧信号を、第２直流成分を有するも、第１直流成分は除
去されたシングルエンド形の増幅出力信号に変換し、さ
らに、整合段はバイアスを作り、このバイアスを増幅段
にかけて、シングルエンド形の出力電圧信号を第２直流
成分がない差動出力電圧信号に変換することによって、
磁気抵抗検出素子からの信号を増幅し、かつバイアスす
る増幅回路を具えると共に、一対のレベルシフト抵抗に
よって、増幅段の利得調節および／または増幅回路の飽
和防止を行うことのできるデータ記憶装置を提供するこ
とができる。
【図１】本発明の第１実施例による増幅回路の概略図で
ある。
ある。
【図２】本発明の変形例による増幅回路の概略図であ
る。
る。
１０ 増幅回路 １２ 記憶ディスク Ｒ１，Ｒｎ ＭＲ（磁気抵抗）ヘッド Ｓ０N ，Ｓ１N ，Ｓ２N スイッチ Ｊ１，Ｊ２，Ｊ３，Ｊ４ 電流源 Ｃ１ コンデンサ Ｒ０ 分離抵抗 Ｒ２，Ｒ３ 負荷抵抗 Ｒ４ 縮退抵抗 Ｒ５ ダミー負荷抵抗 Ｒ６，Ｒ８ レベルシフト抵抗 Ｑ０ 入力デバイス Ｑ１ ダミーデバイス Ｑ２ レベルシフトデバイス Ｑ３ 出力デバイス Ｑ４，Ｑ５，Ｑ７，Ｑ８ ミラートランジスタ Ｖｍ 整合電圧 Ｖｒ 基準電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン アラン ジョウブ アメリカ合衆国 95076 カリフォルニ ア州 ワトソンヴィル エルクホーン ロード 401 (72)発明者 クラース ベレンド クラーセン アメリカ合衆国 95120 カリフォルニ ア州 サン ノゼ アンジュー クリー ク サークル 7171 (72)発明者 ジェイコブス コーネリス レオナルド ファン ペッペン アメリカ合衆国 95120 カリフォルニ ア州 サン ノゼ ポーツウッド サー クル 841 (56)参考文献 特開 昭62−245503（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 データが記憶され、かつ大地電位を基準
とする少なくとも１個のデータ記憶媒体と； 前記データ記憶媒体からのデータを検知するための少な
くとも１個の磁気抵抗検知素子と； 各々が共通の電圧源および大地電位を基準とするバイア
ス段，増幅段および整合段を具えている増幅回路と； を具えているデータ記憶装置であって、 (i) 前記バイアス段は、各磁気抵抗素子（Ｒ１またはＲ
ｎ）を定電流で選択的にバイアスして、第１直流成分を
有するシングルエンド形電圧信号を発生させる基準電流
源を具え、 (ii)前記増幅段は前記シングルエンド形電圧信号を、第
２直流成分を有するも、第１直流成分は除去されるシン
グルエンド形増幅出力電圧信号に変換し、および (iii) 前記整合段はバイアスを発生し、このバイアスを
前記増幅段にかけて、前記シングルエンド形出力電圧信
号を第２直流成分がない差動出力電圧信号に変換し、か
つ、前記増幅段の利得調節および／または増幅回路の飽
和防止のための一対のレベルシフト抵抗（Ｒ６，Ｒ８）
を含むようにしたことを特徴とするデータ記憶装置。 - 【請求項２】 前記増幅段は前記バイアス段と大地との
間に介挿された分離抵抗（Ｒ０）を具え、この分離抵抗
により前記増幅段の飽和を防止すると共に、各磁気抵抗
素子を前記増幅段と接続する配線付近における漂遊大地
電流により生ずる雑音に対して前記増幅段の感度が最小
となるようにしたことを特徴とする請求項１に記載のデ
ータ記憶装置。 - 【請求項３】 前記増幅段は： 前記電圧信号の第１直流成分を除去する第１利得回路
と； 前記整合段により発生される整合電圧によりバイアスが
かけられて、前記差動出力電圧信号に直流成分がなくな
るようにする第２利得回路とを具えていることを特徴と
する請求項１に記載のデータ記憶装置。 - 【請求項４】 前記整合段は： 前記増幅電圧信号の第２直流成分を複製して、基準電圧
を発生させる基準電圧回路と； 前記差動出力電圧信号の一方の半部を発生するダミー回
路であって、差動出力電圧信号の他方の半部は前記増幅
段の一方の利得回路から供給するダミー回路と； 前記一方の利得回路および前記ダミー回路に等しいバイ
アスを与えるために整合電圧を発生する整合電圧回路
と； を具えていることを特徴とする請求項１に記載のデータ
記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/946,208 US5323278A (en) | 1992-09-17 | 1992-09-17 | Low noise amplifier circuit for magnetoresistive sensors for fast read-write switching in low supply voltage applications |
| US946208 | 1992-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06180803A JPH06180803A (ja) | 1994-06-28 |
| JP2572528B2 true JP2572528B2 (ja) | 1997-01-16 |
Family
ID=25484115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201654A Expired - Lifetime JP2572528B2 (ja) | 1992-09-17 | 1993-08-13 | データ記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5323278A (ja) |
| EP (1) | EP0588650B1 (ja) |
| JP (1) | JP2572528B2 (ja) |
| DE (1) | DE69317185T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2707191B2 (ja) * | 1992-10-19 | 1998-01-28 | シャープ株式会社 | マルチトラック磁気信号再生装置 |
| MY112702A (en) * | 1992-10-30 | 2001-08-30 | Sony Corp | Reproducing circuit for a magnetic head. |
| JP3216943B2 (ja) * | 1993-09-13 | 2001-10-09 | 株式会社日立製作所 | 磁気記録再生装置 |
| JP3257886B2 (ja) * | 1993-12-14 | 2002-02-18 | 富士通株式会社 | 磁気抵抗効果型ヘッド用信号再生回路 |
| US5978164A (en) * | 1993-12-14 | 1999-11-02 | Fujitsu Limited | Signal reproducing circuit adapted for head utilizing magneto-resistive effect |
| US6118611A (en) * | 1993-12-14 | 2000-09-12 | Fujitsu Limited | Signal reproducing circuit adapted to head utilizing magneto-resistive effect |
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| JP3117658B2 (ja) * | 1997-03-19 | 2000-12-18 | 富士通株式会社 | Ｍｒヘッドを備えた磁気再生装置 |
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| JPH11195202A (ja) * | 1997-11-04 | 1999-07-21 | Hitachi Ltd | 微小信号増幅装置とそれを用いた磁気ディスクメモリ装置 |
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| US9218822B1 (en) | 2015-05-13 | 2015-12-22 | HGST Netherlands B.V. | Disk drive with preamplifier with isolation for multiple readers in a slider with a common return signal |
| CN106338699B (zh) * | 2016-10-18 | 2023-04-18 | 成都前锋电子仪器有限责任公司 | 一种假负载电路 |
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| DE3142607C2 (de) * | 1981-10-28 | 1984-05-24 | Telefunken electronic GmbH, 7100 Heilbronn | Differenzverstärker mit Darlingtonausgang |
| US4429284A (en) * | 1981-11-23 | 1984-01-31 | Rca Corporation | Operational amplifier |
| US4420776A (en) * | 1981-11-30 | 1983-12-13 | International Business Machines | PSK Modulation in AC bias data recording |
| JPS60117905A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 差動増幅器 |
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-
1992
- 1992-09-17 US US07/946,208 patent/US5323278A/en not_active Expired - Fee Related
-
1993
- 1993-08-13 JP JP5201654A patent/JP2572528B2/ja not_active Expired - Lifetime
- 1993-09-16 DE DE69317185T patent/DE69317185T2/de not_active Expired - Fee Related
- 1993-09-16 EP EP93307339A patent/EP0588650B1/en not_active Expired - Lifetime
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