JP3158449B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
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Description
【０００１】
【産業上の利用分野】本発明は電圧検出回路に係り、入
力電圧のレベルを検出し、入力電圧のレベルに応じて出
力の切換を行う電圧検出回路に関する。
力電圧のレベルを検出し、入力電圧のレベルに応じて出
力の切換を行う電圧検出回路に関する。
【０００２】
【従来の技術】電圧検出回路は、電源の電圧の異常変動
によって起る誤動作を防止するためのシステムリセット
や電池等の消耗度を知るバッテリチエッカ等に使用され
ており、一般に基準電圧源とコンパレータとにより構成
されている。図５に、従来の電圧検出回路の回路図を示
す。図５（Ａ）において、入力電圧Ｖinが印加される入
力端子５０とグランド（ＧＮＤ）端子５１間に、コンパ
レータ５２が接続される。この入力電圧Ｖinの抵抗
Ｒ50，Ｒ51による分圧電圧がコンパレータ５２の一方の
入力端子に入力され、定電流源５３及びツェナダイオー
ドＺ1 による基準電圧がコンパレータ５２の他方の入力
端子に入力される。コンパレータ５２の出力が負荷駆動
用のトランジスタＱ50をバイアスして出力端子５４（Ｖ
out ）より出力する。
によって起る誤動作を防止するためのシステムリセット
や電池等の消耗度を知るバッテリチエッカ等に使用され
ており、一般に基準電圧源とコンパレータとにより構成
されている。図５に、従来の電圧検出回路の回路図を示
す。図５（Ａ）において、入力電圧Ｖinが印加される入
力端子５０とグランド（ＧＮＤ）端子５１間に、コンパ
レータ５２が接続される。この入力電圧Ｖinの抵抗
Ｒ50，Ｒ51による分圧電圧がコンパレータ５２の一方の
入力端子に入力され、定電流源５３及びツェナダイオー
ドＺ1 による基準電圧がコンパレータ５２の他方の入力
端子に入力される。コンパレータ５２の出力が負荷駆動
用のトランジスタＱ50をバイアスして出力端子５４（Ｖ
out ）より出力する。
【０００３】このような電圧検出回路は、コンパレータ
５２が上述の基準電圧と抵抗Ｒ50，Ｒ51による分圧電圧
を比較し、入力電圧Ｖinのある電圧レベルを境としてオ
ン、オフ動作を行ない、トランジスタＱ50を動作させて
出力端子５４に接続された負荷を駆動するものである。
また、電圧検出回路において低消費電力化が望まれてお
り、図５（Ｂ）のような回路が知られている。図５
（Ｂ）において、トランジスタＱ51〜Ｑ54によりコンパ
レータを構成しており、トランジスタＱ55，Ｑ56により
該コンパレータの定電流源のバンドギャップ回路を構成
する。また、トランジスタＱ57〜Ｑ59は該コンパレータ
出力を増幅し、負荷駆動用のトランジスタＱ60を動作さ
せるものである。
５２が上述の基準電圧と抵抗Ｒ50，Ｒ51による分圧電圧
を比較し、入力電圧Ｖinのある電圧レベルを境としてオ
ン、オフ動作を行ない、トランジスタＱ50を動作させて
出力端子５４に接続された負荷を駆動するものである。
また、電圧検出回路において低消費電力化が望まれてお
り、図５（Ｂ）のような回路が知られている。図５
（Ｂ）において、トランジスタＱ51〜Ｑ54によりコンパ
レータを構成しており、トランジスタＱ55，Ｑ56により
該コンパレータの定電流源のバンドギャップ回路を構成
する。また、トランジスタＱ57〜Ｑ59は該コンパレータ
出力を増幅し、負荷駆動用のトランジスタＱ60を動作さ
せるものである。
【０００４】この場合、トランジスタＱ55のベース・エ
ミッタ間電圧ＶBEは負の温度特性を有し、トランジスタ
Ｑ51とＱ52とのベース・エミッタ間電圧との差ΔＶBEが
抵抗Ｒ53の両端に表われ、正の温度特性を有する。従っ
て、温度変化に対して、ＶBEとΔＶBEの変化が相殺さ
れ、特にこの両電位の和がシリコン（上記トランジスタ
の構成部材）のエネルギ・ギャップ電圧と等しくなるよ
うに抵抗Ｒ3 ，Ｒ4 の抵抗値を設定すると零温度特性を
得ることができる。
ミッタ間電圧ＶBEは負の温度特性を有し、トランジスタ
Ｑ51とＱ52とのベース・エミッタ間電圧との差ΔＶBEが
抵抗Ｒ53の両端に表われ、正の温度特性を有する。従っ
て、温度変化に対して、ＶBEとΔＶBEの変化が相殺さ
れ、特にこの両電位の和がシリコン（上記トランジスタ
の構成部材）のエネルギ・ギャップ電圧と等しくなるよ
うに抵抗Ｒ3 ，Ｒ4 の抵抗値を設定すると零温度特性を
得ることができる。
【０００５】すなわち、トランジスタＱ51〜Ｑ54で構成
されるコンパレータに定電流を供給しており、図５
（Ａ）における定電流源５３及びツェナーダイオードＺ
1 を省略することができ、低消費電力化を図っているも
のである。
されるコンパレータに定電流を供給しており、図５
（Ａ）における定電流源５３及びツェナーダイオードＺ
1 を省略することができ、低消費電力化を図っているも
のである。
【０００６】
【発明が解決しようとする課題】ところで、上記基準電
圧を調整するにはトランジスタＱ55を段階的に直列接続
して行うことから（通常シリコントランジスタのバンド
・ギャップ電圧は１，２０５Ｖ）、温度特性の合せ込み
による抵抗Ｒ52，Ｒ53が高抵抗値になり易く、より低消
費電力化を図ることが困難であるという問題がある。
圧を調整するにはトランジスタＱ55を段階的に直列接続
して行うことから（通常シリコントランジスタのバンド
・ギャップ電圧は１，２０５Ｖ）、温度特性の合せ込み
による抵抗Ｒ52，Ｒ53が高抵抗値になり易く、より低消
費電力化を図ることが困難であるという問題がある。
【０００７】そこで、本発明は上記課題に鑑みてなされ
たもので、簡易な回路構成でより低消費電流化が可能な
電圧検出回路を提供することを目的とする。
たもので、簡易な回路構成でより低消費電流化が可能な
電圧検出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、入力電圧Ｖin
に応じて出力Ｖout を切り換える電圧検出回路１におい
て、一端に前記入力電圧Ｖinが印加される第１の抵抗Ｒ
3 と、一端が前記第１の抵抗Ｒ3 の他端に接続された第
２の抵抗Ｒ4 と、一端に前記入力電圧Ｖinが印加され、
前記入力電圧Ｖinにより両端に所定の電圧Ｖz2を発生す
る基準電圧発生手段Ｑ2 ，Ｒ6 と、コレクタが前記基準
電圧発生手段Ｑ2 ，Ｒ2 の他端に接続され、ベースが前
記第２の抵抗Ｒ4 の他端に接続されたトランジスタＱ1
と、一端が前記トランジスタＱ1 のエミッタに接続され
た第３の抵抗Ｒ2 と、一端が前記第３の抵抗Ｒ2 の他端
に接続され、他端が基準電位ＧＮＤに接続された第４の
抵抗Ｒ1 と、前記トランジスタＱ1 のエミッタと前記第
３の抵抗Ｒ2 の一端との接続点と、前記第３の抵抗Ｒ2
と前記第４の抵抗Ｒ1 との接続点とが接続され、前記ト
ランジスタＱ1 のエミッタと前記第３の抵抗Ｒ2 の一端
との接続点の電位と、前記第３の抵抗Ｒ2 と前記第４の
抵抗Ｒ1 との接続点の電位との電位差ΔＶBEを検出し、
該電位差ΔＶBEに応じた出力信号を前記トランジスタＱ
1 のベースに供給する差動増幅回路２，Ｒ5 と、前記第
１の抵抗Ｒ3 の他端と前記第２の抵抗Ｒ4 の一端との接
続点と、前記基準電圧発生手段Ｑ2 ，Ｒ6 と前記トラン
ジスタＱ1 のコレクタとの接続点とが接続され、前記第
１の抵抗Ｒ3 の他端と前記第２の抵抗Ｒ4 の一端との接
続点の電位Ｖ3 と、前記基準電圧発生手段Ｑ2 ，Ｒ6 と
前記トランジスタのコレクタとの接続点の電位Ｖz2との
電位差に応じてハイ又は ローレベルの信号を出力する比
較回路３と、前記比較回路３の出力信号に応じた出力電
圧Ｖout を出力する出力回路Ｑ3 とを設けてなる。
に応じて出力Ｖout を切り換える電圧検出回路１におい
て、一端に前記入力電圧Ｖinが印加される第１の抵抗Ｒ
3 と、一端が前記第１の抵抗Ｒ3 の他端に接続された第
２の抵抗Ｒ4 と、一端に前記入力電圧Ｖinが印加され、
前記入力電圧Ｖinにより両端に所定の電圧Ｖz2を発生す
る基準電圧発生手段Ｑ2 ，Ｒ6 と、コレクタが前記基準
電圧発生手段Ｑ2 ，Ｒ2 の他端に接続され、ベースが前
記第２の抵抗Ｒ4 の他端に接続されたトランジスタＱ1
と、一端が前記トランジスタＱ1 のエミッタに接続され
た第３の抵抗Ｒ2 と、一端が前記第３の抵抗Ｒ2 の他端
に接続され、他端が基準電位ＧＮＤに接続された第４の
抵抗Ｒ1 と、前記トランジスタＱ1 のエミッタと前記第
３の抵抗Ｒ2 の一端との接続点と、前記第３の抵抗Ｒ2
と前記第４の抵抗Ｒ1 との接続点とが接続され、前記ト
ランジスタＱ1 のエミッタと前記第３の抵抗Ｒ2 の一端
との接続点の電位と、前記第３の抵抗Ｒ2 と前記第４の
抵抗Ｒ1 との接続点の電位との電位差ΔＶBEを検出し、
該電位差ΔＶBEに応じた出力信号を前記トランジスタＱ
1 のベースに供給する差動増幅回路２，Ｒ5 と、前記第
１の抵抗Ｒ3 の他端と前記第２の抵抗Ｒ4 の一端との接
続点と、前記基準電圧発生手段Ｑ2 ，Ｒ6 と前記トラン
ジスタＱ1 のコレクタとの接続点とが接続され、前記第
１の抵抗Ｒ3 の他端と前記第２の抵抗Ｒ4 の一端との接
続点の電位Ｖ3 と、前記基準電圧発生手段Ｑ2 ，Ｒ6 と
前記トランジスタのコレクタとの接続点の電位Ｖz2との
電位差に応じてハイ又は ローレベルの信号を出力する比
較回路３と、前記比較回路３の出力信号に応じた出力電
圧Ｖout を出力する出力回路Ｑ3 とを設けてなる。
【０００９】また、本発明は、入力電圧Ｖinに応じて出
力を切り換える電圧検出回路１において、一端に前記入
力電圧が印加される第１の抵抗Ｒ3 ，Ｒ4 と、一端に前
記入力電圧Ｖinが印加され、前記入力電圧Ｖinにより両
端に所定の電圧Ｖz2を発生する基準電圧発生手段Ｑ2 ，
Ｒ6 と、コレクタが前記基準電圧発生手段Ｑ2 ，Ｒ6の
他端に接続され、ベースが前記第１の抵抗Ｒ3 ，Ｒ4 の
他端に接続されたトランジスタＱ1 と、一端が前記トラ
ンジスタＱ1 のエミッタに接続された第２の抵抗Ｒ2
と、一端が前記第２の抵抗Ｒ2 の他端に接続され、他端
が基準電位ＧＮＤとされた第３の抵抗Ｒ1 と、前記トラ
ンジスタＱ1 のエミッタと前記第２の抵抗Ｒ2 の一端と
の接続点と、前記第２の抵抗Ｒ2 と前記第３の抵抗Ｒ1
との接続点とが接続され、前記トランジスタＱ1 のエミ
ッタと前記第２の抵抗Ｒ2 の一端との接続点の電位と、
前記第２の抵抗Ｒ2 と前記第３の抵抗Ｒ1 との接続点の
電位との電位差ΔＶBEを検出し、該電位差ΔＶBEに応じ
た出力信号を出力する差動増幅回路２と、一端が前記差
動増幅回路２の出力に接続され、他端が前記トランジス
タＱ1 のベースに接続された第４の抵抗Ｒ5 と、前記差
動増幅回路２の出力と前記第４の抵抗Ｒ5 との接続点と
前記基準電圧発生手段２と前記トランジスタＱ1 のコレ
クタとの接続点とが接続され、前記トランジスタＱ1 の
ベース電位と、前記基準電圧発生手段Ｑ2 ，Ｒ6 と前記
トランジスタＱ1 のコレクタとの接続点の電位との電位
差に応じてハイ又はローレベルの信号を出力する比較回
路３と、前記比較回路３の出力信号に応じた出力を出力
電圧として出力する出力回路Ｒ7，Ｑ3 とを設けてな
る。
力を切り換える電圧検出回路１において、一端に前記入
力電圧が印加される第１の抵抗Ｒ3 ，Ｒ4 と、一端に前
記入力電圧Ｖinが印加され、前記入力電圧Ｖinにより両
端に所定の電圧Ｖz2を発生する基準電圧発生手段Ｑ2 ，
Ｒ6 と、コレクタが前記基準電圧発生手段Ｑ2 ，Ｒ6の
他端に接続され、ベースが前記第１の抵抗Ｒ3 ，Ｒ4 の
他端に接続されたトランジスタＱ1 と、一端が前記トラ
ンジスタＱ1 のエミッタに接続された第２の抵抗Ｒ2
と、一端が前記第２の抵抗Ｒ2 の他端に接続され、他端
が基準電位ＧＮＤとされた第３の抵抗Ｒ1 と、前記トラ
ンジスタＱ1 のエミッタと前記第２の抵抗Ｒ2 の一端と
の接続点と、前記第２の抵抗Ｒ2 と前記第３の抵抗Ｒ1
との接続点とが接続され、前記トランジスタＱ1 のエミ
ッタと前記第２の抵抗Ｒ2 の一端との接続点の電位と、
前記第２の抵抗Ｒ2 と前記第３の抵抗Ｒ1 との接続点の
電位との電位差ΔＶBEを検出し、該電位差ΔＶBEに応じ
た出力信号を出力する差動増幅回路２と、一端が前記差
動増幅回路２の出力に接続され、他端が前記トランジス
タＱ1 のベースに接続された第４の抵抗Ｒ5 と、前記差
動増幅回路２の出力と前記第４の抵抗Ｒ5 との接続点と
前記基準電圧発生手段２と前記トランジスタＱ1 のコレ
クタとの接続点とが接続され、前記トランジスタＱ1 の
ベース電位と、前記基準電圧発生手段Ｑ2 ，Ｒ6 と前記
トランジスタＱ1 のコレクタとの接続点の電位との電位
差に応じてハイ又はローレベルの信号を出力する比較回
路３と、前記比較回路３の出力信号に応じた出力を出力
電圧として出力する出力回路Ｒ7，Ｑ3 とを設けてな
る。
【００１０】なお、本発明の理解を容易にするために、
発明の各構成部分に実施例で対応する部分の符号を付し
たが、本発明は実施例の符号に限定されるものではな
い。
発明の各構成部分に実施例で対応する部分の符号を付し
たが、本発明は実施例の符号に限定されるものではな
い。
【００１１】
【作用】本発明の請求項１では、トランジスタＱ 1 、第
３及び第４の抵抗Ｒ 2 ，Ｒ 1 、 差動増幅回路２，Ｒ 5 に
より定電圧Ｖ Z1 を生成する。このとき、入力電圧Ｖ in か
ら第１及び第２の抵抗Ｒ 3 ，Ｒ 4 によりトランジスタＱ
1 を駆動するためのバイアス電圧を生成し、かつ、基準
電圧発生手段Ｑ 2 ，Ｒ 6 により入力電圧Ｖ in に応じて出
力を切り換えるべき基準電圧を生成する。基準電圧発生
手段Ｑ 2 ，Ｒ 6 の出力は、トランジスタＱ 1 の駆動電圧
として用られる。また、入力電圧Ｖ in を第１の抵抗Ｒ 3
と第２の抵抗Ｒ 4 とで分圧した電圧を検出電圧として用
いることにより、トランジスタＱ 1 のバイアスと、入力
電圧Ｖ in の検出とを第１及び第２の抵抗Ｒ 3 ，Ｒ 4 で共
用でき、不要な消費電流を消費しなくて済み、また、消
費電流をトランジスタＱ 1 のベース電流程度とすること
ができるため、消費電流を低減できる。
３及び第４の抵抗Ｒ 2 ，Ｒ 1 、 差動増幅回路２，Ｒ 5 に
より定電圧Ｖ Z1 を生成する。このとき、入力電圧Ｖ in か
ら第１及び第２の抵抗Ｒ 3 ，Ｒ 4 によりトランジスタＱ
1 を駆動するためのバイアス電圧を生成し、かつ、基準
電圧発生手段Ｑ 2 ，Ｒ 6 により入力電圧Ｖ in に応じて出
力を切り換えるべき基準電圧を生成する。基準電圧発生
手段Ｑ 2 ，Ｒ 6 の出力は、トランジスタＱ 1 の駆動電圧
として用られる。また、入力電圧Ｖ in を第１の抵抗Ｒ 3
と第２の抵抗Ｒ 4 とで分圧した電圧を検出電圧として用
いることにより、トランジスタＱ 1 のバイアスと、入力
電圧Ｖ in の検出とを第１及び第２の抵抗Ｒ 3 ，Ｒ 4 で共
用でき、不要な消費電流を消費しなくて済み、また、消
費電流をトランジスタＱ 1 のベース電流程度とすること
ができるため、消費電流を低減できる。
【００１２】例えば、入力電圧Ｖ in が低下すると、第１
の抵抗Ｒ 3 と第２の抵抗Ｒ 4 との接続点の電位が低下す
る。第１の抵抗Ｒ 3 と第２の抵抗Ｒ 4 との接続点が基準
電圧発生手段Ｑ 2 ，Ｒ 6 で生成される基準電圧Ｖ Z2 より
低下すると、比較回路３の出力がハイレベルになる。比
較回路３の出力がハイレベルになると、出力Ｖ OUT がロ
ーレベルとされる。
の抵抗Ｒ 3 と第２の抵抗Ｒ 4 との接続点の電位が低下す
る。第１の抵抗Ｒ 3 と第２の抵抗Ｒ 4 との接続点が基準
電圧発生手段Ｑ 2 ，Ｒ 6 で生成される基準電圧Ｖ Z2 より
低下すると、比較回路３の出力がハイレベルになる。比
較回路３の出力がハイレベルになると、出力Ｖ OUT がロ
ーレベルとされる。
【００１３】また、入力電圧Ｖ in が増加すると、抵抗Ｒ
3 と抵抗Ｒ 4 との接続点の電位が上昇する。抵抗Ｒ 3 と
抵抗Ｒ 4 との接続点が基準電圧発生手段Ｑ 2 ，Ｒ 6 で生
成される基準電圧Ｖ Z2 よりも上昇すると、比較回路３の
出力がローレベルになる。比較回路３の出力がローレベ
ルになると、出力手段がハイレベルとされる。 以上のよ
うにして入力電圧Ｖinを検出して、入力電圧Ｖinに応じ
てハイ又はローレベルとなる出力電圧Ｖout を得る。
3 と抵抗Ｒ 4 との接続点の電位が上昇する。抵抗Ｒ 3 と
抵抗Ｒ 4 との接続点が基準電圧発生手段Ｑ 2 ，Ｒ 6 で生
成される基準電圧Ｖ Z2 よりも上昇すると、比較回路３の
出力がローレベルになる。比較回路３の出力がローレベ
ルになると、出力手段がハイレベルとされる。 以上のよ
うにして入力電圧Ｖinを検出して、入力電圧Ｖinに応じ
てハイ又はローレベルとなる出力電圧Ｖout を得る。
【００１４】また、入力電圧Ｖ in は第１の抵抗Ｒ 3 ，Ｒ
4 を介してトランジスタＱ 1 のベースに供給されてお
り、トランジスタＱ 1 のベース電位は入力電圧Ｖ in に応
じて変動する。トランジスタＱ 1 のベース電位に応じて
トランジスタＱ 1 のエミッタ電流が変化する。トランジ
スタＱ 1 のエミッタ電流に応じて第２の抵抗Ｒ 2 の両端
にかかる電圧が変化する。差動増幅回路２は第２の抵抗
Ｒ 2 の両端にかかる電圧 を増幅して第４の抵抗Ｒ 5 を介
してトランジスタＱ 1 のベースに供給する。トランジス
タＱ 1 は差動福回路２の出力に応じてエミッタ電流が一
定になるように制御する。
4 を介してトランジスタＱ 1 のベースに供給されてお
り、トランジスタＱ 1 のベース電位は入力電圧Ｖ in に応
じて変動する。トランジスタＱ 1 のベース電位に応じて
トランジスタＱ 1 のエミッタ電流が変化する。トランジ
スタＱ 1 のエミッタ電流に応じて第２の抵抗Ｒ 2 の両端
にかかる電圧が変化する。差動増幅回路２は第２の抵抗
Ｒ 2 の両端にかかる電圧 を増幅して第４の抵抗Ｒ 5 を介
してトランジスタＱ 1 のベースに供給する。トランジス
タＱ 1 は差動福回路２の出力に応じてエミッタ電流が一
定になるように制御する。
【００１５】このとき、入力電圧Ｖ in は、第１の抵抗Ｒ
3 ，Ｒ 4 を介してトランジスタＱ 1 のベースにバイアス
電圧として供給されている。よって、入力電圧Ｖ in の変
化に応じてトランジスタＱ 1 はベースに供給されるバイ
アス電圧が変化する。トランジスタＱ 1 はバイアス電圧
の変化に応じてエミッタ電流を変化させる。 トランジス
タＱ 1 のエミッタ電流が変化すると、第２の抵抗Ｒ 2 に
流れる電流が変化することになる。よって、第２の抵抗
Ｒ 2 の両端にかかる電圧ΔＶ BE が変化する。第２の抵抗
Ｒ 2 にかかる電圧ΔＶ BE が変化すると、差動増幅回路２
の入力電圧が変化するので、その出力が変化する。よっ
て、差動増幅回路２の出力を比較回路３に入力し、基準
電圧と比較し、基準電圧との大小を比較することによ
り、入力電圧Ｖ in の状態を検出できる。
3 ，Ｒ 4 を介してトランジスタＱ 1 のベースにバイアス
電圧として供給されている。よって、入力電圧Ｖ in の変
化に応じてトランジスタＱ 1 はベースに供給されるバイ
アス電圧が変化する。トランジスタＱ 1 はバイアス電圧
の変化に応じてエミッタ電流を変化させる。 トランジス
タＱ 1 のエミッタ電流が変化すると、第２の抵抗Ｒ 2 に
流れる電流が変化することになる。よって、第２の抵抗
Ｒ 2 の両端にかかる電圧ΔＶ BE が変化する。第２の抵抗
Ｒ 2 にかかる電圧ΔＶ BE が変化すると、差動増幅回路２
の入力電圧が変化するので、その出力が変化する。よっ
て、差動増幅回路２の出力を比較回路３に入力し、基準
電圧と比較し、基準電圧との大小を比較することによ
り、入力電圧Ｖ in の状態を検出できる。
【００１６】例えば、入力電圧Ｖ in が低下すると、トラ
ンジスタＱ 1 のベース電位が低下するので、トランジス
タＱ 1 のエミッタ電流が低減する。トランジスタＱ 1 の
エミッタ電流が低減すると、第２の抵抗Ｒ 2 にかかる電
圧ΔＶ BE が低下する。第２の抵抗Ｒ 2 にかかる電圧ΔＶ
BE が低下すると、差動増幅回路２の出力が低下する。 差
動増幅回路２の出力が低下すると、トランジスタＱ 1 の
ベース電位が低下する。トランジスタＱ 1 のベース電位
が低下することによりトランジスタＱ 1 のエミッタ電流
が低下する。トランジスタＱ 1 のエミッタ電流が低下す
ることにより、第２の抵抗Ｒ 2 にかかる電圧ΔＶ BE が低
下する。第２の抵抗Ｒ 2 にかかる電圧ΔＶ BE が低下す
る。上記の動作を繰り返すことによりトランジスタＱ 1
のエミッタ電流を一定にする。このとき、入力電圧Ｖ in
の検出を差動増幅回路２の出力により行うことにより、
検出のための消費電流をトランジスタＱ 1 のベース電流
程度とすることができるため、消費電流を低減できる。
ンジスタＱ 1 のベース電位が低下するので、トランジス
タＱ 1 のエミッタ電流が低減する。トランジスタＱ 1 の
エミッタ電流が低減すると、第２の抵抗Ｒ 2 にかかる電
圧ΔＶ BE が低下する。第２の抵抗Ｒ 2 にかかる電圧ΔＶ
BE が低下すると、差動増幅回路２の出力が低下する。 差
動増幅回路２の出力が低下すると、トランジスタＱ 1 の
ベース電位が低下する。トランジスタＱ 1 のベース電位
が低下することによりトランジスタＱ 1 のエミッタ電流
が低下する。トランジスタＱ 1 のエミッタ電流が低下す
ることにより、第２の抵抗Ｒ 2 にかかる電圧ΔＶ BE が低
下する。第２の抵抗Ｒ 2 にかかる電圧ΔＶ BE が低下す
る。上記の動作を繰り返すことによりトランジスタＱ 1
のエミッタ電流を一定にする。このとき、入力電圧Ｖ in
の検出を差動増幅回路２の出力により行うことにより、
検出のための消費電流をトランジスタＱ 1 のベース電流
程度とすることができるため、消費電流を低減できる。
【００１７】
【実施例】図１に本発明の第１の実施例の回路図を示
す。図１において、電圧検出回路１は、入力端子Ｔ1 及
び接地端子Ｔ2 （ＧＮＤ）間に入力電圧Ｖinが入力す
る。入力端子Ｔ1 にはＰＮＰ型のトランジスタＱ2 がベ
ースとコレクタが短絡されて抵抗Ｒ6 と接続され、定電
圧手段を構成する。
す。図１において、電圧検出回路１は、入力端子Ｔ1 及
び接地端子Ｔ2 （ＧＮＤ）間に入力電圧Ｖinが入力す
る。入力端子Ｔ1 にはＰＮＰ型のトランジスタＱ2 がベ
ースとコレクタが短絡されて抵抗Ｒ6 と接続され、定電
圧手段を構成する。
【００１８】抵抗Ｒ6 には、制御素子であるＮＰＮ型の
トランジスタＱ1 のコレクタが接続され、エミッタには
入力手段である抵抗Ｒ2 ，Ｒ1 の直列回路が接続され
る。この抵抗Ｒ2 の両端は差動増幅回路２の入力端にそ
れぞれ接続される。一方、トランジスタＱ1 のベースに
は、入力端子Ｔ1 より抵抗Ｒ3 及びＲ4 の直列回路が接
続されると共に、差動増幅回路２の出力端より抵抗Ｒ5
を介して接続される。この抵抗Ｒ3 〜Ｒ5 がトランジス
タＱ1 のバイアス手段を構成する。
トランジスタＱ1 のコレクタが接続され、エミッタには
入力手段である抵抗Ｒ2 ，Ｒ1 の直列回路が接続され
る。この抵抗Ｒ2 の両端は差動増幅回路２の入力端にそ
れぞれ接続される。一方、トランジスタＱ1 のベースに
は、入力端子Ｔ1 より抵抗Ｒ3 及びＲ4 の直列回路が接
続されると共に、差動増幅回路２の出力端より抵抗Ｒ5
を介して接続される。この抵抗Ｒ3 〜Ｒ5 がトランジス
タＱ1 のバイアス手段を構成する。
【００１９】また、入力端子Ｔ1 と接地端子Ｔ2 との間
に接続される比較回路（コンパレータ）３は、一方の入
力端がトランジスタＱ1 のコレクタに接続され、他方の
入力端が抵抗Ｒ3 及びＲ4 の接続点に接続される。そし
て、コンパレータ３の出力端は抵抗Ｒ7 を介してＮＰＮ
型のトランジスタＱ3 のベースに接続される。トランジ
スタＱ3 のエミッタは接地端子Ｔ2 に接続され、コレク
タは出力端子Ｔ3 に接続されて出力電圧Ｖout を出力す
る。
に接続される比較回路（コンパレータ）３は、一方の入
力端がトランジスタＱ1 のコレクタに接続され、他方の
入力端が抵抗Ｒ3 及びＲ4 の接続点に接続される。そし
て、コンパレータ３の出力端は抵抗Ｒ7 を介してＮＰＮ
型のトランジスタＱ3 のベースに接続される。トランジ
スタＱ3 のエミッタは接地端子Ｔ2 に接続され、コレク
タは出力端子Ｔ3 に接続されて出力電圧Ｖout を出力す
る。
【００２０】このような電圧検出回路１は、トランジス
タＱ1 、抵抗Ｒ1 ，Ｒ2 及び差動増幅回路２でトランジ
スタＱ1 のベース電圧を一定電圧ＶZ1に制御する。な
お、差動増幅回路２については後述する。また、トラン
ジスタＱ2 と抵抗Ｒ6 の定電圧手段で入力電圧Ｖinを基
準にして一定電圧ＶZ2を得てトランジスタＱ1 のコレク
タ及びコンパレータ３の一方の入力端に印加する。そし
て、抵抗Ｒ3 ，Ｒ4 で分圧される電圧Ｖ3 がコンパレー
タ３の他方の入力端に印加され、上記電圧ＶZ2とを比較
してＬｏｗまたはＨｉの出力でトランジスタＱ3 （出力
端子Ｔ3 ）の出力信号（Ｌｏｗ又はＨｉ）を得るもので
ある。なお、コンパレータ３は通常の零オフセットのコ
ンパレータである。
タＱ1 、抵抗Ｒ1 ，Ｒ2 及び差動増幅回路２でトランジ
スタＱ1 のベース電圧を一定電圧ＶZ1に制御する。な
お、差動増幅回路２については後述する。また、トラン
ジスタＱ2 と抵抗Ｒ6 の定電圧手段で入力電圧Ｖinを基
準にして一定電圧ＶZ2を得てトランジスタＱ1 のコレク
タ及びコンパレータ３の一方の入力端に印加する。そし
て、抵抗Ｒ3 ，Ｒ4 で分圧される電圧Ｖ3 がコンパレー
タ３の他方の入力端に印加され、上記電圧ＶZ2とを比較
してＬｏｗまたはＨｉの出力でトランジスタＱ3 （出力
端子Ｔ3 ）の出力信号（Ｌｏｗ又はＨｉ）を得るもので
ある。なお、コンパレータ３は通常の零オフセットのコ
ンパレータである。
【００２１】ここで、Ｉ3 ，Ｉ4 ≪Ｉ2 に設定すると、 Ｉ1 ＝ΔＶBE／Ｒ2 …（１） となり、またトランジスタＱ1 の増幅率がｈFE≫１であ
れば、 Ｉ1 ≒Ｉ2 …（２） ＩB ＝（Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（３） となる。従って、 Ｖ3 ＝Ｒ3 ・ＩB ＝Ｒ3 （Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（４） となる。
れば、 Ｉ1 ≒Ｉ2 …（２） ＩB ＝（Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（３） となる。従って、 Ｖ3 ＝Ｒ3 ・ＩB ＝Ｒ3 （Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（４） となる。
【００２２】また、バンドギャップツェナの原理より、
ＶZ2＝ＶZ1で温度特性が安定することから（適宜変化さ
せてもよい）、 Ｖ3 ＝Ｒ3 （Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（５） ＶZ1＝Ｒ3 （Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（６） となる。（６）式より、 Ｖin＝ＶZ1｛２＋（Ｒ4 ／Ｒ3 ）｝ …（７） となる。すなわち、この電圧がコンパレータ３のスレシ
ホールド電圧となる。
ＶZ2＝ＶZ1で温度特性が安定することから（適宜変化さ
せてもよい）、 Ｖ3 ＝Ｒ3 （Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（５） ＶZ1＝Ｒ3 （Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（６） となる。（６）式より、 Ｖin＝ＶZ1｛２＋（Ｒ4 ／Ｒ3 ）｝ …（７） となる。すなわち、この電圧がコンパレータ３のスレシ
ホールド電圧となる。
【００２３】また、入力電圧Ｖinの最低電圧Ｖ
inMIN は、Ｒ4 ＝０の（短絡）の場合で、（７）式より ＶinMIN ＝２ＶZ1 …（８） となる。すなわち、入力電圧Ｖinが２ＶZ1以上でコンパ
レータ３のスレシホールド電圧を抵抗Ｒ3 ，Ｒ4 により
設定することができる。
inMIN は、Ｒ4 ＝０の（短絡）の場合で、（７）式より ＶinMIN ＝２ＶZ1 …（８） となる。すなわち、入力電圧Ｖinが２ＶZ1以上でコンパ
レータ３のスレシホールド電圧を抵抗Ｒ3 ，Ｒ4 により
設定することができる。
【００２４】図１の電圧検出回路１の具体的な動作につ
いて説明する。 例えば、入力電圧Ｖinが低下すると、ト
ランジスタＱ１のベース電位が低下するので、トランジ
スタＱ１のエミッタ電流が低減する。トランジスタＱ１
のエミッタ電流が低減すると、抵抗Ｒ2 にかかる電圧Δ
ＶBEが低下する。抵抗Ｒ2 にかかる電圧ΔＶBEが低下す
ると、差動増幅回路２の出力が増加する。差動増幅回路
２の出力が増加すると、トランジスタＱ１のベース電位
が増加し、トランジスタＱ１のエミッタ電流の減少を抑
制するように制御される。
いて説明する。 例えば、入力電圧Ｖinが低下すると、ト
ランジスタＱ１のベース電位が低下するので、トランジ
スタＱ１のエミッタ電流が低減する。トランジスタＱ１
のエミッタ電流が低減すると、抵抗Ｒ2 にかかる電圧Δ
ＶBEが低下する。抵抗Ｒ2 にかかる電圧ΔＶBEが低下す
ると、差動増幅回路２の出力が増加する。差動増幅回路
２の出力が増加すると、トランジスタＱ１のベース電位
が増加し、トランジスタＱ１のエミッタ電流の減少を抑
制するように制御される。
【００２５】なお、入力電圧Ｖ in が低下すると、抵抗Ｒ
3 と抵抗Ｒ 4 との接続点の電位が低下する。抵抗Ｒ 3 と
抵抗Ｒ 4 との接続点がトランジスタＱ 3 ，抵抗Ｒ 6 で生
成される基準電圧Ｖ Z2 より低下すると、コンパレータ３
の出力がハイレベルになる。コンパレータ３の出力がハ
イレベルになると、トランジスタＱ 3 がオンする。トラ
ンジスタＱ 3 がオンすることにより、出力電圧Ｖ OUT が
ローレベルとされる。
3 と抵抗Ｒ 4 との接続点の電位が低下する。抵抗Ｒ 3 と
抵抗Ｒ 4 との接続点がトランジスタＱ 3 ，抵抗Ｒ 6 で生
成される基準電圧Ｖ Z2 より低下すると、コンパレータ３
の出力がハイレベルになる。コンパレータ３の出力がハ
イレベルになると、トランジスタＱ 3 がオンする。トラ
ンジスタＱ 3 がオンすることにより、出力電圧Ｖ OUT が
ローレベルとされる。
【００２６】また、入力電圧Ｖ in が増加すると、抵抗Ｒ
3 と抵抗Ｒ 4 との接続点の電位が上昇する。抵抗Ｒ 3 と
抵抗Ｒ 4 との接続点がトランジスタＱ 3 ，抵抗Ｒ 6 で生
成される基準電圧Ｖ Z2 よりも上昇すると、コンパレータ
３の出力がローレベルになる。コンパレータ３の出力が
ローレベルになると、トランジスタＱ 3 がオフする。ト
ランジスタＱ 3 がオフすることにより、出力電圧Ｖ OUT
がハイレベルとされる。
3 と抵抗Ｒ 4 との接続点の電位が上昇する。抵抗Ｒ 3 と
抵抗Ｒ 4 との接続点がトランジスタＱ 3 ，抵抗Ｒ 6 で生
成される基準電圧Ｖ Z2 よりも上昇すると、コンパレータ
３の出力がローレベルになる。コンパレータ３の出力が
ローレベルになると、トランジスタＱ 3 がオフする。ト
ランジスタＱ 3 がオフすることにより、出力電圧Ｖ OUT
がハイレベルとされる。
【００２７】以上のようにして入力電圧Ｖinを検出し
て、入力電圧Ｖinに応じてハイ又はローレベルとなる出
力電圧Ｖout が得られる。ここで、図２に、図１の一具
体例の回路図を示す。図２（Ａ）は図１における差動増
幅回路２の具体的回路図であり、図２（Ｂ）は図２
（Ａ）の差動増幅回路２を図１に組込んだ場合の回路図
である。
て、入力電圧Ｖinに応じてハイ又はローレベルとなる出
力電圧Ｖout が得られる。ここで、図２に、図１の一具
体例の回路図を示す。図２（Ａ）は図１における差動増
幅回路２の具体的回路図であり、図２（Ｂ）は図２
（Ａ）の差動増幅回路２を図１に組込んだ場合の回路図
である。
【００２８】図２（Ａ），（Ｂ）において、差動増幅回
路２は、ＰＮＰ型のトランジスタＱ4 ，Ｑ5 、ＮＰＮ型
のトランジスタＱ6 ，Ｑ7 ，Ｑ8 、定電流源４より構成
される差動増幅回路である。この場合、入力端子Ｔ4 は
図１のトランジスタＱ1 のエミッタに接続され、入力端
子Ｔ5 は抵抗Ｒ2 及びＲ1 の接続点に接続される。ま
た、出力端子Ｔ6 は図１の抵抗Ｒ1 に接続される。ここ
で、定電圧源４は、図２（Ｂ）に示すように、抵抗Ｒ8
及びＰＮＰ型のトランジスタＱ9 により構成され、トラ
ンジスタＱ9 のベースはトランジスタＱ2 のベースに接
続されるものである。この図２（Ａ）における差動増幅
回路２は、既に知られているが、図２（Ｂ）に示すよう
に本発明の電圧検出回路１に他の差動増幅器を用いる場
合に比べて、低電流化となり、回路構成が簡易となる。
路２は、ＰＮＰ型のトランジスタＱ4 ，Ｑ5 、ＮＰＮ型
のトランジスタＱ6 ，Ｑ7 ，Ｑ8 、定電流源４より構成
される差動増幅回路である。この場合、入力端子Ｔ4 は
図１のトランジスタＱ1 のエミッタに接続され、入力端
子Ｔ5 は抵抗Ｒ2 及びＲ1 の接続点に接続される。ま
た、出力端子Ｔ6 は図１の抵抗Ｒ1 に接続される。ここ
で、定電圧源４は、図２（Ｂ）に示すように、抵抗Ｒ8
及びＰＮＰ型のトランジスタＱ9 により構成され、トラ
ンジスタＱ9 のベースはトランジスタＱ2 のベースに接
続されるものである。この図２（Ａ）における差動増幅
回路２は、既に知られているが、図２（Ｂ）に示すよう
に本発明の電圧検出回路１に他の差動増幅器を用いる場
合に比べて、低電流化となり、回路構成が簡易となる。
【００２９】次に、図３に、本発明の第２の実施例の構
成図を示す。なお、図１及び図２と同一の構成部分には
同一の符号を付し、説明を省略する。図３（Ａ）は、コ
ンパレータ３の一方の入力端と、差動増幅回路２の出力
端とを接続したもので、他の構成は図１と同様であり、
図３（Ｂ）は図３（Ａ）の差動増幅回路を適用したもの
である。
成図を示す。なお、図１及び図２と同一の構成部分には
同一の符号を付し、説明を省略する。図３（Ａ）は、コ
ンパレータ３の一方の入力端と、差動増幅回路２の出力
端とを接続したもので、他の構成は図１と同様であり、
図３（Ｂ）は図３（Ａ）の差動増幅回路を適用したもの
である。
【００３０】図１においては、（９）式より入力電圧Ｖ
inが２ＶZ1以上の場合であり、抵抗Ｒ2 の電圧降下が小
さい場合、すなわち入力電圧Ｖinが２ＶZ1以下の場合に
図３の電圧検出回路１を適用するものである。すなわ
ち、図３（Ａ）より、コンパレータ３の一方の入力端へ
の入力電圧Ｖ5は、 Ｖ5 ＝（Ｒ3 ＋Ｒ4 ＋Ｒ5 ）・ＩB …（９） となる。この（９）式に（３）式を代入すると、 Ｖ5 ＝（Ｒ3 ＋Ｒ4 ＋Ｒ5 ）（Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（１０） となり、上述と同様にＶ5 ＝ＶZ1＝ＶZ2に設定されるこ
とから、（１０）式は、 ＶZ1＝（Ｒ3 ＋Ｒ4 ＋Ｒ5 ）（Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（１１） となる。従って、入力電圧Ｖinが、 Ｖin＝ＶZ1｛１＋（Ｒ3 ＋Ｒ4 ）／（Ｒ3 ＋Ｒ4 ＋Ｒ5 ）｝ …（１２） のときにコンパレータ３のスレシホールド電圧となる。
inが２ＶZ1以上の場合であり、抵抗Ｒ2 の電圧降下が小
さい場合、すなわち入力電圧Ｖinが２ＶZ1以下の場合に
図３の電圧検出回路１を適用するものである。すなわ
ち、図３（Ａ）より、コンパレータ３の一方の入力端へ
の入力電圧Ｖ5は、 Ｖ5 ＝（Ｒ3 ＋Ｒ4 ＋Ｒ5 ）・ＩB …（９） となる。この（９）式に（３）式を代入すると、 Ｖ5 ＝（Ｒ3 ＋Ｒ4 ＋Ｒ5 ）（Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（１０） となり、上述と同様にＶ5 ＝ＶZ1＝ＶZ2に設定されるこ
とから、（１０）式は、 ＶZ1＝（Ｒ3 ＋Ｒ4 ＋Ｒ5 ）（Ｖin−ＶZ1）／（Ｒ3 ＋Ｒ4 ）…（１１） となる。従って、入力電圧Ｖinが、 Ｖin＝ＶZ1｛１＋（Ｒ3 ＋Ｒ4 ）／（Ｒ3 ＋Ｒ4 ＋Ｒ5 ）｝ …（１２） のときにコンパレータ３のスレシホールド電圧となる。
【００３１】図３の電圧検出回路１の具体的な動作につ
いて説明する。 例えば、入力電圧Ｖinが低下すると、ト
ランジスタＱ１のベース電位が低下するので、トランジ
スタＱ１のエミッタ電流が低減する。トランジスタＱ１
のエミッタ電流が低減すると、抵抗Ｒ2 にかかる電圧Δ
ＶBEが低下する。抵抗Ｒ2 にか かる電圧ΔＶBEが低下す
ると、差動増幅回路２の出力が増加する。差動増幅回路
２の出力が増加すると、トランジスタＱ１のベース電位
が増加し、トランジスタＱ１のエミッタ電流の減少が抑
制されるように制御される。
いて説明する。 例えば、入力電圧Ｖinが低下すると、ト
ランジスタＱ１のベース電位が低下するので、トランジ
スタＱ１のエミッタ電流が低減する。トランジスタＱ１
のエミッタ電流が低減すると、抵抗Ｒ2 にかかる電圧Δ
ＶBEが低下する。抵抗Ｒ2 にか かる電圧ΔＶBEが低下す
ると、差動増幅回路２の出力が増加する。差動増幅回路
２の出力が増加すると、トランジスタＱ１のベース電位
が増加し、トランジスタＱ１のエミッタ電流の減少が抑
制されるように制御される。
【００３２】また、入力電圧Ｖinが増加すると、トラン
ジスタＱ１のベース電位が増加するので、トランジスタ
Ｑ１のエミッタ電流が増加する。トランジスタＱ１のエ
ミッタ電流が増加すると、抵抗Ｒ2 にかかる電圧ΔＶBE
が上昇する。抵抗Ｒ2 にかかる電圧ΔＶBEが上昇する
と、差動増幅回路２の出力が低下する。差動増幅回路２
の出力が低下すると、トランジスタＱ１のベース電位が
低下し、トランジスタＱ１のエミッタ電流の増加が抑制
されるように制御される。
ジスタＱ１のベース電位が増加するので、トランジスタ
Ｑ１のエミッタ電流が増加する。トランジスタＱ１のエ
ミッタ電流が増加すると、抵抗Ｒ2 にかかる電圧ΔＶBE
が上昇する。抵抗Ｒ2 にかかる電圧ΔＶBEが上昇する
と、差動増幅回路２の出力が低下する。差動増幅回路２
の出力が低下すると、トランジスタＱ１のベース電位が
低下し、トランジスタＱ１のエミッタ電流の増加が抑制
されるように制御される。
【００３３】このとき、入力電圧Ｖinが所定の電圧より
小さくなり、差動増幅回路２の出力がトランジスタＱ１
のコレクタと抵抗Ｒ6 との接続点に発生する基準電圧Ｖ
z2より小さくなると、比較器３の出力がハイレベルにな
る。比較器３の出力がハイレベルになると、トランジス
タＱ3 がオンし、出力信号がローレベルになる。 また、
入力電圧Ｖinが所定の電圧より大きくなり、差動増幅回
路２の出力がトランジスタＱ１のコレクタと抵抗Ｒ6 と
の接続点に発生する基準電圧Ｖz2より小さくなると、比
較器３の出力がローレベルになる。比較器３の出力がロ
ーレベルになると、トランジスタＱ3 がオフし、出力信
号がハイレベルになる。
小さくなり、差動増幅回路２の出力がトランジスタＱ１
のコレクタと抵抗Ｒ6 との接続点に発生する基準電圧Ｖ
z2より小さくなると、比較器３の出力がハイレベルにな
る。比較器３の出力がハイレベルになると、トランジス
タＱ3 がオンし、出力信号がローレベルになる。 また、
入力電圧Ｖinが所定の電圧より大きくなり、差動増幅回
路２の出力がトランジスタＱ１のコレクタと抵抗Ｒ6 と
の接続点に発生する基準電圧Ｖz2より小さくなると、比
較器３の出力がローレベルになる。比較器３の出力がロ
ーレベルになると、トランジスタＱ3 がオフし、出力信
号がハイレベルになる。
【００３４】以上のようにして入力電圧Ｖinを検出し
て、入力電圧Ｖinに応じてハイ又はローレベルとなる出
力電圧Ｖout が得られる。このように、図１乃至図３よ
り、制御素子であるトランジスタＱ1 のバイアス電流Ｉ
B は、差動増幅回路２の入力電圧の差ΔＶBEを形成する
電流値（例えば数百ｎＡ）で十分である。すなわち、こ
のバイアス電流ＩB を電圧検出のブリーダ抵抗として使
用していることから、モノリシックＩＣ化する場合、抵
抗の数を減少させ、抵抗値を低くすることができ、低消
費電力化を図ることができる。
て、入力電圧Ｖinに応じてハイ又はローレベルとなる出
力電圧Ｖout が得られる。このように、図１乃至図３よ
り、制御素子であるトランジスタＱ1 のバイアス電流Ｉ
B は、差動増幅回路２の入力電圧の差ΔＶBEを形成する
電流値（例えば数百ｎＡ）で十分である。すなわち、こ
のバイアス電流ＩB を電圧検出のブリーダ抵抗として使
用していることから、モノリシックＩＣ化する場合、抵
抗の数を減少させ、抵抗値を低くすることができ、低消
費電力化を図ることができる。
【００３５】次に、図４に、本発明の他の適用例の回路
図を示す。なお、図１及び図２と同一の構成部分には同
一の符号を付し、説明を省略する。図４は、図２の電圧
検出回路１にヒステリシスを付加した実際的回路図であ
る。図４において、差動増幅回路２に、トランジスタＱ
8 とベースを同じくするＰＮＰ型のトランジスタＱ10を
設けると共に、コンパレータ３を図２（Ａ）のようにＰ
ＮＰ型のトランジスタＱ11，Ｑ12，Ｑ15、ＮＰＮ型のト
ランジスタＱ13，Ｑ14 及び抵抗Ｒ10に置換えたもので
ある。また、入力端子Ｔ1 と抵抗Ｒ3 間に抵抗Ｒ9 を接
続し、抵抗Ｒ9 ，Ｒ3 の接続点とトランジスタＱ19のコ
レクタが接続される。
図を示す。なお、図１及び図２と同一の構成部分には同
一の符号を付し、説明を省略する。図４は、図２の電圧
検出回路１にヒステリシスを付加した実際的回路図であ
る。図４において、差動増幅回路２に、トランジスタＱ
8 とベースを同じくするＰＮＰ型のトランジスタＱ10を
設けると共に、コンパレータ３を図２（Ａ）のようにＰ
ＮＰ型のトランジスタＱ11，Ｑ12，Ｑ15、ＮＰＮ型のト
ランジスタＱ13，Ｑ14 及び抵抗Ｒ10に置換えたもので
ある。また、入力端子Ｔ1 と抵抗Ｒ3 間に抵抗Ｒ9 を接
続し、抵抗Ｒ9 ，Ｒ3 の接続点とトランジスタＱ19のコ
レクタが接続される。
【００３６】すなわち、抵抗Ｒ11及びトランジスタＱ16
〜Ｑ18によりコンパレータ３の出力を定電流化してトラ
ンジスタＱ19のコレクタ電流を定電流化しており、この
コレクタ電流と抵抗Ｒ9 による電圧差ΔＶS でトランジ
スタＱ1 を介してコンパレータ３のトランジスタＱ11に
ヒステリシス特性を持たせたものである。これにより、
コンパレータ３のチャタリング現象を防止することがで
きる。
〜Ｑ18によりコンパレータ３の出力を定電流化してトラ
ンジスタＱ19のコレクタ電流を定電流化しており、この
コレクタ電流と抵抗Ｒ9 による電圧差ΔＶS でトランジ
スタＱ1 を介してコンパレータ３のトランジスタＱ11に
ヒステリシス特性を持たせたものである。これにより、
コンパレータ３のチャタリング現象を防止することがで
きる。
【００３７】
【発明の効果】上述の如く、本発明によれば、トランジ
スタＱ 1 、第３及び第４の抵抗Ｒ 2 ，Ｒ 1 、差動増幅回
路２，Ｒ 5 により定電圧Ｖ Z1 を生成し、また、入力電圧
Ｖ in から第１及び第２の抵抗Ｒ 3 ，Ｒ 4 によりトランジ
スタＱ 1 を駆動するためのバイアス電圧を生成し、か
つ、基準電圧発生手段Ｑ 2 ，Ｒ 6 により入力電圧Ｖ in に
応じて出力を切り換えるべき基準電圧を生成し、基準電
圧発生手段Ｑ 2 ，Ｒ 6 の出力は、トランジスタＱ 1 の駆
動電圧として用いるとともに、入力電圧Ｖ in を第１の抵
抗Ｒ 3 と第２の抵抗Ｒ 4 とで分圧した電圧を検出電圧と
して用いることにより、トランジスタＱ 1 のバイアス
と、入力電圧Ｖ in の検出とを第１及び第２の抵抗Ｒ 3 ，
Ｒ 4 で共用でき、不要な消費電流を消費しなくて済み、
また、消費電流をトランジスタＱ 1 のベース電流程度と
することができるため、消費電流を低減できる等の特長
を有する。
スタＱ 1 、第３及び第４の抵抗Ｒ 2 ，Ｒ 1 、差動増幅回
路２，Ｒ 5 により定電圧Ｖ Z1 を生成し、また、入力電圧
Ｖ in から第１及び第２の抵抗Ｒ 3 ，Ｒ 4 によりトランジ
スタＱ 1 を駆動するためのバイアス電圧を生成し、か
つ、基準電圧発生手段Ｑ 2 ，Ｒ 6 により入力電圧Ｖ in に
応じて出力を切り換えるべき基準電圧を生成し、基準電
圧発生手段Ｑ 2 ，Ｒ 6 の出力は、トランジスタＱ 1 の駆
動電圧として用いるとともに、入力電圧Ｖ in を第１の抵
抗Ｒ 3 と第２の抵抗Ｒ 4 とで分圧した電圧を検出電圧と
して用いることにより、トランジスタＱ 1 のバイアス
と、入力電圧Ｖ in の検出とを第１及び第２の抵抗Ｒ 3 ，
Ｒ 4 で共用でき、不要な消費電流を消費しなくて済み、
また、消費電流をトランジスタＱ 1 のベース電流程度と
することができるため、消費電流を低減できる等の特長
を有する。
【００３８】また、請求項２によれば、入力電圧Ｖ in の
検出を差動増幅回路２の出力により 行うことにより、検
出のための消費電流をトランジスタＱ 1 のベース電流程
度とすることができるため、消費電流を低減できる等の
特長を有する。
検出を差動増幅回路２の出力により 行うことにより、検
出のための消費電流をトランジスタＱ 1 のベース電流程
度とすることができるため、消費電流を低減できる等の
特長を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の一具体例の回路図である。
【図３】本発明の第２の実施例の回路図である。
【図４】本発明の他の適用例の回路図である。
【図５】従来の電圧比較回路の回路図である。
１ 電圧検出回路 ２ 差動増幅回路 ３ 比較回路 ４ 定電流源 Ｖin 入力電圧
Claims (2)
- 【請求項１】 入力電圧に応じて出力を切り換える電圧
検出回路において、 一端に前記入力電圧が印加される第１の抵抗と、 一端が前記第１の抵抗の他端に接続された第２の抵抗
と、 一端に前記入力電圧が印加され、前記入力電圧により両
端に所定の電圧を発生する基準電圧発生手段と、 コレクタが前記基準電圧発生手段の他端に接続され、ベ
ースが前記第２の抵抗の他端に接続されたトランジスタ
と、 一端が前記トランジスタのエミッタに接続された第３の
抵抗と、 一端が前記第３の抵抗の他端に接続され、他端が基準電
圧とされた第４の抵抗と、 前記トランジスタのエミッタと前記第３の抵抗の一端と
の接続点と、前記第３の抵抗と前記第４の抵抗との接続
点とが接続され、前記トランジスタのエミッタと前記第
３の抵抗の一端との接続点の電位と、前記第３の抵抗と
前記第４の抵抗との接続点の電位との電位差を検出し、
該電位差に応じた出力信号を前記トランジスタのベース
に供給する差動増幅回路と、 前記第１の抵抗の他端と前記第２の抵抗の一端との接続
点と、前記基準電圧発生手段と前記トランジスタのコレ
クタとの接続点とが接続され、前記第１の抵抗の他端と
前記第２の抵抗の一端との接続点の電位と、前記基準電
圧発生手段と前記トランジスタのコレクタとの接続点の
電位との電位差に応じてハイ又はローレベルの信号を出
力する比較回路と、 前記比較回路の出力信号に応じた出力を出力電圧として
出力する出力回路とを有することを特徴とする電圧検出
回路。 - 【請求項２】 入力電圧に応じて出力を切り換える電圧
検出回路において、 一端に前記入力電圧が印加される第１の抵抗と、 一端に前記入力電圧が印加され、前記入力電圧により両
端に所定の電圧を発生する基準電圧発生手段と、 コレクタが前記基準電圧発生手段の他端に接続され、ベ
ースが前記第１の抵抗の他端に接続されたトランジスタ
と、 一端が前記トランジスタのエミッタに接続された第２の
抵抗と、 一端が前記第２の抵抗の他端に接続され、他端が基準電
圧とされた第３の抵抗と、 前記トランジスタのエミッタと前記第２の抵抗の一端と
の接続点と、前記第２の抵抗と前記第３の抵抗との接続
点とが接続され、前記トランジスタのエミッタと前記第
２の抵抗の一端との接続点の電位と、前記第２の抵抗と
前記第３の抵抗との接続点の電位との電位差を検出し、
該電位差に応じた出力信号を出力する差動増幅回路と、 一端が前記差動増幅回路の出力に接続され、他端が前記
トランジスタのベースに接続された第４の抵抗と、 前記差動増幅回路の出力と前記第４の抵抗との接続点
と、前記基準電圧発生手段と前記トランジスタのコレク
タとの接続点とが接続され、前記差動増幅回路の出力と
前記第４の抵抗との接続点の電位と、前記基準電圧発生
手段と前記トランジスタのコレクタとの接続点の電位と
の電位差に応じてハイ又はローレベルの信号を出力する
比較回路と、 前記比較回路の出力信号に応じた出力を出力電圧として
出力する出力回路とを有することを特徴とする電圧検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40832890A JP3158449B2 (ja) | 1990-12-27 | 1990-12-27 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40832890A JP3158449B2 (ja) | 1990-12-27 | 1990-12-27 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04225617A JPH04225617A (ja) | 1992-08-14 |
| JP3158449B2 true JP3158449B2 (ja) | 2001-04-23 |
Family
ID=18517793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40832890A Expired - Lifetime JP3158449B2 (ja) | 1990-12-27 | 1990-12-27 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158449B2 (ja) |
-
1990
- 1990-12-27 JP JP40832890A patent/JP3158449B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04225617A (ja) | 1992-08-14 |
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