JPH042003B2 - - Google Patents
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- JPH042003B2 JPH042003B2 JP59237987A JP23798784A JPH042003B2 JP H042003 B2 JPH042003 B2 JP H042003B2 JP 59237987 A JP59237987 A JP 59237987A JP 23798784 A JP23798784 A JP 23798784A JP H042003 B2 JPH042003 B2 JP H042003B2
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- 230000000694 effects Effects 0.000 description 1
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は出力用パワートランジスタのコレク
タ電流の値を一定値以下に制限することによつて
負荷回路を保護する出力トランジスタの電流制限
回路に関する。
タ電流の値を一定値以下に制限することによつて
負荷回路を保護する出力トランジスタの電流制限
回路に関する。
［発明の技術的背景］
小信号を増幅し、この増幅された信号で出力用
のパワートランジスタを駆動することによつて負
荷回路を動作されるような場合、負荷回路に大き
な電流が流れないようにするために電流制限回路
が用いられる。
のパワートランジスタを駆動することによつて負
荷回路を動作されるような場合、負荷回路に大き
な電流が流れないようにするために電流制限回路
が用いられる。
第３図は従来から用いられている出力トランジ
スタの電流制限回路の構成を示す回路図である。
入力信号はnpnトランジスタ１１のベースに供給
されており、この入力信号電位が高くなると、こ
のトランジスタ１１がオン状態となり、これによ
つてベースがこのトランジスタ１１のコレクタに
接続されているpnp型トランジスタ１２もオン状
態にされる。このトランジスタ１２のコレクタに
はnpn型の出力トランジスタ１３のベースが接続
されているので、この出力トランジスタ１３もオ
ン状態にされ、負荷回路１４にはこの出力トラン
ジスタ１３を介して正極性の電源電圧VCC印加点
から電流が流れ込まれる。上記とは逆に入力信号
電位が低くなると、トランジスタ１１がオフ状態
となり、これによつてトランジスタ１２もオフ状
態にされ、さらに出力トランジスタ１３もオフ状
態にされて負荷回路１４に流れていた電源電圧
VCC印加点からの電流は停止される。
スタの電流制限回路の構成を示す回路図である。
入力信号はnpnトランジスタ１１のベースに供給
されており、この入力信号電位が高くなると、こ
のトランジスタ１１がオン状態となり、これによ
つてベースがこのトランジスタ１１のコレクタに
接続されているpnp型トランジスタ１２もオン状
態にされる。このトランジスタ１２のコレクタに
はnpn型の出力トランジスタ１３のベースが接続
されているので、この出力トランジスタ１３もオ
ン状態にされ、負荷回路１４にはこの出力トラン
ジスタ１３を介して正極性の電源電圧VCC印加点
から電流が流れ込まれる。上記とは逆に入力信号
電位が低くなると、トランジスタ１１がオフ状態
となり、これによつてトランジスタ１２もオフ状
態にされ、さらに出力トランジスタ１３もオフ状
態にされて負荷回路１４に流れていた電源電圧
VCC印加点からの電流は停止される。
他方、出力トランジスタ１３におけるコレクタ
電流の制限は次のようにして行われている。すな
わち、出力トランジスタ１３のベース、エミツタ
間には、そのベース、エミツタ間電圧VBEを検出
するための一対の抵抗１５，１６が直列に挿入さ
れている。さらに上記出力トランジスタ１３のベ
ース、エミツタ間にはnpnトランジスタ１７のコ
レクタ、エミツタ間が挿入され、このトランジス
タ１７のベースは上記一対の抵抗１５，１６の直
列接続点１８に接続されている。
電流の制限は次のようにして行われている。すな
わち、出力トランジスタ１３のベース、エミツタ
間には、そのベース、エミツタ間電圧VBEを検出
するための一対の抵抗１５，１６が直列に挿入さ
れている。さらに上記出力トランジスタ１３のベ
ース、エミツタ間にはnpnトランジスタ１７のコ
レクタ、エミツタ間が挿入され、このトランジス
タ１７のベースは上記一対の抵抗１５，１６の直
列接続点１８に接続されている。
このような回路において、いま出力トランジス
タ１３のコレクタ電流の値が増加するとそのベー
ス、コレクタ間の電圧VBEも増加する。この電圧
VBEは上記一対の抵抗１５，１６によつて分割さ
れており、この分割された電圧がトランジスタ１
７のベース、コレクタ間の電圧VBE以上になれ
ば、このトランジスタ１７がオン状態にされて、
出力トランジスタ１３のベース電流はこのトラン
ジスタ１７を介して分流される。このため、出力
トランジスタ１３はオフ状態にされ、そのコレク
タ電流の値がそれ以上増加しないように制限され
る。そして制限されるコレクタ電流の値は、上記
抵抗１５と１６との抵抗比により決定される。
タ１３のコレクタ電流の値が増加するとそのベー
ス、コレクタ間の電圧VBEも増加する。この電圧
VBEは上記一対の抵抗１５，１６によつて分割さ
れており、この分割された電圧がトランジスタ１
７のベース、コレクタ間の電圧VBE以上になれ
ば、このトランジスタ１７がオン状態にされて、
出力トランジスタ１３のベース電流はこのトラン
ジスタ１７を介して分流される。このため、出力
トランジスタ１３はオフ状態にされ、そのコレク
タ電流の値がそれ以上増加しないように制限され
る。そして制限されるコレクタ電流の値は、上記
抵抗１５と１６との抵抗比により決定される。
［背景技術の問題点］
ところで、周知のようにトランジスタのベー
ス、コレクタ間電圧VBEは周囲温度の影響を受け
て変化する。このため、従来回路では次のような
次点が存在する。すなわち、通常の小信号トラン
ジスタでは、ベース、コレクタ間電圧VBEの温度
係数は負の値で約−２ｍＶ／℃程度である。この
ため、小信号を取り扱うトランジスタ１７の周囲
温度変化に対するベース、コレクタ間電圧VBEの
傾向は第４図の特性図中の特性で示すように右
下がりのものとなる。ところが、出力トランジス
タ１３には比較的大きな電流、例えば２ないし
3A程度の電流が流されており内部抵抗による電
圧降下が大きい。このため、このようなトランジ
スタ１３の周囲温度変化に対するベース、コレク
タ間電圧VBEの傾向は第４図の特性図中の特性
ないしで示すようにその傾きがコレクタ電流の
値の大きさに応じて右下がりの状態から左下がり
の状態に変わつてくる。
ス、コレクタ間電圧VBEは周囲温度の影響を受け
て変化する。このため、従来回路では次のような
次点が存在する。すなわち、通常の小信号トラン
ジスタでは、ベース、コレクタ間電圧VBEの温度
係数は負の値で約−２ｍＶ／℃程度である。この
ため、小信号を取り扱うトランジスタ１７の周囲
温度変化に対するベース、コレクタ間電圧VBEの
傾向は第４図の特性図中の特性で示すように右
下がりのものとなる。ところが、出力トランジス
タ１３には比較的大きな電流、例えば２ないし
3A程度の電流が流されており内部抵抗による電
圧降下が大きい。このため、このようなトランジ
スタ１３の周囲温度変化に対するベース、コレク
タ間電圧VBEの傾向は第４図の特性図中の特性
ないしで示すようにその傾きがコレクタ電流の
値の大きさに応じて右下がりの状態から左下がり
の状態に変わつてくる。
このように、出力トランジスタ１３と小信号ト
ランジスタ１７ではベース、コレクタ間電圧VBE
の温度特性が異なるため、高温での出力電流の保
証値を満足させるために常温ではその数倍高い値
で電流に制限をかけなければならず、周囲温度に
よつて制限すべき電流値が異なるという欠点が生
じる。
ランジスタ１７ではベース、コレクタ間電圧VBE
の温度特性が異なるため、高温での出力電流の保
証値を満足させるために常温ではその数倍高い値
で電流に制限をかけなければならず、周囲温度に
よつて制限すべき電流値が異なるという欠点が生
じる。
［発明の目的］
この発明は上記のような事情を考慮してなされ
たものであり、その目的は制限される電流値が周
囲温度によつて変化せず一定にできる出力トラン
ジスタの電流制限回路を提供することにある。
たものであり、その目的は制限される電流値が周
囲温度によつて変化せず一定にできる出力トラン
ジスタの電流制限回路を提供することにある。
［発明の概要］
上記目的を達成するためこの発明の出力トラン
ジスタの電流制限回路にあつては、第１のトラン
ジスタのベースに一定の直流電圧に供給し、上記
第１のトランジスタのエミツタに直列に第１の抵
抗素子を挿入し、電流出力手段により上記第１の
トランジスタのコレクタ電流と等価な値の電流を
出力させ、ベースが上記出力トランジスタと共通
に接続され、上記第１のトランジスタと同一極性
で等価な特性を持つ第２のトランジスタのコレク
タに上記電流出力手段の出力電流を供給し、上記
第２のトランジスタのエミツタに上記第１の抵抗
素子と等価な値の第２の抵抗素子を直列に挿入
し、ベース電流制御手段により上記第２のトラン
ジスタのコレクタの信号に基づき、上記出力トラ
ンジスタのベース電流の値を制御するようにして
いる。
ジスタの電流制限回路にあつては、第１のトラン
ジスタのベースに一定の直流電圧に供給し、上記
第１のトランジスタのエミツタに直列に第１の抵
抗素子を挿入し、電流出力手段により上記第１の
トランジスタのコレクタ電流と等価な値の電流を
出力させ、ベースが上記出力トランジスタと共通
に接続され、上記第１のトランジスタと同一極性
で等価な特性を持つ第２のトランジスタのコレク
タに上記電流出力手段の出力電流を供給し、上記
第２のトランジスタのエミツタに上記第１の抵抗
素子と等価な値の第２の抵抗素子を直列に挿入
し、ベース電流制御手段により上記第２のトラン
ジスタのコレクタの信号に基づき、上記出力トラ
ンジスタのベース電流の値を制御するようにして
いる。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第１図はこの発明に係る出力トランジスタの電
流制限回路の一実施例に従つた構成を示す回路図
である。入力信号はnpn型のトランジスタ２１の
ベースに供給される。このトランジスタ２１のエ
ミツタはアース電圧GND印加点に接続されてお
り、コレクタは２個の抵抗２２および２３を直列
に介して正極性の電源電圧VCC印加点に接続され
ている。上記両抵抗２２，２３の接続点２４には
pnp型のトランジスタ２５のベースが接続されて
いる。このトランジスタ２５のエミツタは上記電
源電圧VCC印加点に接続されている。さらに上記
トランジスタ２５のコレクタにはnpn型の出力ト
ランジスタ２６のベースが接続されており、この
トランジスタ２６のコレクタは上記電源電圧VCC
印加点に接続されている。上記トランジスタ２６
のベース、エミツタ間には抵抗２７が接続されて
いる。また、上記トランジスタ２６のエミツタと
アース電圧GND印加点との間には負荷回路２８
が挿入されている。
流制限回路の一実施例に従つた構成を示す回路図
である。入力信号はnpn型のトランジスタ２１の
ベースに供給される。このトランジスタ２１のエ
ミツタはアース電圧GND印加点に接続されてお
り、コレクタは２個の抵抗２２および２３を直列
に介して正極性の電源電圧VCC印加点に接続され
ている。上記両抵抗２２，２３の接続点２４には
pnp型のトランジスタ２５のベースが接続されて
いる。このトランジスタ２５のエミツタは上記電
源電圧VCC印加点に接続されている。さらに上記
トランジスタ２５のコレクタにはnpn型の出力ト
ランジスタ２６のベースが接続されており、この
トランジスタ２６のコレクタは上記電源電圧VCC
印加点に接続されている。上記トランジスタ２６
のベース、エミツタ間には抵抗２７が接続されて
いる。また、上記トランジスタ２６のエミツタと
アース電圧GND印加点との間には負荷回路２８
が挿入されている。
上記アース電圧GND印加点には抵抗２９の一
端が接続されており、この抵抗２９の他端はnpn
型のトランジスタ３０のエミツタに接続されてい
る。このトランジスタ３０のベースには、上記出
力トランジスタ２６に規定のコレクタ電流が流れ
ているとき、このトランジスタ２６のベース、エ
ミツタ間に生じているベース、エミツタ間電圧
VBEに近似した温度特性を持つ一定の電圧Ｖが供
給されている。さらにトランジスタ３０のコレク
タはpnp型のトランジスタ３１のコレクタに接続
されている。
端が接続されており、この抵抗２９の他端はnpn
型のトランジスタ３０のエミツタに接続されてい
る。このトランジスタ３０のベースには、上記出
力トランジスタ２６に規定のコレクタ電流が流れ
ているとき、このトランジスタ２６のベース、エ
ミツタ間に生じているベース、エミツタ間電圧
VBEに近似した温度特性を持つ一定の電圧Ｖが供
給されている。さらにトランジスタ３０のコレク
タはpnp型のトランジスタ３１のコレクタに接続
されている。
上記トランジスタ３１のエミツタは上記電源電
圧VCC印加点に接続されており、ベース、コレク
タ間が短絡されている。さらに上記トランジスタ
３１のベースにはpnp型のトランジスタ３２のベ
ースが接続されている。このトランジスタ３２の
エミツタは上記電源電圧VCC印加点に接続されて
いる。すなわち、トランジスタ３２は上記トラン
ジスタ３１と共に、トランジスタ３０のコレクタ
電流が入力電流にされ、トランジスタ３２のコレ
クタからこの入力電流に等しい値の電流を出力す
る電流比が１：１の電流ミラー回路３３を構成し
ている。上記トランジスタ３２のコレクタには上
記トランジスタ３０と素子寸法等が同一にされ特
性がほぼ等しくされたnpn型のトランジスタ３４
のコレクタが接続されている。このトランジスタ
３４のエミツタには上記抵抗２９と等しい値の抵
抗３５の一端が接続されており、この抵抗３５の
他端は上記出力トランジスタ２６のエミツタに接
続されている。また、上記トランジスタ３４のコ
レクタには、エミツタが上記電源電圧VCC印加点
に、コレクタが上記トランジスタ２１のコレクタ
にそれぞれ接続されたpnp型のトランジスタ３６
のベースが接続されている。
圧VCC印加点に接続されており、ベース、コレク
タ間が短絡されている。さらに上記トランジスタ
３１のベースにはpnp型のトランジスタ３２のベ
ースが接続されている。このトランジスタ３２の
エミツタは上記電源電圧VCC印加点に接続されて
いる。すなわち、トランジスタ３２は上記トラン
ジスタ３１と共に、トランジスタ３０のコレクタ
電流が入力電流にされ、トランジスタ３２のコレ
クタからこの入力電流に等しい値の電流を出力す
る電流比が１：１の電流ミラー回路３３を構成し
ている。上記トランジスタ３２のコレクタには上
記トランジスタ３０と素子寸法等が同一にされ特
性がほぼ等しくされたnpn型のトランジスタ３４
のコレクタが接続されている。このトランジスタ
３４のエミツタには上記抵抗２９と等しい値の抵
抗３５の一端が接続されており、この抵抗３５の
他端は上記出力トランジスタ２６のエミツタに接
続されている。また、上記トランジスタ３４のコ
レクタには、エミツタが上記電源電圧VCC印加点
に、コレクタが上記トランジスタ２１のコレクタ
にそれぞれ接続されたpnp型のトランジスタ３６
のベースが接続されている。
上記のような構成の回路において、トランジス
タ３０のベースには一定の電圧Ｖが供給されてい
るので、そのエミツタ電位はＶから前記のように
−２ｍＶ／℃程度の温度係数を持つベース、エミ
ツタ間電圧VBEを差し引いた値（Ｖ−VBE）にさ
れる。このトランジスタ３０のエミツタには抵抗
２９が挿入されているので、このトランジスタ３
０のコレクタには上記電圧（Ｖ−VBE）をこの抵
抗の値で割つた値の電流が流れる。このトランジ
スタ３０のコレクタは電流ミラー回路３３を介し
てトランジスタ３４にコレクタ電流として供給さ
れている。ここで、トランジスタ３０と３４とは
温度特性を含む特性が互いに等しくかつ値が等し
いコレクタ電流が流れるようにされており、それ
ぞれのエミツタ抵抗２９と３５の値が等しくされ
ているので、トランジスタ３４のしきい値電圧は
周囲温度には無関係にトランジスタ３０のベース
に供給されている電圧Ｖと等しい値にされてい
る。
タ３０のベースには一定の電圧Ｖが供給されてい
るので、そのエミツタ電位はＶから前記のように
−２ｍＶ／℃程度の温度係数を持つベース、エミ
ツタ間電圧VBEを差し引いた値（Ｖ−VBE）にさ
れる。このトランジスタ３０のエミツタには抵抗
２９が挿入されているので、このトランジスタ３
０のコレクタには上記電圧（Ｖ−VBE）をこの抵
抗の値で割つた値の電流が流れる。このトランジ
スタ３０のコレクタは電流ミラー回路３３を介し
てトランジスタ３４にコレクタ電流として供給さ
れている。ここで、トランジスタ３０と３４とは
温度特性を含む特性が互いに等しくかつ値が等し
いコレクタ電流が流れるようにされており、それ
ぞれのエミツタ抵抗２９と３５の値が等しくされ
ているので、トランジスタ３４のしきい値電圧は
周囲温度には無関係にトランジスタ３０のベース
に供給されている電圧Ｖと等しい値にされてい
る。
従つていま、出力トランジスタ２６に規定値の
コレクタ電流が流れていれば、トランジスタ３４
のベース電圧はＶ、すなわちこのトランジスタ３
４のしきい値電圧にされる。このため、このトラ
ンジスタ３４はオフ状態にされ、トランジスタ３
６もオフ状態にされるので、トランジスタ２１の
コレクタ電流は出力トランジスタ２６にベース電
流を供給するpnp型のトランジスタ２５にベース
電流として供給される。
コレクタ電流が流れていれば、トランジスタ３４
のベース電圧はＶ、すなわちこのトランジスタ３
４のしきい値電圧にされる。このため、このトラ
ンジスタ３４はオフ状態にされ、トランジスタ３
６もオフ状態にされるので、トランジスタ２１の
コレクタ電流は出力トランジスタ２６にベース電
流を供給するpnp型のトランジスタ２５にベース
電流として供給される。
次に出力トランジスタ２６のコレクタ電流が規
定値よりも大きくなると、このトランジスタ２６
のベース、コレクタ間電圧が高くなるために、ト
ランジスタ３４のベース電圧は上記Ｖよりも高い
値にされる。このため、トランジスタ３４はオン
状態にされ、さらにトランジスタ３６もオン状態
にされるので、トランジスタ２５のベース電流に
代わつてトランジスタ２１にはトランジスタ３６
のエミツタ電流が流れる。このため、トランジス
タ２５はオフ状態にされ、さらに出力トランジス
タ２６もオフ状態にされ、これにより出力トラン
ジスタ２６のコレクタ電流の値が制限される。
定値よりも大きくなると、このトランジスタ２６
のベース、コレクタ間電圧が高くなるために、ト
ランジスタ３４のベース電圧は上記Ｖよりも高い
値にされる。このため、トランジスタ３４はオン
状態にされ、さらにトランジスタ３６もオン状態
にされるので、トランジスタ２５のベース電流に
代わつてトランジスタ２１にはトランジスタ３６
のエミツタ電流が流れる。このため、トランジス
タ２５はオフ状態にされ、さらに出力トランジス
タ２６もオフ状態にされ、これにより出力トラン
ジスタ２６のコレクタ電流の値が制限される。
このようにこの実施例回路では周囲温度とは無
関係に出力トランジスタ２６のコレクタ電流の値
を一定値に制限することができる。
関係に出力トランジスタ２６のコレクタ電流の値
を一定値に制限することができる。
第２図はこの発明の他の実施例の構成を示す回
路図である。上記第１図の実施例回路では、負荷
回路２８には出力トランジスタ２６を介して電流
が流し込まれるいわゆる電流ソース型の場合につ
いて説明したが、この実施例回路は負荷回路から
出力トランジスタを介して電流が流し出されるい
わゆる電流シンク型の場合である。なお、第２図
において、上記第１図と対応する箇所には同一符
号を付して説明する。
路図である。上記第１図の実施例回路では、負荷
回路２８には出力トランジスタ２６を介して電流
が流し込まれるいわゆる電流ソース型の場合につ
いて説明したが、この実施例回路は負荷回路から
出力トランジスタを介して電流が流し出されるい
わゆる電流シンク型の場合である。なお、第２図
において、上記第１図と対応する箇所には同一符
号を付して説明する。
入力信号はnpn型のトランジスタ２１のベース
に供給される。このトランジスタ２１のエミツタ
はアース電圧GND印加点に接続されており、コ
レクタは定電流源回路４１を介して正極性の電源
電圧VCC印加点に接続されている。上記定電流源
回路４１とトランジスタ２１のコレクタとの接続
点４２にはnpn型のトランジスタ４３のベースお
よびnpn型のトランジスタ４４のコレクタが接続
されている。上記トランジスタ４３のコレクタは
出力トランジスタ２６のコレクタに、エミツタは
ベースにそれぞれ接続されており、上記トランジ
スタ４４のエミツタはアース電圧GND印加点に
接続されている。またこのトランジスタ４４のベ
ースは抵抗４５を介してアース電圧GND印加点
に接続されている。さらにこのトランジスタ４４
のベースにはエミツタが電源電圧VCC印加点に、
ベースが前記トランジスタ３４のコレクタにそれ
ぞれ接続されているpnp型のトランジスタ４６の
コレクタに接続されている。そしてこのトランジ
スタ４６のベースと電源電圧VCC印加点との間に
は抵抗４７が挿入されている。
に供給される。このトランジスタ２１のエミツタ
はアース電圧GND印加点に接続されており、コ
レクタは定電流源回路４１を介して正極性の電源
電圧VCC印加点に接続されている。上記定電流源
回路４１とトランジスタ２１のコレクタとの接続
点４２にはnpn型のトランジスタ４３のベースお
よびnpn型のトランジスタ４４のコレクタが接続
されている。上記トランジスタ４３のコレクタは
出力トランジスタ２６のコレクタに、エミツタは
ベースにそれぞれ接続されており、上記トランジ
スタ４４のエミツタはアース電圧GND印加点に
接続されている。またこのトランジスタ４４のベ
ースは抵抗４５を介してアース電圧GND印加点
に接続されている。さらにこのトランジスタ４４
のベースにはエミツタが電源電圧VCC印加点に、
ベースが前記トランジスタ３４のコレクタにそれ
ぞれ接続されているpnp型のトランジスタ４６の
コレクタに接続されている。そしてこのトランジ
スタ４６のベースと電源電圧VCC印加点との間に
は抵抗４７が挿入されている。
上記トランジスタ２６のベース、エミツタ間に
は抵抗２７が接続されている。また、上記トラン
ジスタ２６のコレクタと電源電圧VCC印加点との
間には負荷回路２８が挿入されている。
は抵抗２７が接続されている。また、上記トラン
ジスタ２６のコレクタと電源電圧VCC印加点との
間には負荷回路２８が挿入されている。
上記アース電圧GND印加点には抵抗２９の一
端が接続されており、この抵抗２９の他端はnpn
型のトランジスタ３０のエミツタに接続されてい
る。このトランジスタ３０のベースには、上記出
力トランジスタ２６に規定のコレクタ電流が流れ
ているとき、このトランジスタ２６のベース、エ
ミツタ間に生じているベース、エミツタ間電圧
VBEに相当する一定の電圧Ｖが供給されている。
さらにトランジスタ３０のコレクタはpnp型のト
ランジスタ３１のコレクタに接続されている。
端が接続されており、この抵抗２９の他端はnpn
型のトランジスタ３０のエミツタに接続されてい
る。このトランジスタ３０のベースには、上記出
力トランジスタ２６に規定のコレクタ電流が流れ
ているとき、このトランジスタ２６のベース、エ
ミツタ間に生じているベース、エミツタ間電圧
VBEに相当する一定の電圧Ｖが供給されている。
さらにトランジスタ３０のコレクタはpnp型のト
ランジスタ３１のコレクタに接続されている。
上記トランジスタ３１のエミツタは上記電源電
圧VCC印加点に接続されており、ベーシ、コレク
タ間が短絡されている。さらに上記トランジスタ
３１のベースにはpnp型のトランジスタ３２のベ
ースが接続されている。このトランジスタ３２の
エミツタは上記電源電圧VCC印加点に接続されて
いる。すなわち、トランジスタ３２は上記トラン
ジスタ３１と共に、トランジスタ３０のコレクタ
電流が入力電流にされ、トランジスタ３２のコレ
クタからこの入力電流に等しい値の電流を出力す
る電流比が１：１の電流ミラー回路３３を構成し
ている。上記トランジスタ３２のコレクタには上
記トランジスタ３０と素子寸法等が同一にされ特
性がほぼ等しくされたnpn型のトランジスタ３４
のコレクタが接続されている。このトランジスタ
３４のエミツタには上記抵抗２９と等しい値の抵
抗３５の一端が接続されており、この抵抗３５の
他端はアース電圧GND印加点に接続されている。
なお、この実施例回路では、出力トランジスタ２
６のエミツタはアース電圧GND印加点に接続さ
れている。
圧VCC印加点に接続されており、ベーシ、コレク
タ間が短絡されている。さらに上記トランジスタ
３１のベースにはpnp型のトランジスタ３２のベ
ースが接続されている。このトランジスタ３２の
エミツタは上記電源電圧VCC印加点に接続されて
いる。すなわち、トランジスタ３２は上記トラン
ジスタ３１と共に、トランジスタ３０のコレクタ
電流が入力電流にされ、トランジスタ３２のコレ
クタからこの入力電流に等しい値の電流を出力す
る電流比が１：１の電流ミラー回路３３を構成し
ている。上記トランジスタ３２のコレクタには上
記トランジスタ３０と素子寸法等が同一にされ特
性がほぼ等しくされたnpn型のトランジスタ３４
のコレクタが接続されている。このトランジスタ
３４のエミツタには上記抵抗２９と等しい値の抵
抗３５の一端が接続されており、この抵抗３５の
他端はアース電圧GND印加点に接続されている。
なお、この実施例回路では、出力トランジスタ２
６のエミツタはアース電圧GND印加点に接続さ
れている。
この実施例回路において、出力トランジスタ２
６に規定のコレクタ電流が流れているとき、トラ
ンジスタ３４のベース電圧はＶ、すなわちこのト
ランジスタ３４のしきい値電圧にされる。このた
め、このトランジスタ４６はオフ状態にされ、ト
ランジスタ４４もオフ状態にされるので、定電流
源回路４１の出力電流は出力トランジスタ２６に
ベース電流として供給される。
６に規定のコレクタ電流が流れているとき、トラ
ンジスタ３４のベース電圧はＶ、すなわちこのト
ランジスタ３４のしきい値電圧にされる。このた
め、このトランジスタ４６はオフ状態にされ、ト
ランジスタ４４もオフ状態にされるので、定電流
源回路４１の出力電流は出力トランジスタ２６に
ベース電流として供給される。
次に出力トランジスタ２６のコレクタ電流が規
定値よりも大きくなると、このトランジスタ２６
のベース、コレクタ間電圧が高くなるために、ト
ランジスタ３４のベース電圧は上記Ｖよりも高い
値にされる。このため、トランジスタ３４はオン
状態にされ、さらにトランジスタ４６もオン状態
にされる。するとトランジスタ４４もオン状態に
されて、もともと出力トランジスタ２６にベース
電流として供給されていた定電流源回路４１の出
力電流はオン状態にされているトランジスタ４４
を介してアース電圧GND印加点に流される。こ
れにより、出力トランジスタ２６がオフ状態にさ
れてそのコレクタ電流の値が制限される。
定値よりも大きくなると、このトランジスタ２６
のベース、コレクタ間電圧が高くなるために、ト
ランジスタ３４のベース電圧は上記Ｖよりも高い
値にされる。このため、トランジスタ３４はオン
状態にされ、さらにトランジスタ４６もオン状態
にされる。するとトランジスタ４４もオン状態に
されて、もともと出力トランジスタ２６にベース
電流として供給されていた定電流源回路４１の出
力電流はオン状態にされているトランジスタ４４
を介してアース電圧GND印加点に流される。こ
れにより、出力トランジスタ２６がオフ状態にさ
れてそのコレクタ電流の値が制限される。
このようにこの実施例回路でも周囲温度とは無
関係に出力トランジスタ２６のコレクタ電流の値
を一定値に制限することができる。
関係に出力トランジスタ２６のコレクタ電流の値
を一定値に制限することができる。
［発明の効果］
以上説明したようにこの発明によれば、制限さ
れる電流値が周囲温度によつて変化せず一定にで
きる出力トランジスタの電流制限回路を提供する
ことができる。
れる電流値が周囲温度によつて変化せず一定にで
きる出力トランジスタの電流制限回路を提供する
ことができる。
第１図はこの発明の一実施例の構成を示す回路
図、第２図はこの発明の他の実施例の構成を示す
回路図、第３図は従来回路の回路図、第４図は上
記従来回路を説明するための特性図である。 ２６……出力トランジスタ、２８……負荷回
路、２９……抵抗（第１の抵抗素子）、３０……
npn型のトランジスタ（第１のトランジスタ）、
３３……電流ミラー回路（電流出力手段）、３４
……npn型のトランジスタ（第２のトランジス
タ）、３５……抵抗（第２の抵抗素子）。
図、第２図はこの発明の他の実施例の構成を示す
回路図、第３図は従来回路の回路図、第４図は上
記従来回路を説明するための特性図である。 ２６……出力トランジスタ、２８……負荷回
路、２９……抵抗（第１の抵抗素子）、３０……
npn型のトランジスタ（第１のトランジスタ）、
３３……電流ミラー回路（電流出力手段）、３４
……npn型のトランジスタ（第２のトランジス
タ）、３５……抵抗（第２の抵抗素子）。
Claims (1)
- 【特許請求の範囲】 １ 一端がアース電圧に接続された負荷と、 エミツタが上記負荷の他端に接続された出力ト
ランジスタと、 上記出力トランジスタのベースとエミツタとの
間に挿入された第１の抵抗素子と、 一定の直流電圧がベースに供給される第１のト
ランジスタ及び一端がこの第１のトランジスタの
エミツタに接続され他端がアース電圧に接続され
た第２の抵抗素子からなり、一定電流を出力する
一定電流発生手段と、 上記一定電流と等価な値の電流を出力する電流
ミラー手段と、 上記電流ミラー手段の出力電流がコレクタに供
給され、ベースが上記出力トランジスタと共通に
接続され、上記第１のトランジスタと同一極性で
かつ等価な特性を持つ第２のトランジスタと、 一端が上記第２のトランジスタのエミツタに接
続され他端が上記負荷の他端に接続され、上記第
２の抵抗素子と等価な値の第３の抵抗素子と、 上記第２のトランジスタのコレクタ信号に基づ
いて上記出力トランジスタに対するベース電流の
供給を制御するベース電流供給制御手段と を具備したことを特徴とする出力トランジスタの
電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237987A JPS61116410A (ja) | 1984-11-12 | 1984-11-12 | 出力トランジスタの電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237987A JPS61116410A (ja) | 1984-11-12 | 1984-11-12 | 出力トランジスタの電流制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116410A JPS61116410A (ja) | 1986-06-03 |
| JPH042003B2 true JPH042003B2 (ja) | 1992-01-16 |
Family
ID=17023433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237987A Granted JPS61116410A (ja) | 1984-11-12 | 1984-11-12 | 出力トランジスタの電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116410A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566716U (ja) * | 1992-02-24 | 1993-09-03 | 株式会社ケンウッド | 電流プロテクション回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571304A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Protection circuit for power output circuit |
-
1984
- 1984-11-12 JP JP59237987A patent/JPS61116410A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571304A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Protection circuit for power output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116410A (ja) | 1986-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |