JPS61116410A - 出力トランジスタの電流制限回路 - Google Patents
出力トランジスタの電流制限回路Info
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- JPS61116410A JPS61116410A JP59237987A JP23798784A JPS61116410A JP S61116410 A JPS61116410 A JP S61116410A JP 59237987 A JP59237987 A JP 59237987A JP 23798784 A JP23798784 A JP 23798784A JP S61116410 A JPS61116410 A JP S61116410A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は出力用パワートランジスタのコレラ
、。
、。
少電流の値を一定値以下に制限することによって負荷回
路を保護する出力トランジスタの電流制限回路に関する
。
路を保護する出力トランジスタの電流制限回路に関する
。
［発明の技術的背景］
小信号を増幅し、この増幅された信号で出力用のパワー
トランジスタを駆動することによって負荷回路を動作さ
せるような場合、負荷回路に太きな電流が流れないよう
にするために電流制限回路が用いられる。
トランジスタを駆動することによって負荷回路を動作さ
せるような場合、負荷回路に太きな電流が流れないよう
にするために電流制限回路が用いられる。
第３図は従来から用いられている出力トランジスタの電
流制限回路の構成を示す回路図である。
流制限回路の構成を示す回路図である。
入力信号はｎｐｎ トランジスタ１１のベースに供給さ
れており、この入力信号電位が高くなると、このトラン
ジスタ１１がオン状態となり、これによってベースがこ
のトランジスタ１１のコレクタに接続されているｐｎｐ
型トランジスタ１２もオン状態にされる。このトランジ
スタ１２のコレクタにはｎｐｎ型の出力トランジスタ１
３のベースが接続されているので、この出力トランジス
タ１３もオン状態にされ、負荷回路１４にはこの出力ト
ランジスタ１３を介して正極性の電源電圧Ｖｃｃ印加点
から電流が流れ込まれる。上記とは逆に入力信号電位が
低くなると、トランジスタ１１がオフ状態となり、これ
によってトランジスタ１２もオフ状態にされ、さらに出
力トランジスタ１３もオフ状態にされて負荷回路１４に
流れていた電源電圧Ｖｃｃ印加点からの電流は停止され
る。
れており、この入力信号電位が高くなると、このトラン
ジスタ１１がオン状態となり、これによってベースがこ
のトランジスタ１１のコレクタに接続されているｐｎｐ
型トランジスタ１２もオン状態にされる。このトランジ
スタ１２のコレクタにはｎｐｎ型の出力トランジスタ１
３のベースが接続されているので、この出力トランジス
タ１３もオン状態にされ、負荷回路１４にはこの出力ト
ランジスタ１３を介して正極性の電源電圧Ｖｃｃ印加点
から電流が流れ込まれる。上記とは逆に入力信号電位が
低くなると、トランジスタ１１がオフ状態となり、これ
によってトランジスタ１２もオフ状態にされ、さらに出
力トランジスタ１３もオフ状態にされて負荷回路１４に
流れていた電源電圧Ｖｃｃ印加点からの電流は停止され
る。
他方、出力トランジスタ１３におけるコレクタ電流の制
限は次のようにして行われている。すなわち、出力トラ
ンジスタ１３のベース、エミッタ間には、そのベース、
エミッタ間電圧ＶＢＥを検出するための一対の抵抗１５
．１６が直列に挿入されている。さらに上記出力トラン
ジスタ１３のベース、エミッタ間にはｎｐｎトランジス
タ１７のコレクタ。
限は次のようにして行われている。すなわち、出力トラ
ンジスタ１３のベース、エミッタ間には、そのベース、
エミッタ間電圧ＶＢＥを検出するための一対の抵抗１５
．１６が直列に挿入されている。さらに上記出力トラン
ジスタ１３のベース、エミッタ間にはｎｐｎトランジス
タ１７のコレクタ。
エミッタ間が挿入され、このトランジスタ１７のベース
は上記一対の抵抗１５．１６の直列接続点１８に接続さ
れている。
は上記一対の抵抗１５．１６の直列接続点１８に接続さ
れている。
このような回路において、いま出力トランジスタ１３の
コレクタ電流の値が増加するとそのベース。
コレクタ電流の値が増加するとそのベース。
コレクタ間の電圧ＶＲＥも増加する。この電圧ＶＢＥは
上記一対の抵抗１５．１６によって分割されており、こ
の分割された電圧がトランジスタ１７のベース、コレク
タ間の電圧ＶＢＥ以上になれば、このトランジスタ１７
がオン状態にされて、出力トランジスタ１３のベース電
流はこのトランジスタ１７を介して分流される。このた
め、出力トランジスタ１３はオフ状態にされ、そのコレ
クタ電流の値がそれ以上増加しないように制限される。
上記一対の抵抗１５．１６によって分割されており、こ
の分割された電圧がトランジスタ１７のベース、コレク
タ間の電圧ＶＢＥ以上になれば、このトランジスタ１７
がオン状態にされて、出力トランジスタ１３のベース電
流はこのトランジスタ１７を介して分流される。このた
め、出力トランジスタ１３はオフ状態にされ、そのコレ
クタ電流の値がそれ以上増加しないように制限される。
そして制限されるコレクタ電流の値は、上記抵抗１５と
１６との抵抗比により決定される。
１６との抵抗比により決定される。
［背景技術の問題点コ
ところで、周知のようにトランジスタのベース。
コレクタ間電圧ＶＢＥは周囲温度の影響を受けて変化す
る。このため、従来回路では次のような欠点が存在する
。すなわち、通常の小信号トランジスタでは、ベース、
コレクタ間電圧ＶＢＥの温度係数は負の値で約−２ｍＶ
／’Ｃ程度である。このため、小信号を取り扱うトラン
ジスタ１７の周囲温度変化に対するベース、コレクタ間
電圧ＶＢＥの傾向は第４図の特性図中の特性■で示すよ
うに右下がりのものとなる。ところが、出力トランジス
タ１３には比較的大きな電流、例えば２ないし３Ａ程度
の電流が流されており内部抵抗による電圧降下が大きい
。このため、このようなトランジスタ１３の周囲温度変
化に対するベース、コレクタ間電圧ＶＢＥの傾向は第４
図の特性図中の特性■ないし■で示すようにその傾きが
コレクタ電流の値の大きさに応じて右下がりの状態から
左下がりの状態に変わってくる。
る。このため、従来回路では次のような欠点が存在する
。すなわち、通常の小信号トランジスタでは、ベース、
コレクタ間電圧ＶＢＥの温度係数は負の値で約−２ｍＶ
／’Ｃ程度である。このため、小信号を取り扱うトラン
ジスタ１７の周囲温度変化に対するベース、コレクタ間
電圧ＶＢＥの傾向は第４図の特性図中の特性■で示すよ
うに右下がりのものとなる。ところが、出力トランジス
タ１３には比較的大きな電流、例えば２ないし３Ａ程度
の電流が流されており内部抵抗による電圧降下が大きい
。このため、このようなトランジスタ１３の周囲温度変
化に対するベース、コレクタ間電圧ＶＢＥの傾向は第４
図の特性図中の特性■ないし■で示すようにその傾きが
コレクタ電流の値の大きさに応じて右下がりの状態から
左下がりの状態に変わってくる。
このように、出力トランジスタ１３と小信号トランジス
タ１７ではベース、コレクタ間電圧ＶＢＥの温度特性が
異なるため、高温での出力電流の保証値を満足させるた
めに常温ではその数倍高い値で電流に制限をかけなけれ
ばならず、周囲温度によって制限すべき電流値が異なる
という欠点が生じ、る。
タ１７ではベース、コレクタ間電圧ＶＢＥの温度特性が
異なるため、高温での出力電流の保証値を満足させるた
めに常温ではその数倍高い値で電流に制限をかけなけれ
ばならず、周囲温度によって制限すべき電流値が異なる
という欠点が生じ、る。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は制限される電流値が周囲温度によって
変化せず一定にできる出力トランジスタの電流制限回路
を提供することにある。
あり、その目的は制限される電流値が周囲温度によって
変化せず一定にできる出力トランジスタの電流制限回路
を提供することにある。
［発明の概要コ
上記目的を達成するためこの発明の出力トランジスタの
電流制限回路にあっては、第１のトランジスタのベース
に一定の直流電圧を供給し、上記第１のトランジスタの
エミッタに直列に第１の抵抗素子を挿入し、電流出力手
段により上記第１のトランジスタのコレクタ電流と等価
な値の電流を出力させ、ベースが上記出力トランジスタ
と共通に接□続され、上記第１のトランジスタと同一極
性で等価な特性を持つ第２のトランジスタのコレクタに
上記電流出力手段の出力電流を供給し、上記第２のトラ
ンジスタのエミッタに上記第１の抵抗素子と等価な値の
第２の抵抗素子を直列に挿入し、ベースＮ流制御手段に
より上記第２のトランジスタのコレクタの信号に基づき
、上記出力トランジスタのベース電流の値を制御するよ
うにしている。
電流制限回路にあっては、第１のトランジスタのベース
に一定の直流電圧を供給し、上記第１のトランジスタの
エミッタに直列に第１の抵抗素子を挿入し、電流出力手
段により上記第１のトランジスタのコレクタ電流と等価
な値の電流を出力させ、ベースが上記出力トランジスタ
と共通に接□続され、上記第１のトランジスタと同一極
性で等価な特性を持つ第２のトランジスタのコレクタに
上記電流出力手段の出力電流を供給し、上記第２のトラ
ンジスタのエミッタに上記第１の抵抗素子と等価な値の
第２の抵抗素子を直列に挿入し、ベースＮ流制御手段に
より上記第２のトランジスタのコレクタの信号に基づき
、上記出力トランジスタのベース電流の値を制御するよ
うにしている。
［発明の実施例コ
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る出力トランジスタの電流制限回
路の一実施例に従った構成を示す回路図である。入力信
号はｎｐｎ型のトランジスタ２１のベースに供給される
。このトランジスタ２１のエミッタはアース電圧ＧＮＤ
印加点に接続されており、コレクタは２個の抵抗２２お
よび２３を直列に介して正極性の電源電圧Ｖｃｃ印加点
に接続されている。
路の一実施例に従った構成を示す回路図である。入力信
号はｎｐｎ型のトランジスタ２１のベースに供給される
。このトランジスタ２１のエミッタはアース電圧ＧＮＤ
印加点に接続されており、コレクタは２個の抵抗２２お
よび２３を直列に介して正極性の電源電圧Ｖｃｃ印加点
に接続されている。
上記両抵抗２２．２３の接続点２４にはｐｎｐ型のトラ
ンジスタ２５のベースが接続されている。このトランジ
スタ２５のエミッタは上記電源電圧Ｖｃｃ印加点に接続
されている。さらに上記トランジスタ２５のコレクタに
はｎｐｎ型の出力トランジスタ２６のベースが接続され
ており、このトランジスタ２６のコレクタは上記電源電
圧Ｖｃｃ印加点に接続されている。上記トランジスタ２
６のベース、エミッタ間には抵抗２７が接続されている
。また、上記トランジスタ２６のエミッタとアース電圧
ＧＮＤ印加点との間には負荷回路２Ｂが挿入されている
。
ンジスタ２５のベースが接続されている。このトランジ
スタ２５のエミッタは上記電源電圧Ｖｃｃ印加点に接続
されている。さらに上記トランジスタ２５のコレクタに
はｎｐｎ型の出力トランジスタ２６のベースが接続され
ており、このトランジスタ２６のコレクタは上記電源電
圧Ｖｃｃ印加点に接続されている。上記トランジスタ２
６のベース、エミッタ間には抵抗２７が接続されている
。また、上記トランジスタ２６のエミッタとアース電圧
ＧＮＤ印加点との間には負荷回路２Ｂが挿入されている
。
上記アース電圧ＧＮＤ印加点には抵抗２９の一端が接続
されており、この抵抗２９の他端はｎｐｎ型のトランジ
スタ３０のエミッタに接続されている。
されており、この抵抗２９の他端はｎｐｎ型のトランジ
スタ３０のエミッタに接続されている。
このトランジスタ３０のベースには、上記出力トランジ
スタ２６【こ規定のコレクタ電流が流れているとき、こ
のトランジスタ２６のベース、エミッタ間に生じている
ベース、エミッタ間電圧ＶＢＨに近似した温度特性を持
つ一定の電圧Ｖが供給されている。さらにトランジスタ
３０のコレクタはｐｎｐ型のトランジスタ３１のコレク
タに接続されている。
スタ２６【こ規定のコレクタ電流が流れているとき、こ
のトランジスタ２６のベース、エミッタ間に生じている
ベース、エミッタ間電圧ＶＢＨに近似した温度特性を持
つ一定の電圧Ｖが供給されている。さらにトランジスタ
３０のコレクタはｐｎｐ型のトランジスタ３１のコレク
タに接続されている。
上記トランジスタ３１のエミッタは上記電源電圧Ｖｃｃ
印加点に接続されており、ベース、コレクタ間が短絡さ
れている。さらに上記トランジスタ３１のベースにはｐ
ｎｐ型のトランジスタ３２のベースが接続されている。
印加点に接続されており、ベース、コレクタ間が短絡さ
れている。さらに上記トランジスタ３１のベースにはｐ
ｎｐ型のトランジスタ３２のベースが接続されている。
このトランジスタ３２のエミッタは上記電源電圧Ｖｃｃ
印加点に接続されている。すなわち、トランジスタ３２
は上記トランジスタ３１と共に、トランジスタ３０のコ
レクタ電流が入力電流にされ、トランジスタ３２のコレ
クタからこの入力電流に等しい値の電流を出力する電流
比が１：１の電流ミラー回路３３を構成している。上記
トランジスタ３２のコレクタには上記トランジスタ３０
と素子寸法等が同一にされ特性がほぼ等しくされたｎｐ
ｎ型のトランジスタ３４のコレクタが接続されている。
印加点に接続されている。すなわち、トランジスタ３２
は上記トランジスタ３１と共に、トランジスタ３０のコ
レクタ電流が入力電流にされ、トランジスタ３２のコレ
クタからこの入力電流に等しい値の電流を出力する電流
比が１：１の電流ミラー回路３３を構成している。上記
トランジスタ３２のコレクタには上記トランジスタ３０
と素子寸法等が同一にされ特性がほぼ等しくされたｎｐ
ｎ型のトランジスタ３４のコレクタが接続されている。
このトランジスタ３４のエミッタには上記抵抗２９と等
しい値の抵抗３５の一端が接続されており、この抵抗３
５の他端は上記出力トランジスタ２６のエミッタに接続
されている。また、上記トランジスタ３４のコレクタに
は、エミッタが上記電源電圧Ｖｃｃ印加点に、コレクタ
が上記トランジスタ２１のコレクタにそれぞれ接続され
たｐｎｐ型のトランジスタ３６のベースが接続されてい
る。
しい値の抵抗３５の一端が接続されており、この抵抗３
５の他端は上記出力トランジスタ２６のエミッタに接続
されている。また、上記トランジスタ３４のコレクタに
は、エミッタが上記電源電圧Ｖｃｃ印加点に、コレクタ
が上記トランジスタ２１のコレクタにそれぞれ接続され
たｐｎｐ型のトランジスタ３６のベースが接続されてい
る。
上記のような構成の回路において、トランジスタ３０の
ベースには一定の電圧Ｖが供給されているので、そのエ
ミッタ電位は■から前記のように一２ｍＶ／℃程度の温
度係数を持つベース、エミッタ間電圧ＶＢＥを差し引い
た値（Ｖ−ＶｅＥ）にされる。このトランジスタ３０の
エミッタには抵抗２９が挿入されているので、このトラ
ンジスタ３０のコレクタには上記電圧（Ｖ−ＶＢＥ）を
この抵抗の値で割った値の電流が流れる。このトランジ
スタ３０のコレクタタは電流ミラー回路３３を介してト
ランジスタ３４にコレクタ電流として供給されている。
ベースには一定の電圧Ｖが供給されているので、そのエ
ミッタ電位は■から前記のように一２ｍＶ／℃程度の温
度係数を持つベース、エミッタ間電圧ＶＢＥを差し引い
た値（Ｖ−ＶｅＥ）にされる。このトランジスタ３０の
エミッタには抵抗２９が挿入されているので、このトラ
ンジスタ３０のコレクタには上記電圧（Ｖ−ＶＢＥ）を
この抵抗の値で割った値の電流が流れる。このトランジ
スタ３０のコレクタタは電流ミラー回路３３を介してト
ランジスタ３４にコレクタ電流として供給されている。
ここで、トランジスタ３０と３４とは濃度特性を含む特
性が互いに等しくかつ値が等しいコレクタ電流が流れる
ようにされており、それぞれのエミッタ抵抗２９と３５
の値が等しくされているので、１〜ランジスタ３４のし
きい値電圧は周囲温度には無関係にトランジスタ３０の
ベースに供給されている電圧Ｖと等しい値にされている
。 ・ 従っていま、出力トランジスタ２６に規定値のコレクタ
電流が流れていれば、トランジスタ３４のベース電圧は
Ｖｌすなわちこのトランジスタ３４のしきい値電圧にさ
れる。このため、このトランジスタ３４はオフ状態にさ
れ、トランジスタ３６もオフ状態にされるので、トラン
ジスタ２１のコレクタ電流は出力トランジスタ２６にベ
ース電流を供給するｐｎｐ型のトランジスタ２５にベー
ス電流として供給される。
性が互いに等しくかつ値が等しいコレクタ電流が流れる
ようにされており、それぞれのエミッタ抵抗２９と３５
の値が等しくされているので、１〜ランジスタ３４のし
きい値電圧は周囲温度には無関係にトランジスタ３０の
ベースに供給されている電圧Ｖと等しい値にされている
。 ・ 従っていま、出力トランジスタ２６に規定値のコレクタ
電流が流れていれば、トランジスタ３４のベース電圧は
Ｖｌすなわちこのトランジスタ３４のしきい値電圧にさ
れる。このため、このトランジスタ３４はオフ状態にさ
れ、トランジスタ３６もオフ状態にされるので、トラン
ジスタ２１のコレクタ電流は出力トランジスタ２６にベ
ース電流を供給するｐｎｐ型のトランジスタ２５にベー
ス電流として供給される。
次に出力トランジスタ２６のコレクタ電流が規定値より
も大きくなると、このトランジスタ２６のベース、コレ
クタ間電圧が高くなるために、トランジスタ３４のベー
ス電圧は上記■よりも高い値にされる。このため、トラ
ンジスタ３４はオン状態にされ、さらにトランジスタ３
６もオン状態にされるので、トランジスタ２５のベース
電流に代わってトランジスタ２１にはトランジスタ３６
のエミッタ電流が、 流れる。このため、トランジス
タ２５はオフ状態にされ、さらに出力トランジスタ２６
もオフ状態にされ、これにより出力トランジスタ２６の
コレクタ電流の値が制限される。
も大きくなると、このトランジスタ２６のベース、コレ
クタ間電圧が高くなるために、トランジスタ３４のベー
ス電圧は上記■よりも高い値にされる。このため、トラ
ンジスタ３４はオン状態にされ、さらにトランジスタ３
６もオン状態にされるので、トランジスタ２５のベース
電流に代わってトランジスタ２１にはトランジスタ３６
のエミッタ電流が、 流れる。このため、トランジス
タ２５はオフ状態にされ、さらに出力トランジスタ２６
もオフ状態にされ、これにより出力トランジスタ２６の
コレクタ電流の値が制限される。
このようにこの実施例回路では周囲温度とは無関係に出
力トランジスタ２６のコレクタ電流の値を一定値に制限
することができる。
力トランジスタ２６のコレクタ電流の値を一定値に制限
することができる。
第２図はこの発明の他の実施例の構成を示す回路図であ
る。上記第１図の実施例回路では、負荷回路２８には出
力トランジスタ２６を介して電流が流し込まれるいわゆ
る電流ソース型の場合について説明したが、この実施例
回路は負荷回路から出力トランジスタを介して電流が流
し出されるいわゆる電流シンク型の場合である。なお、
第２図において、上記第１図と対応する箇所には同一符
号を付して説明する。
る。上記第１図の実施例回路では、負荷回路２８には出
力トランジスタ２６を介して電流が流し込まれるいわゆ
る電流ソース型の場合について説明したが、この実施例
回路は負荷回路から出力トランジスタを介して電流が流
し出されるいわゆる電流シンク型の場合である。なお、
第２図において、上記第１図と対応する箇所には同一符
号を付して説明する。
入力信号はｎｐｎ型のトランジスタ２１のベースに供給
される。このトランジスタ２１のエミッタはアース電圧
ＧＮＤ印加点に接続されており、コレクタは定電流源回
路４１を介して正極性の電源電圧Ｖｃｃ印加点に接続さ
れている。上記定電流源回路４１とトランジスタ２１の
コレクタとの接続点４２にはｎｐｎ型のトランジスタ４
３のベースおよびｎｐｎ型のトランジスタ４４のコレク
タが接続されている。上記トランジスタ４３のコレクタ
は出力トランジスタ２６のコレクタに、エミッタはベー
スにそれぞれ接続されており、上記トランジスタ４４の
エミッタはアース電圧ＧＮＤ印加点に接続されている。
される。このトランジスタ２１のエミッタはアース電圧
ＧＮＤ印加点に接続されており、コレクタは定電流源回
路４１を介して正極性の電源電圧Ｖｃｃ印加点に接続さ
れている。上記定電流源回路４１とトランジスタ２１の
コレクタとの接続点４２にはｎｐｎ型のトランジスタ４
３のベースおよびｎｐｎ型のトランジスタ４４のコレク
タが接続されている。上記トランジスタ４３のコレクタ
は出力トランジスタ２６のコレクタに、エミッタはベー
スにそれぞれ接続されており、上記トランジスタ４４の
エミッタはアース電圧ＧＮＤ印加点に接続されている。
またこのトランジスタ４４のベースは抵抗４５を介して
アース電圧ＧＮＤ印加点に接続されている。さらにこの
トランジスタ４４のベースにはエミッタが電源電圧Ｖｃ
ｃ印加点に、ベースが前記トランジスタ３４のコレクタ
にそれぞれ接続されているｎｐｎ型のトランジスタ４６
のコレクタに接続されている。そしてこのトランジスタ
４６のベースと電源電圧Ｖｃｃ印加点との間には抵抗４
７が挿入されている。
アース電圧ＧＮＤ印加点に接続されている。さらにこの
トランジスタ４４のベースにはエミッタが電源電圧Ｖｃ
ｃ印加点に、ベースが前記トランジスタ３４のコレクタ
にそれぞれ接続されているｎｐｎ型のトランジスタ４６
のコレクタに接続されている。そしてこのトランジスタ
４６のベースと電源電圧Ｖｃｃ印加点との間には抵抗４
７が挿入されている。
上記トランジスタ２６のベース、エミッタ間には抵抗２
７が接続されている。また、上記トランジスタ２６のコ
レクタと電源電圧Ｖｃｃ印加点との間には負荷回路２８
が挿入されている。
７が接続されている。また、上記トランジスタ２６のコ
レクタと電源電圧Ｖｃｃ印加点との間には負荷回路２８
が挿入されている。
上記アース電圧ＧＮＤ印加点には抵抗２９の一端が接続
されており、この抵抗２９の他端はｎｐｎ型のトランジ
スタ３０のエミッタに接続されている。
されており、この抵抗２９の他端はｎｐｎ型のトランジ
スタ３０のエミッタに接続されている。
このトランジスタ３０のベースには、上記出力トランジ
スタ２６に規定のコレクタ電流が流れているとき、この
トランジスタ２６のベース、エミッタ間に生じているベ
ース、エミッタ間電圧ＶＢＨに相当する一定の電圧■が
供給されている。さらにトランジスタ３０のコレクタは
ｐｎｐ型のトランジスタ３１のコレクタに接続されてい
る。
スタ２６に規定のコレクタ電流が流れているとき、この
トランジスタ２６のベース、エミッタ間に生じているベ
ース、エミッタ間電圧ＶＢＨに相当する一定の電圧■が
供給されている。さらにトランジスタ３０のコレクタは
ｐｎｐ型のトランジスタ３１のコレクタに接続されてい
る。
上記トランジスタ３１のエミッタは上記電源電圧Ｖｃｃ
印加点に接続されており、ベース、コレラタ間が短絡さ
れている。さらに上記トランジスタ３１のベースにはｐ
ｎｐ型のトランジスタ３２のベースが接続されている。
印加点に接続されており、ベース、コレラタ間が短絡さ
れている。さらに上記トランジスタ３１のベースにはｐ
ｎｐ型のトランジスタ３２のベースが接続されている。
このトランジスタ３２のエミッタは上記電源電圧Ｖｃｃ
印加点に接続されている。すなわち、トランジスタ３２
は上記トランジスタ３１と共に、トランジスタ３０のコ
レクタ電流が入力電流にされ、トランジスタ３２のコレ
クタからこの入力電流に等しい値の電流を出力する電流
比が１：１の電流ミラー回路３３を構成している。上記
トランジスタ３２のコレクタには上記トランジスタ３０
と素子寸法等が同一にされ特性がほぼ等しくされたｎｐ
ｎ型のトランジスタ３４のコレクタが接続されている。
印加点に接続されている。すなわち、トランジスタ３２
は上記トランジスタ３１と共に、トランジスタ３０のコ
レクタ電流が入力電流にされ、トランジスタ３２のコレ
クタからこの入力電流に等しい値の電流を出力する電流
比が１：１の電流ミラー回路３３を構成している。上記
トランジスタ３２のコレクタには上記トランジスタ３０
と素子寸法等が同一にされ特性がほぼ等しくされたｎｐ
ｎ型のトランジスタ３４のコレクタが接続されている。
このトランジスタ３４のエミッタには上記抵抗２９と等
しい値の抵抗３５の一端が接続されており、この抵抗３
５の他端はアース電圧ＧＮＤ印加点に接続されている。
しい値の抵抗３５の一端が接続されており、この抵抗３
５の他端はアース電圧ＧＮＤ印加点に接続されている。
なお、この実施例回路では、出力トランジスタ２６のエ
ミッタはアース電圧ＧＮＤ印加点に接続されている。
ミッタはアース電圧ＧＮＤ印加点に接続されている。
この実施例回路において、出力トランジスタ２６に規定
のコレクタ電流が流れているとき、ドブンジスタ３４の
ベース電圧はＶｌすなわちこのトランジスタ３４のしき
い値電圧にされる。このため、このトランジスタ４６は
オフ状態にされ、トランジスタ４４もオフ状態にされる
ので、定電流源回路４１の出力電流は出力トランジスタ
２６にベース電流として供給される。
のコレクタ電流が流れているとき、ドブンジスタ３４の
ベース電圧はＶｌすなわちこのトランジスタ３４のしき
い値電圧にされる。このため、このトランジスタ４６は
オフ状態にされ、トランジスタ４４もオフ状態にされる
ので、定電流源回路４１の出力電流は出力トランジスタ
２６にベース電流として供給される。
次に出力トランジスタ２６のコレクタ電流が規定１直よ
りも大きくなると、このトランジスタ２６のベース、コ
レクタ間電圧が高くなるために、トランジスタ３４のベ
ース電圧は上記Ｖよりも高い値にされる。このため、ト
ランジスタ３４はオン状態にされ、さらにトランジスタ
４６もオン状態にされる。
りも大きくなると、このトランジスタ２６のベース、コ
レクタ間電圧が高くなるために、トランジスタ３４のベ
ース電圧は上記Ｖよりも高い値にされる。このため、ト
ランジスタ３４はオン状態にされ、さらにトランジスタ
４６もオン状態にされる。
するとトランジスタ４４もオン状態にされて、もともと
出力トランジスタ２６にベース電流として供給されてい
た定電流源回路４１の出力電流はオン状態にされている
トランジスタ４４を介してアース電圧ＧＮＤ印加点に流
される。これにより、出力トランジスタ２６がオフ状態
にされてそのコレクタ電流の値が制限される。
出力トランジスタ２６にベース電流として供給されてい
た定電流源回路４１の出力電流はオン状態にされている
トランジスタ４４を介してアース電圧ＧＮＤ印加点に流
される。これにより、出力トランジスタ２６がオフ状態
にされてそのコレクタ電流の値が制限される。
このようにこの実施例回路でも周囲温度とは無関係に出
力トランジスタ２６のコレクタ電流の値を一定値に制限
することができる。
力トランジスタ２６のコレクタ電流の値を一定値に制限
することができる。
［発明の効果］
以上説明したようにこの発明によれば、制限される電流
値が周囲温度によって変化せず一定にできる出力トラン
ジスタの電流制限回路を提供することができる。
値が周囲温度によって変化せず一定にできる出力トラン
ジスタの電流制限回路を提供することができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図はこの発明の他の実施例の構成を示す回路図、第３図
は従来回路の回路図、第４図は上記従来回路を説明する
ための特性図である。 ２６・・・出力トランジスタ、２８・・・負荷回路、２
９・・・抵抗（第１の抵抗素子）、３０・・・ｎｐｎ型
のトランジスタ（第１のトランジスタ）、３３・・・電
流ミラー回路（電流出力手段）、３４・・・ｎｐｎ型の
トランジスタ（第２のトランジスタ）、３５・・・抵抗
（第２の抵抗素子）。 出願人代理人 弁理士 鈴 江 武 彦し 氾 Ｃ
図はこの発明の他の実施例の構成を示す回路図、第３図
は従来回路の回路図、第４図は上記従来回路を説明する
ための特性図である。 ２６・・・出力トランジスタ、２８・・・負荷回路、２
９・・・抵抗（第１の抵抗素子）、３０・・・ｎｐｎ型
のトランジスタ（第１のトランジスタ）、３３・・・電
流ミラー回路（電流出力手段）、３４・・・ｎｐｎ型の
トランジスタ（第２のトランジスタ）、３５・・・抵抗
（第２の抵抗素子）。 出願人代理人 弁理士 鈴 江 武 彦し 氾 Ｃ
Claims (1)
- 出力トランジスタと、一定の直流電圧がベースに供給さ
れる第１のトランジスタと、上記第１のトランジスタの
エミッタに直列に挿入される第１の抵抗素子と、上記第
１のトランジスタのコレクタ電流と等価な値の電流を出
力する電流出力手段と、上記電流出力手段の出力電流が
コレクタに供給され、ベースが上記出力トランジスタと
共通に接続され、上記第１のトランジスタと同一極性で
等価な特性を持つ第２のトランジスタと、上記第２のト
ランジスタのエミッタに直列に挿入され、上記第１の抵
抗素子と等価な値の第２の抵抗素子と、上記第２のトラ
ンジスタのコレクタの信号に基づいて上記出力トランジ
スタのベース電流の値を制御するベース電流制御手段と
を具備したことを特徴とする出力トランジスタの電流制
限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237987A JPS61116410A (ja) | 1984-11-12 | 1984-11-12 | 出力トランジスタの電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237987A JPS61116410A (ja) | 1984-11-12 | 1984-11-12 | 出力トランジスタの電流制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116410A true JPS61116410A (ja) | 1986-06-03 |
| JPH042003B2 JPH042003B2 (ja) | 1992-01-16 |
Family
ID=17023433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237987A Granted JPS61116410A (ja) | 1984-11-12 | 1984-11-12 | 出力トランジスタの電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116410A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566716U (ja) * | 1992-02-24 | 1993-09-03 | 株式会社ケンウッド | 電流プロテクション回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571304A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Protection circuit for power output circuit |
-
1984
- 1984-11-12 JP JP59237987A patent/JPS61116410A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571304A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Protection circuit for power output circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566716U (ja) * | 1992-02-24 | 1993-09-03 | 株式会社ケンウッド | 電流プロテクション回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH042003B2 (ja) | 1992-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |