JP6753344B2

JP6753344B2 - 漏電検出装置

Info

Publication number: JP6753344B2
Application number: JP2017052721A
Authority: JP
Inventors: 中村　浩章; 中村　　浩章; 興一塩津
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2017-03-17
Filing date: 2017-03-17
Publication date: 2020-09-09
Anticipated expiration: 2037-03-17
Also published as: JP2018157687A

Description

ＡＣラインの漏電を検出し、漏電を検出するとＡＣラインを遮断する漏電検出装置に関する。

電子機器にて、ＡＣラインに漏電が発生した場合、機器の誤動作や感電を引き起こす可能性がある。そのため、ＡＣラインの漏電を検出し、漏電を検出するとＡＣラインを遮断する漏電検出装置が提案されている（例えば、特許文献１参照）。

漏電検出装置では、ＡＣラインの往路と復路との電流値が異なる不平衡を電圧値として検出する零相変流器を設け、電圧値が予め設定された閾電圧値を超えると、ＡＣラインを遮断するリレーを動作させる。閾電圧値は、検出感度を高める必要があるため、低い値に設定されることが多い。従って、雷サージによる誤検出への対策が必要となる。

従来、雷サージによる電圧値の変動期間が短いことに着目し、零相変流器の出力にコンデンサや抵抗等の外付け部品で構成されたノイズフィルタを接続させ、雷サージによる誤検出を防止している。

特開平９−２７４８４２号

しかしながら、雷サージによる電圧値の変動は、図５（ａ）に示すように、急激な変動期間Ｔ１に引き続き、零相変流器に発生する逆起電力によって、閾電圧値を超える緩やかな変動期間Ｔ２が生じることがある。この場合、図５（ｂ）に示す漏電時における電圧値の変動期間Ｔ０と区別することができないため、雷サージによって漏電を誤検出してしまうという問題点があった。なお、閾電圧値を高い値に設定することで、誤検出を防止することができるが、この場合には、検出感度が低下してしまう。

本発明の目的は、従来技術の上記問題を解決し、検出感度を維持して、雷サージに起因する誤検出を確実に防止することができる漏電検出装置を提供することにある。

本発明の漏電検出装置は、ＡＣラインに流れる電流の不平衡によって漏電を検出する漏電検出装置であって、前記ＡＣラインに直列に接続されたリレーと、前記ＡＣラインに流れる電流の不平衡を検出して電圧に変換する零相変流器と、前記零相変流器による不平衡の検出により、接続されたコンデンサへの充電によって雷サージに起因した零相変流器の急激な出力変動期間よりも長い第１遅延期間を生成し、前記コンデンサへのさらなる充電によって前記第１遅延期間に引き続く、雷サージに起因した零相変流器の緩やかな出力変動期間よりも長い第２遅延期間を生成し、前記コンデンサからの放電によって前記第２遅延期間に引き続く有効期間を生成する期間生成部と、前記第１遅延期間及び前記第２遅延期間では前記零相変流器によって不平衡が検出されても漏電を検出することなく、前記零相変流器によって不平衡が連続して検出された状態で前記第１遅延期間が経過した後、前記第２遅延期間が経過した前記有効期間に、前記零相変流器によって不平衡が連続して検出された状態で前記第１遅延期間が経過すると漏電を検出する漏電検出部と、該漏電検出部による漏電の検出によって、前記リレーを動作させて前記ＡＣラインを遮断させるリレー動作制御部と、を具備し、前記コンデンサを除く前記期間生成部、前記漏電検出部及び前記リレー動作制御部は、集積回路に内蔵されていることを特徴とする。
さらに、本発明の漏電検出装置において、前記第２遅延期間は、前記第１遅延期間よりも長い期間に設定されていても良い。
さらに、本発明の漏電検出装置において、前記有効期間は、漏電による前記零相変流器の出力変動周期よりも長い期間に設定されていても良い。

本発明によれば、雷サージに起因した零相変流器の出力変動を、第１遅延期間及び第２遅延期間によってマスクすることができるため、漏電の検出感度を維持して、雷サージに起因する誤検出を確実に防止することができるという効果を奏する。

本発明に係る漏電検出装置の実施の形態の構成を示す回路構成図である。図１に示す制御回路の構成を示す回路構成図である。図１に示す制御回路におけるノイズ発生時の動作を示す波形図である。図１に示す制御回路における漏電発生時の動作を示す波形図である。零相変流器の出力波形図である。

本実施の形態の漏電検出装置１０は、図１を参照すると、ＡＣ電源１に接続されたＡＣライン２の往路と復路との電流値が異なる不平衡を検出するＺＣＴ（Zero-Phase-Current-Transformer：零相変流器）１１と、ＡＣライン２に直列に接続され、漏電検出時にＡＣライン２を遮断するリレー１２と、ＺＣＴ１１の出力によって漏電を検出して、リレー１２を動作させる制御回路２０と、整流用ダイオード１３と、平滑コンデンサ１４と、電流制限抵抗１５と、ＬＥＤ１６と、回生ダイオード１７と、リセット用スイッチ１８と、コンデンサ１９を備えている。

ＺＣＴ１１は、コイル１１ａを巻きつけたドーナツ状の磁性体１１ｂで構成され、磁性体１１ｂの輪の中にＡＣライン２が貫通されている。漏電が起き、ＡＣライン２の往路と復路との電流値に差が生じると、磁性体１１ｂに巻かれたコイル１１ａに起電力が発生し、コイル１１ａの両端電圧がＺＣＴ出力として制御回路２０の入力端子ＩＮと基準電圧端子ＶＲとに入力される。

リレー１２は、ＡＣライン２に直列に接続されたリレー接点１２ａ、１２ｂと、リレー接点１２ａ、１２ｂを駆動するリレー用コイル１２ｃとを備えている。リレー１２は、リレー用コイル１２ｃに所定の電圧を印加して電流を流すことで、リレー接点１２ａ、１２ｂが解放される動作状態となり、ＡＣライン２を遮断する。

制御回路２０は、入力端子ＩＮと、基準電圧端子ＶＲと、電源端子ＶＨと、接地端子ＧＮＤと、遅延期間生成端子ＯＤと、電流制御端子ＴＲＩＰと、リセット端子ＲＥとを備えた半導体集積回路（ＩＣ）である。

ＡＣライン２の一方のラインと接地端子との間に、整流用ダイオード１３と平滑コンデンサ１４とが直列に接続されている。制御回路２０の電源端子ＶＨは、整流用ダイオード１３と平滑コンデンサ１４との接続点に接続されていると共に、制御回路２０の接地端子ＧＮＤは、グランドに接続されている。これにより、ＡＣライン２の電圧は平滑コンデンサ１４によって平滑されて制御回路２０の電源端子ＶＨに入力される。

また、整流用ダイオード１３と平滑コンデンサ１４との接続点と、制御回路２０の電流制御端子ＴＲＩＰとの間に、電流制限抵抗１５とリレー１２のリレー用コイル１２ｃとＬＥＤ１６とが直列に接続されている。なお、リレー１２のリレー用コイル１２ｃには、リレー用コイル１２ｃに生じる逆起電力を回生する回生ダイオード１７が並列に接続されている。

制御回路２０の遅延期間生成端子ＯＤとグランドとの間には、コンデンサ１９が接続されている。

制御回路２０は、図２を参照すると、内部電源回路２１と、閾電圧源２２と、コンパレータ（以下、ＣＰと称す）２３〜２６と、アンド回路（以下、ＡＮＤと称す）２７〜３０と、ＲＳ型フリップフロップ（以下、ＦＦと称す）３１〜３４と、定電流源３５、３７と、可変電流源３６と、トランジスタ３８、３９と、立ち下がりエッジ検出回路４０と、スイッチ素子４１と、インバータ４２〜４４と、定電流基準素子４５と、定電流出力素子４６と、抵抗４７、４８と、リレー動作制御素子４９とを備えている。

内部電源回路２１は、電源端子ＶＨに入力される電力を用いて内部電圧Ｖｃｃを生成すると共に、内部電圧Ｖｃｃよりも小さい３種類の基準電圧を生成する。３種類の基準電圧は、第１基準電圧Ｖ_ｒｅｆ１（例えば、１Ｖ）と、第１基準電圧Ｖ_ｒｅｆ１よりも大きい第２基準電圧Ｖ_ｒｅｆ2（例えば、１.８Ｖ）と、第２基準電圧Ｖ_ｒｅｆ2よりも大きい第３基準電圧Ｖ_ｒｅｆ3（例えば、３Ｖ）とからなる。

閾電圧源２２の負極端子は、基準電圧端子ＶＲに、閾電圧源２２の正極端子は、ＣＰ２３の非反転入力端子にそれぞれ接続されている。また、ＣＰ２３の反転入力端子には、入力端子ＩＮが接続されている。これにより、ＣＰ２３は、入力端子ＩＮと基準電圧端子ＶＲに入力されたＺＣＴ出力と、閾電圧源２２に設定されている漏電検出閾電圧Ｖ_ｒｅｆ0（例えば、−７．５ｍＶ）とを比較し、ＺＣＴ出力が漏電検出閾電圧Ｖ_ｒｅｆ0を超えると、Ｈｉｇｈレベル信号を出力する。ＣＰ２３の出力端子は、ＡＮＤ２７の一方の入力端子に接続されていると共に、ＡＮＤ２８の一方の入力端子に接続されている。

内部電圧Ｖｃｃとグランドとの間に、定電流源３５とトランジスタ３８とが直列に接続されている。トランジスタ３８は、ＰＮＰ型であり、ベースには、第１基準電圧Ｖ_ｒｅｆ１が接続されている。また、トランジスタ３９は、ＮＰＮ型トランジスタであり、コレクタが内部電圧Ｖｃｃに、エミッタが遅延期間生成端子ＯＤに、ベースが定電流源３５とトランジスタ３８との接続点にそれぞれ接続されている。これにより、起動により遅延期間生成端子ＯＤに接続されたコンデンサ１９が充電され、遅延期間生成端子ＯＤの電圧（以下、電圧Ｖ_ＯＤと称す）は、第１基準電圧Ｖ_ｒｅｆ１に上昇する。

また、内部電圧Ｖｃｃと遅延期間生成端子ＯＤとの間は、可変電流源３６が、遅延期間生成端子ＯＤとグランドとの間には、定電流源３７がそれぞれ接続されている。可変電流源３６は、ＡＮＤ２７の出力端子に接続された第１制御端子と、ＡＮＤ２９の出力端子に接続された第２制御端子と有している。そして、可変電流源３６は、第２制御端子のみにＨｉｇｈレベル信号が入力されると、定電流源３７よりも大きい第２電流値の電流を流す。さらに、可変電流源３６は、第１制御端子のみにＨｉｇｈレベル信号が入力されると、第２電流値よりも大きい第１電流値の電流を流す。

さらに、遅延期間生成端子ＯＤは、第２基準電圧Ｖ_ｒｅｆ2が反転入力端子に接続されたＣＰ２４の非反転入力端子と、第３基準電圧Ｖ_ｒｅｆ3が反転入力端子に接続されたＣＰ２５の非反転入力端子と、第１基準電圧Ｖ_ｒｅｆ１が非反転入力端子に接続されたＣＰ２６の反転入力端子とにそれぞれ接続されている。

ＣＰ２４の出力端子は、ＦＦ３１のセット端子Ｓと、ＡＮＤ３０の一方の入力端子にそれぞれ接続されている。また、ＣＰ２５の出力端子は、ＦＦ３２のセット端子Ｓに接続されている。さらに、ＣＰ２６の出力端子は、ＦＦ３１のリセット端子Ｒと、ＦＦ３２のリセット端子Ｒとに接続されている。

ＦＦ３１の出力端子Ｑは、ＡＮＤ２７の他方の反転入力端子と、ＡＮＤ２９の一方の入力端子とにそれぞれ接続されている。また、ＦＦ３２の出力端子Ｑは、ＡＮＤ２８の他方の入力端子と、ＡＮＤ２９の他方の反転入力端子と、立ち下がりエッジ検出回路４０の入力端子とにそれぞれ接続されている。

従って、ＡＮＤ２７は、ＣＰ２３の出力がＨｉｇｈで、ＦＦ３１の出力がＬｏｗの場合にＨｉｇｈレベル信号を出力する。また、ＡＮＤ２８は、ＣＰ２３の出力がＨｉｇｈで、ＦＦ３２の出力がＨｉｇｈの場合にＨｉｇｈレベル信号を出力する。

ＡＮＤ２９の一つの反転入力端子には、ＡＮＤ３０の出力端子が接続されている。従って、ＡＮＤ２９は、ＦＦ３１の出力がＨｉｇｈで、ＦＦ３２及びＡＮＤ３０の出力がＬｏｗの場合にＨｉｇｈレベル信号を出力する。

これにより、ＦＦ３１及びＦＦ３２の出力がＬｏｗの状態で、ＣＰ２３の出力がＨｉｇｈになると、ＡＮＤ２７の出力がＨｉｇｈになり、可変電流源３６が第１電流値に設定される。第１電流値は、定電流源３７の電流値よりも大きい値に設定されているため、その差分によってコンデンサ１９が充電されて電圧Ｖ_ＯＤが上昇する。

そして、電圧Ｖ_ＯＤが第２基準電圧Ｖ_ｒｅｆ2を超えると、ＣＰ２４からＨｉｇｈレベル信号が出力されてＦＦ３１がセットされるため、ＡＮＤ２７の出力がＬｏｗに切り換わると共に、ＡＮＤ２９の出力がＨｉｇｈに切り換わる。これにより、ＡＮＤ２７の出力がＬｏｗ、ＡＮＤ２９の出力がＨｉｇｈになり、可変電流源３６が第２電流値に設定される。第２電流値は、定電流源３７の電流値よりも大きい値に設定されているため、その差分によってコンデンサ１９が充電されて電圧Ｖ_ＯＤが上昇する。なお、第２電流値は第１電流値よりも小さいため、電圧Ｖ_ＯＤの上昇は緩やかになる。

次に、電圧Ｖ_ＯＤが第３基準電圧Ｖ_ｒｅｆ３を超えると、ＣＰ２５からＨｉｇｈレベル信号が出力されてＦＦ３２がセットされるため、ＡＮＤ２９の出力がＬｏｗに切り換わる。これにより、定電流源３７の電流値によってコンデンサ１９に蓄積された電荷が放電され、電圧Ｖ_ＯＤが下降し始める。

なお、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor、電界効果トランジスタ）で構成されたスイッチ素子４１は、遅延期間生成端子ＯＤとグランドとの間に接続され、ゲートにＡＮＤ２８の出力端子が接続されている。従って、ＦＦ３２がセットされた状態で、ＣＰ２３の出力がＨｉｇｈに切り換わると、スイッチ素子４１がオンされてコンデンサ１９に蓄積された電荷が急速に放電される。

次に、電圧Ｖ_ＯＤが第１基準電圧Ｖ_ｒｅｆ１に到達すると、ＣＰ２６からＨｉｇｈレベル信号が出力されてＦＦ３１及びＦＦ３２がリセットされる。ＦＦ３２のリセットによって立ち下がりエッジ検出回路４０の出力端子からパルス信号が出力される。立ち下がりエッジ検出回路４０の出力端子は、ＦＦ３３のセット端子Ｓに接続されている。従って、ＦＦ３２のリセットによってＦＦ３３がセットされる。

ＦＦ３３の出力端子Ｑは、ＡＮＤ３０の他方の入力端子に接続されている共に、ＦＦ３３のリセット端子Ｒには、ＡＮＤ２７の出力端子がインバータ４２を介して接続されている。

ＡＮＤ３０の出力端子には、漏電検出をラッチするラッチ回路として機能するＦＦ３４のセット端子Ｓが接続されている。従って、ＦＦ３３がセットされた状態で、ＣＰ２４の出力がＨｉｇｈに切り換わると、漏電が検出される。

定電流基準素子４５と定電流出力素子４６とは、カレントミラー回路を構成する回路であり、例えば、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor、電界効果トランジスタ）で構成されている。内部電圧Ｖｃｃとグランドとの間に、抵抗４７と定電流基準素子４５とが直列に接続され、電流制御端子ＴＲＩＰとグランドとの間に定電流出力素子４６が接続されている。そして、定電流基準素子４５のゲートと定電流出力素子４６とのゲートとが接続され、この接続点が定電流基準素子４５のドレインに接続されている。

内部電圧Ｖｃｃが抵抗４８を介してインバータ４３の入力に接続され、インバータ４３の出力はＦＦ３４のリセット端子Ｒに接続されている。そして、抵抗４８とインバータ４３との接続点がリセット端子ＲＥに接続されている。また、ＦＦ３４の出力端子Ｑは、インバータ４４を介してリレー動作制御素子４９の制御端子に接続されている。

リレー動作制御素子４９は、制御端子によってオンオフ制御可能な半導体素子、例えば、ＭＯＳＦＥＴ、バイポーラトランジスタで構成され、定電流基準素子４５と並列に接続されている。本実施の形態では、リレー動作制御素子４９として、ＭＯＳＦＥＴを使用した例について説明する。

ＦＦ３４がセットされると、ＦＦ３４の出力がＨｉｇｈになり、リレー動作制御素子４９のゲート（制御端子）に入力されるインバータ４４の出力がＬｏｗになり、リレー動作制御素子４９はオフされる。リレー動作制御素子４９はオフされると、定電流基準素子４５と定電流出力素子４６とに、抵抗４７の抵抗値によって決定される定電流が流れる。これにより、電流制御端子ＴＲＩＰに定電流が流れ込み、リレー１２のリレー用コイル１２ｃとＬＥＤ１６とに定電流が流れ、ＡＣライン２に直列に接続されたリレー接点１２ａ、１２ｂが開放されてリレー１２が動作状態となり、ＡＣライン２が遮断される。また、ＬＥＤ１６の点灯によって、漏電の検出及びＡＣライン２の遮断が通知される。

電流制御端子ＴＲＩＰに流れ込む定電流は、漏電の原因を取り除いても、ＦＦ３４によってラッチされて流れ続け、ＡＣライン２の遮断状態が維持される。ＦＦ３４のリセットは、リセット端子ＲＥとグランドとの間に接続されたリセット用スイッチ１８によって行われる。リセット用スイッチ１８をオンすると、インバータ４３の入力がＬｏｗレベル、インバータ４３の出力がＨｉｇｈレベルとなり、ＦＦ３４がリセットされる。ＦＦ３４がリセットされると、ＦＦ３４からの出力がＬｏｗに切り換わる。これにより、インバータ４４の出力がＨｉｇｈになってリレー動作制御素子４９はオンされ、定電流基準素子４５と定電流出力素子４６とがオフ状態となる。従って、電流制御端子ＴＲＩＰへの定電流の流れ込みが停止されてリレー１４は停止状態となり、リレー１２によるＡＣライン２の遮断が解消されると共に、ＬＥＤ１６が消灯される。この状態が、漏電が検出される前の初期状態である。

次に、制御回路２０の動作について図３及び図４を参照して詳細に説明する。図３及び図４は、制御回路２０の各部の信号波形及び動作波形を示したもので、上からＡＣ電源１、電源端子ＶＨの電圧、内部電圧Ｖｃｃ、入力端子ＩＮおよび基準電圧端子ＶＲに入力されるＺＣＴ出力、遅延期間生成端子ＯＤの電圧Ｖ_ＯＤ、ＣＰ２３の出力、ＡＮＤ２７の出力、ＡＮＤ２９の出力、ＦＦ３１の出力、ＦＦ３２の出力、ＦＦ３３の出力、ＦＦ３４の出力をそれぞれ示している。

まず、制御回路２０におけるノイズ発生時の動作について図３を参照して詳細に説明する。時刻ｔ１１でＡＣ電源１に接続されると、平滑コンデンサ１４への充電が開始され、電源端子ＶＨの電圧が立ち上がりと共に、内部電圧Ｖｃｃ、ＺＣＴ出力、電圧Ｖ_ＯＤが立ち上がる。そして、電圧Ｖ_ＯＤが第１基準電圧Ｖ_ｒｅｆ１に到達した後、時刻ｔ１２で平滑コンデンサ１４への充電が完了すると、漏電検出を監視する待機期間となる。待機期間では、ＦＦ３１〜ＦＦ３４のいずれもがセットされていない状態である。

待機期間において、時刻ｔ１３のノイズが発生し、ＺＣＴ出力が漏電検出閾電圧Ｖ_ｒｅｆ0を超えると、ＣＰ２３の出力がＨｉｇｈになる。すると、ＡＮＤ２７の出力もＨｉｇｈになって、可変電流源３６が第１電流値に設定され、電圧Ｖ_ＯＤが上昇する。

ここで、電圧Ｖ_ＯＤが第２基準電圧Ｖ_ｒｅｆ2を超える前に、ＺＣＴ出力が漏電検出閾電圧Ｖ_ｒｅｆ0を下回り、ＣＰ２３の出力がＬｏｗになると、可変電流源３６が停止される。これにより、定電流源３７の電流値によってコンデンサ１９に蓄積された電荷が放電され、電圧Ｖ_ＯＤが第１基準電圧Ｖ_ｒｅｆ１になり、待機期間に戻る。すなわち、電圧Ｖ_ＯＤが第２基準電圧Ｖ_ｒｅｆ2を超えるまでの期間（時刻ｔ１４〜ｔ１５）が、漏電検出までの第１遅延期間となり、この第１遅延期間によって雷サージ等に起因するＺＣＴ出力の急激な変動による誤検出が防止される。第１遅延期間は、第１基準電圧Ｖ_ｒｅｆ１と第２基準電圧Ｖ_ｒｅｆ２との電圧差と、定電流源３７の電流値と第１電流値との差分と、コンデンサ１９の容量によって決定される。従って、遅延期間生成端子ＯＤに接続するコンデンサ１９によって適切な第１遅延期間を簡単に設定することができる。

時刻ｔ１４で上昇を開始した電圧Ｖ_ＯＤが時刻ｔ１５で第２基準電圧Ｖ_ｒｅｆ2を超えると、ＣＰ２４の出力がＨｉｇｈになってＦＦ３１がセットされるため、ＡＮＤ２７の出力がＬｏｗに切り換わると共に、ＡＮＤ２９の出力がＨｉｇｈに切り換わる。これにより、ＡＮＤ２７の出力がＬｏｗ、ＡＮＤ２９の出力がＨｉｇｈになり、可変電流源３６が第２電流値に設定され、電圧Ｖ_ＯＤが上昇する。なお、第２電流値は第１電流値よりも小さいため、電圧Ｖ_ＯＤの上昇は緩やかになる。

ここで、電圧Ｖ_ＯＤが第３基準電圧Ｖ_ｒｅｆ３を超えるまでの期間は、第２遅延期間となる。第２遅延期間では、ＦＦ３１がセットされているため、ＣＰ２３の出力がＨｉｇｈであっても、ＡＮＤ２７によってマスクされることになる。また、ＣＰ２４の出力がＨｉｇｈに切り換わっているが、ＦＦ３３がセットされていないため、ＡＮＤ３０によってマスクされて漏電が検出されることがない。

また、第２遅延期間は、雷サージに起因して零相変流器に発生する逆起電力によるＺＣＴ出力の変動期間よりも長い期間に設定されている。第２遅延期間は、第２基準電圧Ｖ_ｒｅｆ2と第３基準電圧Ｖ_ｒｅｆ３との電圧差と、定電流源３７の電流値と第２電流値との差分と、コンデンサ１９の容量によって決定される。従って、遅延期間生成端子ＯＤに接続するコンデンサ１９によって適切な第２遅延期間を簡単に設定することができる。

時刻ｔ１６で電圧Ｖ_ＯＤが第３基準電圧Ｖ_ｒｅｆ３を超えると、ＣＰ２５の出力がＨｉｇｈになってＦＦ３２がセットされるため、ＡＮＤ２９の出力がＬｏｗに切り換わる。これにより、定電流源３７の電流値によってコンデンサ１９に蓄積された電荷が放電され、電圧Ｖ_ＯＤが下降し始める。

時刻ｔ１６で下降し始めた電圧Ｖ_ＯＤが時刻ｔ１７で第１基準電圧Ｖ_ｒｅｆ１に到達すると、ＣＰ２６からＨｉｇｈレベル信号が出力されてＦＦ３１及びＦＦ３２がリセットされ、待機状態に戻る。なお、ＦＦ３２のリセットによって立ち下がりエッジ検出回路４０の出力端子からＦＦ３３にパルス信号が出力されるが、第２遅延期間によってノイズに起因するＺＣＴ出力の変動期間が経過しているため、ＣＰ２７の出力がＬｏｗでＦＦ３３はリセットされた状態にある。

時刻ｔ１６で下降し始めた電圧Ｖ_ＯＤが時刻ｔ１７で第１基準電圧Ｖ_ｒｅｆ１に到達するまでの期間は、漏電の検出、すなわち漏電の検出をラッチするラッチ回路として機能するＦＦ３４のセットを有効とするラッチ有効期間となる。このラッチ有効期間での動作については、漏電発生時の動作説明で後述する。

次に、制御回路２０における漏電発生時の動作について図４を参照して詳細に説明する。なお、ノイズ発生時の共通する動作については適宜省略する。

待機期間において、漏電が発生し、時刻ｔ２１でＺＣＴ出力が漏電検出閾電圧Ｖ_ｒｅｆ0を超えると、ＣＰ２３の出力がＨｉｇｈになる。すると、ＡＮＤ２７の出力もＨｉｇｈになって、可変電流源３６が定電流源３７よりも大きい第１電流値に設定され、電圧Ｖ_ＯＤが上昇する。

時刻２１で上昇を開始した電圧Ｖ_ＯＤが時刻ｔ２２で第２基準電圧Ｖ_ｒｅｆ2を超えると、ＣＰ２４の出力がＨｉｇｈになってＦＦ３１がセットされるため、ＡＮＤ２７の出力がＬｏｗに切り換わると共に、ＡＮＤ２９の出力がＨｉｇｈに切り換わる。これにより、ＡＮＤ２７の出力がＬｏｗ、ＡＮＤ２９の出力がＨｉｇｈになり、可変電流源３６が第２電流値に設定され、電圧Ｖ_ＯＤが上昇する。なお、第２電流値は第１電流値よりも小さいため、電圧Ｖ_ＯＤの上昇は緩やかになる。

ここで、電圧Ｖ_ＯＤが第３基準電圧Ｖ_ｒｅｆ３を超えるまでの期間は、第２遅延期間となる。第２遅延期間では、ＦＦ３１がセットされているため、時刻ｔ２３でＣＰ２３の出力がＨｉｇｈになっても、ＡＮＤ２７によってマスクされることになる。また、ＣＰ２４の出力がＨｉｇｈに切り換わっているが、ＦＦ３３がセットされていないため、ＡＮＤ３０によってマスクされて漏電が検出されることがない。

時刻ｔ２４で電圧Ｖ_ＯＤが第３基準電圧Ｖ_ｒｅｆ３を超えると、ＣＰ２５の出力がＨｉｇｈになってＦＦ３２がセットされるため、ＡＮＤ２９の出力がＬｏｗに切り換わる。これにより、定電流源３７の電流値によってコンデンサ１９に蓄積された電荷が放電され、電圧Ｖ_ＯＤが下降し始める。時刻ｔ２４で下降し始めた電圧Ｖ_ＯＤが第１基準電圧Ｖ_ｒｅｆ１に到達する予定時刻ｔ２７までの期間がラッチ有効期間なる。

ラッチ有効期間において、時刻ｔ２５でＺＣＴ出力が漏電検出閾電圧Ｖ_ｒｅｆ0を超えると、ＣＰ２３の出力がＨｉｇｈになる。すると、ＦＦ３２がセットされた状態で、ＣＰ２３の出力がＨｉｇｈに切り換わるため、ＡＮＤ２８の出力がＨｉｇｈになって、スイッチ素子４１がオンされてコンデンサ１９に蓄積された電荷が急速に放電される。そして、電圧Ｖ_ＯＤが第１基準電圧Ｖ_ｒｅｆ１に到達すると、ＦＦ３２がリセットされるため、スイッチ素子４１がオフされると共に、立ち下がりエッジ検出回路４０から出力されるパルス信号によってＦＦ３３がセットされる。また、ＡＮＤ２７の出力もＨｉｇｈであるため、可変電流源３６が定電流源３７よりも大きい第１電流値に設定され、電圧Ｖ_ＯＤが上昇する。

ここで、第１遅延期間は、漏電によるＺＣＴ出力の変動期間よりも短い期間に設定されているため、ＡＮＤ２７の出力がＨｉｇｈに維持され、時刻ｔ２５で上昇を開始した電圧Ｖ_ＯＤが時刻ｔ２６で第２基準電圧Ｖ_ｒｅｆ2を超える。

時刻ｔ２６で電圧Ｖ_ＯＤが第２基準電圧Ｖ_ｒｅｆ2を超えると、ＦＦ３３がセットされた状態でＣＰ２４の出力がＨｉｇｈになる。これにより、ＡＮＤ３０の出力がＨｉｇｈになってＦＦ３４がセットされ、漏電が検出される。なお、ＣＰ２４の出力がＨｉｇｈでＦＦ３１がセットされるが、ＡＮＤ３０の出力がＨｉｇｈになるため、ＡＮＤ２９の出力がＨｉｇｈに切り換わることがない。従って、可変電流源３６が第２電流値に設定されることなく、定電流源３７の電流値によってコンデンサ１９に蓄積された電荷が放電される。

なお、ラッチ有効期間は、漏電によるＺＣＴ出力の変動周期よりも長い期間に設定されている。これにより、漏電によるＺＣＴ出力の変動が継続している場合に、確実に漏電を検出することができる。また、ラッチ有効期間は、第１基準電圧Ｖ_ｒｅｆ１と第３基準電圧Ｖ_ｒｅｆ３との電圧差と、定電流源３７の電流値と、コンデンサ１９の容量によって決定される。従って、遅延期間生成端子ＯＤに接続するコンデンサ１９によって適切なラッチ有効期間を簡単に設定することができる。

以上説明したように、本実施の形態によれば、ＡＣライン２に流れる電流の不平衡によって漏電を検出する漏電検出装置１０であって、ＡＣライン２に直列に接続されたリレー１２と、ＡＣライン２に流れる電流の不平衡を検出して電圧に変換するＺＣＴ１１と、第１遅延期間と第２遅延期間とラッチ有効期間とを生成する期間生成部（コンデンサ１９、可変電流源３６、定電流源３７、ＣＰ２４〜２６、ＦＦ３１、３２）と、ＺＣＴ１１によって不平衡が連続して検出された状態で第１遅延期間が経過した後、第２遅延期間が経過したラッチ有効期間にＺＣＴ１１によって不平衡が検出されると漏電を検出する漏電検出部（ＣＰ２３、２４、ＦＦ３３、３４）と、漏電検出部による漏電の検出によって、リレー１２を動作させてＡＣライン２を遮断させるリレー動作制御部（定電流基準素子４５、定電流出力素子４６、リレー動作制御素子４９）とを備えている。
この構成により、雷サージに起因したＺＣＴ１１のＺＣＴ出力の変動を、第１遅延期間及び第２遅延期間によってマスクすることができるため、漏電の検出感度を維持して、雷サージに起因する誤検出を確実に防止することができる。

さらに、本実施の形態において、漏電検出部は、第２遅延期間に、ＺＣＴ１１によって不平衡が検出されても漏電を検出しない。
この構成により、雷サージに起因してＺＣＴ１１に発生する逆起電力によるＺＣＴ出力の変動を、第２遅延期間によってマスクすることができるため、漏電の検出感度を維持して、雷サージに起因する誤検出を確実に防止することができる。

さらに、本実施の形態において、漏電検出部は、ラッチ有効期間に、ＺＣＴ１１によって不平衡が連続して検出された状態で第１遅延期間が経過すると、漏電を検出する。
この構成により、急激なＺＣＴ出力の変動が第１遅延期間及び第２遅延期間を越えて断続的に連続した場合でも、雷サージに起因する誤検出を確実に防止することができる。

さらに、本実施の形態において、第２遅延期間は、第１遅延期間よりも長い期間に設定されている。
この構成により、第１遅延期間によって雷サージに起因する急激なＺＣＴ出力の変動をマスクし、次に、第２遅延期間によって雷サージに起因してＺＣＴ１１に発生する逆起電力によるＺＣＴ出力の変動をマスクすることができる。

さらに、本実施の形態において、ラッチ有効期間は、漏電によるＺＣＴ１１のＺＣＴ出力の変動周期よりも長い期間に設定されている。
この構成により、漏電によるＺＣＴ出力の変動が継続している場合に、確実に漏電を検出することができる。

さらに、本実施の形態において、期間生成部は、充放電によって期間を生成するコンデンサ１９を有し、コンデンサ１９を除く期間生成部、漏電検出部及びリレー動作制御部は、集積回路に内蔵されている。
この構成により、外付け部品を削減して装置の小型化が実現でき、製品実装スペースを小さくできる。また、遅延期間生成端子ＯＤに接続するコンデンサ１９によって適切な第１遅延期間、第２遅延期間及びラッチ有効期間を簡単に設定することができる。

以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。

１ＡＣ電源
２ＡＣライン
１０漏電検出装置
１１零相変流器（ＺＣＴ）
１１ａコイル
１１ｂ磁性体
１２リレー
１２ａ、１２ｂリレー接点
１２ｃリレー用コイル
１３整流用ダイオード
１４平滑コンデンサ
１５電流制限抵抗
１６ＬＥＤ
１７回生ダイオード
１８リセット用スイッチ
１９コンデンサ
２０制御回路
２１内部電源回路
２２閾電圧源
２３〜２６コンパレータ（ＣＰ）
２７〜３０アンド回路（ＡＮＤ）
３１〜３４ＲＳ型フリップフロップ（ＦＦ）
３５、３７定電流源
３６可変電流源
３８、３９トランジスタ
４０立ち下がりエッジ検出回路
４１スイッチ素子
４２〜４４インバータ
４５定電流基準素子
４６定電流出力素子
４７、４８抵抗
４９リレー動作制御素子
ＩＮ入力端子
ＶＲ基準電圧端子
ＶＨ電源端子
ＧＮＤ接地端子
ＯＤ遅延期間生成端子
ＴＲＩＰ電流制御端子
ＲＥリセット端子

Claims

ＡＣラインに流れる電流の不平衡によって漏電を検出する漏電検出装置であって、
前記ＡＣラインに直列に接続されたリレーと、
前記ＡＣラインに流れる電流の不平衡を検出して電圧に変換する零相変流器と、
前記零相変流器による不平衡の検出により、接続されたコンデンサへの充電によって雷サージに起因した零相変流器の急激な出力変動期間よりも長い第１遅延期間を生成し、前記コンデンサへのさらなる充電によって前記第１遅延期間に引き続く、雷サージに起因した零相変流器の緩やかな出力変動期間よりも長い第２遅延期間を生成し、前記コンデンサからの放電によって前記第２遅延期間に引き続く有効期間を生成する期間生成部と、
前記第１遅延期間及び前記第２遅延期間では前記零相変流器によって不平衡が検出されても漏電を検出することなく、前記零相変流器によって不平衡が連続して検出された状態で前記第１遅延期間が経過した後、前記第２遅延期間が経過した前記有効期間に、前記零相変流器によって不平衡が連続して検出された状態で前記第１遅延期間が経過すると漏電を検出する漏電検出部と、
該漏電検出部による漏電の検出によって、前記リレーを動作させて前記ＡＣラインを遮断させるリレー動作制御部と、を具備し、
前記コンデンサを除く前記期間生成部、前記漏電検出部及び前記リレー動作制御部は、集積回路に内蔵されていることを特徴とする漏電検出装置。
前記第２遅延期間は、前記第１遅延期間よりも長い期間に設定されていることを特徴とする請求項１記載の漏電検出装置。
前記有効期間は、漏電による前記零相変流器の出力変動周期よりも長い期間に設定されていることを特徴とする請求項１又は２記載の漏電検出装置。