JP2018157688A - 漏電検出装置 - Google Patents

Abstract

【課題】検出感度を維持して、雷サージに起因する誤検出を確実に防止することができる漏電検出装置を提供する。【解決手段】第１遅延期間と第２遅延期間とを生成する期間生成部（コンデンサ１９、可変電流源４１、ＣＰ２４、２５）と、ノイズを検出するノイズ検出部（立ち上がりエッジ検出回路３３、ＣＰ２３ｂ、ＡＮＤ２７）と、ＺＣＴ１１によって不平衡が連続して検出された状態で第１遅延期間が経過すると漏電を検出する漏電検出部（ＣＰ２４、ＦＦ３８）と、漏電検出部による漏電の検出によって、リレー１２を動作させてＡＣライン２を遮断させるリレー動作制御部（定電流基準素子４７、定電流出力素子４８、リレー動作制御素子５１）と、ノイズ検出部によってノイズが検出された場合、第２遅延期間が経過するまでＺＣＴ１１による漏電の検出を禁止する検出禁止部（ＦＦ３７、ＡＮＤ３１）とを備えている。【選択図】図２

Description

ＡＣラインの漏電を検出し、漏電を検出するとＡＣラインを遮断する漏電検出装置に関する。

電子機器にて、ＡＣラインに漏電が発生した場合、機器の誤動作や感電を引き起こす可能性がある。そのため、ＡＣラインの漏電を検出し、漏電を検出するとＡＣラインを遮断する漏電検出装置が提案されている（例えば、特許文献１参照）。

漏電検出装置では、ＡＣラインの往路と復路との電流値が異なる不平衡を電圧値として検出する零相変流器を設け、電圧値が予め設定された閾電圧値を超えると、ＡＣラインを遮断するリレーを動作させる。閾電圧値は、検出感度を高める必要があるため、低い値に設定されることが多い。従って、雷サージによる誤検出への対策が必要となる。

従来、雷サージによる電圧値の変動期間が短いことに着目し、零相変流器の出力にコンデンサや抵抗等の外付け部品で構成されたノイズフィルタを接続させ、雷サージによる誤検出を防止している。

特開平９−２７４８４２号

しかしながら、雷サージによる電圧値の変動は、図５（ａ）に示すように、急激な変動期間Ｔ１に引き続き、零相変流器に発生する逆起電力によって、閾電圧値を超える緩やかな変動期間Ｔ２が生じることがある。この場合、図５（ｂ）に示す漏電時における電圧値の変動期間Ｔ０と区別することができないため、雷サージによって漏電を誤検出してしまうという問題点があった。なお、閾電圧値を高い値に設定することで、誤検出を防止することができるが、この場合には、検出感度が低下してしまう。

本発明の目的は、従来技術の上記問題を解決し、検出感度を維持して、雷サージに起因する誤検出を確実に防止することができる漏電検出装置を提供することにある。

本発明の漏電検出装置は、ＡＣラインに流れる電流の不平衡によって漏電を検出する漏電検出装置であって、前記ＡＣラインに直列に接続されたリレーと、前記ＡＣラインに流れる電流の不平衡を検出して電圧に変換する零相変流器と、第１遅延期間と第２遅延期間とを生成する期間生成部と、ノイズを検出するノイズ検出部と、前記零相変流器によって不平衡が連続して検出された状態で前記第１遅延期間が経過すると漏電を検出する漏電検出部と、該漏電検出部による漏電の検出によって、前記リレーを動作させて前記ＡＣラインを遮断させるリレー動作制御部と、前記ノイズ検出部によってノイズが検出された場合、前記第２遅延期間が経過するまで前記漏電検出部による漏電の検出を禁止する検出禁止部と、を具備することを特徴とする。
さらに、本発明の漏電検出装置において、前記ノイズ検出部は、前記零相変流器によって変換された電圧が、予め設定された期間に、予め設定された閾電圧以上変動した場合にノイズを検出しても良い。
さらに、本発明の漏電検出装置において、前記第２遅延期間は、前記第１遅延期間よりも長い期間に設定されていても良い。
さらに、本発明の漏電検出装置において、前記第２遅延期間は、ノイズに起因して前記零相変流器に発生する逆起電力による出力変動期間よりも長い期間に設定されていても良い。
さらに、本発明の漏電検出装置において、前記期間生成部は、充放電によって期間を生成するコンデンサを有し、前記コンデンサを除く前記期間生成部、前記ノイズ検出部、前記漏電検出部、前記リレー動作制御部及び前記検出禁止部は、集積回路に内蔵されていても良い。

本発明によれば、雷サージに起因した零相変流器の出力変動を、第２遅延期間によってマスクすることができるため、漏電の検出感度を維持して、雷サージに起因する誤検出を確実に防止することができるという効果を奏する。

本発明に係る漏電検出装置の実施の形態の構成を示す回路構成図である。 図１に示す制御回路の構成を示す回路構成図である。 図１に示す制御回路における漏電発生時の動作を示す波形図である。 図１に示す制御回路におけるノイズ発生時の動作を示す波形図である。 零相変流器の出力波形図である。

本実施の形態の漏電検出装置１０は、図１を参照すると、ＡＣ電源１に接続されたＡＣライン２の往路と復路との電流値が異なる不平衡を検出するＺＣＴ（Zero-Phase-Current-Transformer：零相変流器）１１と、ＡＣライン２に直列に接続され、漏電検出時にＡＣライン２を遮断するリレー１２と、ＺＣＴ１１の出力によって漏電を検出して、リレー１２を動作させる制御回路２０と、整流用ダイオード１３と、平滑コンデンサ１４と、電流制限抵抗１５と、ＬＥＤ１６と、回生ダイオード１７と、リセット用スイッチ１８と、コンデンサ１９を備えている。

ＺＣＴ１１は、コイル１１ａを巻きつけたドーナツ状の磁性体１１ｂで構成され、磁性体１１ｂの輪の中にＡＣライン２が貫通されている。漏電が起き、ＡＣライン２の往路と復路との電流値に差が生じると、磁性体１１ｂに巻かれたコイル１１ａに起電力が発生し、コイル１１ａの両端電圧がＺＣＴ出力として制御回路２０の入力端子ＩＮと基準電圧端子ＶＲとに入力される。

リレー１２は、ＡＣライン２に直列に接続されたリレー接点１２ａ、１２ｂと、リレー接点１２ａ、１２ｂを駆動するリレー用コイル１２ｃとを備えている。リレー１２は、リレー用コイル１２ｃに所定の電圧を印加して電流を流すことで、リレー接点１２ａ、１２ｂが解放される動作状態となり、ＡＣライン２を遮断する。

制御回路２０は、入力端子ＩＮと、基準電圧端子ＶＲと、電源端子ＶＨと、接地端子ＧＮＤと、遅延期間生成端子ＯＤと、電流制御端子ＴＲＩＰと、リセット端子ＲＥとを備えた半導体集積回路（ＩＣ）である。

ＡＣライン２の一方のラインと接地端子との間に、整流用ダイオード１３と平滑コンデンサ１４とが直列に接続されている。制御回路２０の電源端子ＶＨは、整流用ダイオード１３と平滑コンデンサ１４との接続点に接続されていると共に、制御回路２０の接地端子ＧＮＤは、グランドに接続されている。これにより、ＡＣライン２の電圧は平滑コンデンサ１４によって平滑されて制御回路２０の電源端子ＶＨに入力される。

また、整流用ダイオード１３と平滑コンデンサ１４との接続点と、制御回路２０の電流制御端子ＴＲＩＰとの間に、電流制限抵抗１５とリレー１２のリレー用コイル１２ｃとＬＥＤ１６とが直列に接続されている。なお、リレー１２のリレー用コイル１２ｃには、リレー用コイル１２ｃに生じる逆起電力を回生する回生ダイオード１７が並列に接続されている。

制御回路２０の遅延期間生成端子ＯＤとグランドとの間には、コンデンサ１９が接続されている。

制御回路２０は、図２を参照すると、内部電源回路２１と、閾電圧源２２ａ、２２ｂと、コンパレータ（以下、ＣＰと称す）２３ａ、２３ｂ、２４〜２６と、アンド回路（以下、ＡＮＤと称す）２７〜３２と、立ち上がりエッジ検出回路３３と、立ち下がりエッジ検出回路３４と、ＲＳ型フリップフロップ（以下、ＦＦと称す）３５〜３８と、定電流源３９、４０と、可変電流源４１と、トランジスタ４２、４３と、スイッチ素子４４と、インバータ４５、４６と、定電流基準素子４７と、定電流出力素子４８と、抵抗４９、５０と、リレー動作制御素子５１と、を備えている。

内部電源回路２１は、電源端子ＶＨに入力される電力を用いて内部電圧Ｖｃｃを生成すると共に、内部電圧Ｖｃｃよりも小さい３種類の基準電圧を生成する。３種類の基準電圧は、第１基準電圧Ｖ_ｒｅｆ１（例えば、１Ｖ）と、第１基準電圧Ｖ_ｒｅｆ１よりも大きい第２基準電圧Ｖ_ｒｅｆ2（例えば、１.８Ｖ）と、第２基準電圧Ｖ_ｒｅｆ2よりも大きい第３基準電圧Ｖ_ｒｅｆ3（例えば、３Ｖ）とからなる。

閾電圧源２２ａの負極端子は、基準電圧端子ＶＲに、閾電圧源２２ａの正極端子は、ＣＰ２３ａの非反転入力端子にそれぞれ接続されている。また、ＣＰ２３ａの反転入力端子には、入力端子ＩＮが接続されている。これにより、ＣＰ２３ａは、入力端子ＩＮと基準電圧端子ＶＲに入力されたＺＣＴ出力と、閾電圧源２２ａに設定されている第１閾電圧Ｖ_ｒｅｆａ（例えば、−７．５ｍＶ）とを比較し、ＺＣＴ出力が第１閾電圧Ｖ_ｒｅｆａを超えると、Ｈｉｇｈレベル信号を出力する。ＣＰ２３ａの出力端子は、ＡＮＤ２７とＡＮＤ２８とＡＮＤ３０との一方の入力端子にそれぞれ接続されていると共に、立ち上がりエッジ検出回路３３の入力端子と、立ち下がりエッジ検出回路３４の入力端子とにそれぞれ接続されている。立ち下がりエッジ検出回路３４の出力端子は、ＦＦ３５のリセット端子Ｒにそれぞれ接続されている。

閾電圧源２２ｂの負極端子は、基準電圧端子ＶＲに、閾電圧源２２ｂ正極端子は、ＣＰ２３ｂの非反転入力端子にそれぞれ接続されている。また、ＣＰ２３ｂの反転入力端子には、入力端子ＩＮが接続されている。これにより、ＣＰ２３ｂは、入力端子ＩＮと基準電圧端子ＶＲに入力されたＺＣＴ出力と、閾電圧源２２ｂに設定されている第２閾電圧Ｖ_ｒｅｆｂ（例えば、−５０ｍＶ）とを比較し、ＺＣＴ出力が第２閾電圧Ｖ_ｒｅｆｂを超えると、Ｈｉｇｈレベル信号を出力する。ＣＰ２３ｂの出力端子は、ＡＮＤ２７の他方の入力端子に接続されている。

第１閾電圧Ｖ_ｒｅｆａは、漏電を検出するための閾電圧であり、検出感度を高めるため、比較的低い値に設定されている。第２閾電圧Ｖ_ｒｅｆｂは、雷サージ等のノイズに起因するＺＣＴ出力の大きな変動を検出するための閾電圧であり、第１閾電圧Ｖ_ｒｅｆａよりも大きな値に設定されている。

立ち上がりエッジ検出回路３３の出力端子は、ＡＮＤ２７のもう一つの入力端子に接続されている。立ち上がりエッジ検出回路３３は、ＣＰ２３ａがＨｉｇｈに切り換わると、その立ち上がりを検出したパルス信号を出力する。従って、ＡＮＤ２７の出力は、ＺＣＴ出力が第１閾電圧Ｖ_ｒｅｆａを超え（ＣＰ２３ａがＨｉｇｈ）、立ち上がりエッジ検出回路３３からパルス信号が出力されている間に、ＺＣＴ出力が第２閾電圧Ｖ_ｒｅｆｂを超えると、Ｈｉｇｈに切り換わる。

立ち上がりエッジ検出回路３３からパルス信号のパルス幅は、雷サージ等のノイズに起因するＺＣＴ出力の急峻な変動を検出するために設定されたノイズ検出期間であり、漏電によるＺＣＴ１１のＺＣＴ出力の変動周期よりも十分に短い期間に設定されている。

ＡＮＤ２７の出力端子は、ＦＦ３５のセット端子Ｓに接続されている。そして、ＦＦ３５の出力端子Ｑは、ＡＮＤ２８の他方の反転入力端子と、ＦＦ３７のセット端子Ｓに接続されている。これにより、ＡＮＤ２７の出力がＨｉｇｈに切り換わると、ＦＦ３５と、ＦＦ３７とがセットされる。

内部電圧Ｖｃｃとグランドとの間に、定電流源３９とトランジスタ４２とが直列に接続されている。トランジスタ４２は、ＰＮＰ型であり、ベースには、第１基準電圧Ｖ_ｒｅｆ１が接続されている。また、トランジスタ４３は、ＮＰＮ型トランジスタであり、コレクタが内部電圧Ｖｃｃに、エミッタが遅延期間生成端子ＯＤに、ベースが定電流源３９とトランジスタ４２との接続点にそれぞれ接続されている。これにより、起動により遅延期間生成端子ＯＤに接続されたコンデンサ１９が充電され、遅延期間生成端子ＯＤの電圧（以下、電圧Ｖ_ＯＤと称す）は、第１基準電圧Ｖ_ｒｅｆ１に上昇する。

また、内部電圧Ｖｃｃと遅延期間生成端子ＯＤとの間は、可変電流源４１が、遅延期間生成端子ＯＤとグランドとの間には、定電流源４０がそれぞれ接続されている。可変電流源４１は、ＡＮＤ２９の出力端子に接続された第１制御端子と、ＡＮＤ３１の出力端子に接続された第２制御端子と有している。そして、可変電流源４１は、第２制御端子のみにＨｉｇｈレベル信号が入力されると、定電流源４０よりも大きい第２電流値の電流を流す。さらに、可変電流源４１は、第１制御端子のみにＨｉｇｈレベル信号が入力されると、第２電流値よりも大きい第１電流値の電流を流す。

遅延期間生成端子ＯＤは、第２基準電圧Ｖ_ｒｅｆ2が反転入力端子に接続されたＣＰ２４の非反転入力端子に接続されている。

ＣＰ２４の出力端子は、ＡＮＤ２９の一方の反転入力端子と、ＡＮＤ３２の一方の入力端子にそれぞれ接続されている。ＡＮＤ２９他方の入力端子には、ＡＮＤ２８の出力端子が接続されている。これにより、ＣＰ２３ａの出力がＨｉｇｈに切り換わると、ＡＮＤ２８及びＡＮＤ２９の出力もＨｉｇｈに切り換わるため、可変電流源４１が第１電流値に設定される。第１電流値は、定電流源４０の電流値よりも大きい値に設定されているため、その差分によってコンデンサ１９が充電されて電圧Ｖ_ＯＤが上昇する。

そして、電圧Ｖ_ＯＤが第２基準電圧Ｖ_ｒｅｆ2を超えると、ＣＰ２４からＨｉｇｈレベル信号がＡＮＤ３２の一方の入力端子に出力される。ＡＮＤ３２の他方の反転入力端子には、ＦＦ３７の出力端子Ｑが、ＡＮＤ３２の出力端子には、漏電検出をラッチするラッチ回路として機能するＦＦ３８のセット端子Ｓがそれぞれ接続されている。従って、ＦＦ３７がセットされていない状態で、ＣＰ２４の出力がＨｉｇｈに切り換わると、漏電が検出される。

定電流基準素子４７と定電流出力素子４８とは、カレントミラー回路を構成する回路であり、例えば、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor、電界効果トランジスタ）で構成されている。内部電圧Ｖｃｃとグランドとの間に、抵抗４９と定電流基準素子４７とが直列に接続され、電流制御端子ＴＲＩＰとグランドとの間に定電流出力素子４８が接続されている。そして、定電流基準素子４７のゲートと定電流出力素子４８とのゲートとが接続され、この接続点が定電流基準素子４７のドレインに接続されている。

内部電圧Ｖｃｃが抵抗５０を介してインバータ４５の入力に接続され、インバータ４５の出力はＦＦ３８のリセット端子Ｒに接続されている。そして、抵抗５０とインバータ４５との接続点がリセット端子ＲＥに接続されている。また、ＦＦ３８の出力端子Ｑは、インバータ４６を介してリレー動作制御素子５１の制御端子に接続されている。

リレー動作制御素子５１は、制御端子によってオンオフ制御可能な半導体素子、例えば、ＭＯＳＦＥＴ、バイポーラトランジスタで構成され、定電流基準素子４７と並列に接続されている。本実施の形態では、リレー動作制御素子５１として、ＭＯＳＦＥＴを使用した例について説明する。

ＦＦ３８がセットされると、ＦＦ３８の出力がＨｉｇｈになり、リレー動作制御素子５１のゲート（制御端子）に入力されるインバータ４６の出力がＬｏｗになり、リレー動作制御素子５１はオフされる。リレー動作制御素子５１はオフされると、定電流基準素子４７と定電流出力素子４８とに、抵抗４９の抵抗値によって決定される定電流が流れる。これにより、電流制御端子ＴＲＩＰに定電流が流れ込み、リレー１２のリレー用コイル１２ｃとＬＥＤ１６とに定電流が流れ、ＡＣライン２に直列に接続されたリレー接点１２ａ、１２ｂが開放されてリレー１２が動作状態となり、ＡＣライン２が遮断される。また、ＬＥＤ１６の点灯によって、漏電の検出及びＡＣライン２の遮断が通知される。

電流制御端子ＴＲＩＰに流れ込む定電流は、漏電の原因を取り除いても、ＦＦ３８によってラッチされて流れ続け、ＡＣライン２の遮断状態が維持される。ＦＦ３８のリセットは、リセット端子ＲＥとグランドとの間に接続されたリセット用スイッチ１８によって行われる。リセット用スイッチ１８をオンすると、インバータ４５の入力がＬｏｗレベル、インバータ４５の出力がＨｉｇｈレベルとなり、ＦＦ３８がリセットされる。ＦＦ３８がリセットされると、ＦＦ３８からの出力がＬｏｗに切り換わる。これにより、インバータ４６の出力がＨｉｇｈになってリレー動作制御素子５１はオンされ、定電流基準素子４７と定電流出力素子４８とがオフ状態となる。従って、電流制御端子ＴＲＩＰへの定電流の流れ込みが停止されてリレー１４は停止状態となり、リレー１２によるＡＣライン２の遮断が解消されると共に、ＬＥＤ１６が消灯される。この状態が、漏電が検出される前の初期状態である。

第１電流値による充電中に、ＦＦ３５がセットされると、ＡＮＤ２８及びＡＮＤ２９の出力がＬｏｗに切り換わるため、可変電流源４１の設定が解除される。すなわち、ＺＣＴ出力にノイズに起因する急峻で大きな変動があった場合、電圧Ｖ_ＯＤが第２基準電圧Ｖ_ｒｅｆ2を超える前に充電が止まる。

また、遅延期間生成端子ＯＤは、第３基準電圧Ｖ_ｒｅｆ3が反転入力端子に接続されたＣＰ２５の非反転入力端子と、第１基準電圧Ｖ_ｒｅｆ１が非反転入力端子に接続されたＣＰ２６の反転入力端子とにそれぞれ接続されている。ＣＰ２５の出力端子は、ＦＦ３６のセット端子Ｓに接続されている。さらに、ＣＰ２６の出力端子は、ＦＦ３６のリセット端子Ｒと、ＦＦ３７のリセット端子Ｒとにそれぞれ接続されている。

ＦＦ３６の出力端子Ｑは、ＡＮＤ３１の一方の反転入力端子と、ＡＮＤ３０の他方の入力端子とにそれぞれ接続されている。

また、ＦＦ３７の出力端子Ｑは、ＡＮＤ２９のもう一つの反転入力端子と、ＡＮＤ３１の他方の入力端子とに接続されている。従って、ＦＦ３６がセットされていない状態で、ＦＦ３７がセットされると、ＡＮＤ２９の出力がＬｏｗに切り換わると共に、ＡＮＤ３１の出力がＨｉｇｈに切り換わって、可変電流源４１が第２電流値に設定される。第２電流値は、定電流源４０の電流値よりも大きい値に設定されているため、その差分によってコンデンサ１９が充電されて電圧Ｖ_ＯＤが上昇する。なお、第２電流値は第１電流値よりも小さいため、電圧Ｖ_ＯＤの上昇は緩やかになる。

すなわち、ＦＦ３７は、ＡＮＤ２７によって検出される雷サージ等に起因するＺＣＴ出力の急峻で大きな変動（ノイズ検出）をラッチし、第２電流値によるコンデンサ１９の充電を実施させる。そして、この充電期間中は、ＦＦ３７の出力がＨｉｇｈであるため、ＡＮＤ３２によってＣＰ２４の出力がマスクされ、漏電が検出されない状態になっている。

第２電流値による充電で電圧Ｖ_ＯＤが第３基準電圧Ｖ_ｒｅｆ３を超えると、ＣＰ２５からＨｉｇｈレベル信号が出力されてＦＦ３６がセットされるため、ＡＮＤ３１の出力がＬｏｗに切り換わる。これにより、定電流源４０の電流値によってコンデンサ１９に蓄積された電荷が放電され、電圧Ｖ_ＯＤが下降し始める。

なお、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor、電界効果トランジスタ）で構成されたスイッチ素子４４は、遅延期間生成端子ＯＤとグランドとの間に接続され、ゲートにＡＮＤ３０の出力端子が接続されている。従って、ＦＦ３６がセットされた状態で、ＣＰ２３ａの出力がＨｉｇｈに切り換わると、スイッチ素子４４がオンされてコンデンサ１９に蓄積された電荷が急速に放電される。

次に、電圧Ｖ_ＯＤが第１基準電圧Ｖ_ｒｅｆ１に到達すると、ＣＰ２６からＨｉｇｈレベル信号が出力されてＦＦ３６及びＦＦ３７がリセットされる。これにより、ＦＦ３７によるノイズ検出のラッチが解除され、漏電の検出が可能な状態に戻る。

次に、制御回路２０の動作について図３及び図４を参照して詳細に説明する。図３及び図４は、制御回路２０の各部の信号波形及び動作波形を示したもので、上からＡＣ電源１、電源端子ＶＨの電圧、内部電圧Ｖｃｃ、入力端子ＩＮおよび基準電圧端子ＶＲに入力されるＺＣＴ出力、遅延期間生成端子ＯＤの電圧Ｖ_ＯＤ、ＣＰ２３ａの出力、ＣＰ２３ｂの出力、ＦＦ３５の出力、ＦＦ３７の出力、ＣＰ２４の出力、ＦＦ３６の出力、ＦＦ３８の出力をそれぞれ示している。

まず、制御回路２０における漏電発生時の動作について図３を参照して詳細に説明する。時刻ｔ１１でＡＣ電源１に接続されると、平滑コンデンサ１４への充電が開始され、電源端子ＶＨの電圧が立ち上がりと共に、内部電圧Ｖｃｃ、ＺＣＴ出力、電圧Ｖ_ＯＤが立ち上がる。そして、電圧Ｖ_ＯＤが第１基準電圧Ｖ_ｒｅｆ１に到達した後、時刻ｔ１２で平滑コンデンサ１４への充電が完了すると、漏電検出を監視する待機期間となる。待機期間では、ＦＦ３５〜ＦＦ３８のいずれもがセットされていない状態である。

待機期間において、漏電が発生し、ＺＣＴ出力が第１閾電圧Ｖ_ｒｅｆａを超えると、ＣＰ２３ａの出力がＨｉｇｈになる。すると、ＡＮＤ２８の出力もＨｉｇｈになって、可変電流源４１が第１電流値に設定されてコンデンサ１９への充電が開始される。

ここで、電圧Ｖ_ＯＤが第２基準電圧Ｖ_ｒｅｆ2を超える前に、ＺＣＴ出力が第１閾電圧Ｖ_ｒｅｆａを下回り、ＣＰ２３の出力がＬｏｗになると、可変電流源４１が停止される。これにより、定電流源４０の電流値によってコンデンサ１９に蓄積された電荷が放電され、電圧Ｖ_ＯＤが第１基準電圧Ｖ_ｒｅｆ１になり、待機期間に戻る。すなわち、電圧Ｖ_ＯＤが第２基準電圧Ｖ_ｒｅｆ2を超えるまでの期間（時刻ｔ１３〜ｔ１４）が、漏電検出までの第１遅延期間となる。
この第１遅延期間によって雷サージ等に起因するＺＣＴ出力の急激な変動による誤検出が防止される。なお、第１遅延期間は、第１基準電圧Ｖ_ｒｅｆ１と第２基準電圧Ｖ_ｒｅｆ２との電圧差と、定電流源４０の電流値と第１電流値との差分と、コンデンサ１９の容量によって決定される。従って、遅延期間生成端子ＯＤに接続するコンデンサ１９によって適切な第１遅延期間を簡単に設定することができる。

第１遅延期間は、漏電によるＺＣＴ出力の変動期間よりも短い期間に設定されている。従って、漏電発生時には、ＡＮＤ２７の出力がＨｉｇｈに維持され、時刻ｔ１３で上昇を開始した電圧Ｖ_ＯＤが時刻ｔ１４で第２基準電圧Ｖ_ｒｅｆ2を超える。

時刻ｔ１４で電圧Ｖ_ＯＤが第２基準電圧Ｖ_ｒｅｆ2を超えると、ＦＦ３７がリセットされた状態でＣＰ２４の出力がＨｉｇｈになる。これにより、ＡＮＤ３２の出力がＨｉｇｈになってＦＦ３８がセットされ、漏電が検出される。なお、ＣＰ２４の出力がＨｉｇｈで、ＡＮＤ２９の出力がＬｏｗになるため、コンデンサ１９への充電が停止され、定電流源４０の電流値によってコンデンサ１９に蓄積された電荷が放電される。

次に、制御回路２０におけるノイズ発生時の動作について図４を参照して詳細に説明する。なお、漏電発生時の共通する動作については適宜省略する。

待機期間において、雷サージ等に起因する急峻で大きいノイズが発生すると、ＺＣＴ出力が第１閾電圧Ｖ_ｒｅｆａを超えた後、立ち上がりエッジ検出回路３３で生成されるパルス信号が出力中の時刻ｔ２１で、ＺＣＴ出力が第２閾電圧Ｖ_ｒｅｆｂを超える。これにより、ＣＰ２３ａの出力と、立ち上がりエッジ検出回路３３の出力と、ＣＰ２３ｂの出力のいずれもがＨｉｇｈで、ＡＮＤ２７の出力がＨｉｇｈになって、ＦＦ３５及びＦＦ３７がセットされる。

ＦＦ３７がセットされると、ＡＮＤ３１の出力がＨｉｇｈになり、可変電流源４１が第２電流値に設定され、電圧Ｖ_ＯＤが上昇する。なお、第２電流値は第１電流値よりも小さいため、電圧Ｖ_ＯＤの上昇は緩やかになる。この第２電流値による充電は、ＦＦ３６がセットされるまで継続される。

なお、ＣＰ２３ａの出力がＨｉｇｈで開始されるコンデンサ１９への充電は、ＦＦ３５のセットによってすぐに停止される。また、ＦＦ３５は、ＣＰ２３ａの出力がＬｏｗに切り換わることで、立ち下がりエッジ検出回路３４からパルス信号が出力されてリセットされる。

本実施の形態において、可変電流源４１は、ＦＦ３６がセットされていない状態で、ＦＦ３７がセットされると、ＡＮＤ２９の出力がＬｏｗに切り換わると共に、ＡＮＤ３１の出力がＨｉｇｈに切り換わって、第２電流値に設定されるように構成されている。従って、時刻ｔ２２で、雷サージに起因してＺＣＴ１１に発生する逆起電力によってＺＣＴ出力が第１閾電圧Ｖ_ｒｅｆａを超え、ＣＰ２３ａの出力がＨｉｇｈに切り換わっても、第２電流値による充電が継続される。

時刻ｔ２１で上昇を開始した電圧Ｖ_ＯＤが時刻ｔ２４で第３基準電圧Ｖ_ｒｅｆ３を超えるまでの期間、すなわちＦＦ３７がセットされている期間が第２遅延期間となる。第２遅延期間では、ＦＦ３７がセットされているため、時刻ｔ２３でＣＰ２４の出力がＨｉｇｈになっても、ＡＮＤ３２によってマスクされ、漏電が検出されることがない。

第２遅延期間は、雷サージに起因してＺＣＴ１１に発生する逆起電力によるＺＣＴ出力の変動期間よりも長い期間に設定されている。第２遅延期間は、第１基準電圧Ｖ_ｒｅｆ１と第３基準電圧Ｖ_ｒｅｆ３との電圧差と、定電流源４０の電流値と第２電流値との差分と、コンデンサ１９の容量によって決定される。従って、遅延期間生成端子ＯＤに接続するコンデンサ１９によって適切な第２遅延期間を簡単に設定することができる。

時刻ｔ２４で電圧Ｖ_ＯＤが第３基準電圧Ｖ_ｒｅｆ３を超えると、ＣＰ２５の出力がＨｉｇｈになってＦＦ３６がセットされるため、ＡＮＤ３１の出力がＬｏｗに切り換わる。これにより、定電流源４０の電流値によってコンデンサ１９に蓄積された電荷が放電され、電圧Ｖ_ＯＤが下降し始める。

時刻ｔ２５で下降し始めた電圧Ｖ_ＯＤが時刻ｔ２６で第１基準電圧Ｖ_ｒｅｆ１に到達すると、ＣＰ２６からＨｉｇｈレベル信号が出力されてＦＦ３６及びＦＦ３７がリセットされ、待機状態に戻る。

なお、図４に点線で示すように、電圧Ｖ_ＯＤが下降中の時刻ｔ２５でＺＣＴ出力が第１閾電圧Ｖ_ｒｅｆａを超えると、ＦＦ３６がセットされた状態で、ＣＰ２３ａの出力がＨｉｇｈに切り換わる。そのため、ＡＮＤ３０の出力がＨｉｇｈになって、スイッチ素子４４がオンされてコンデンサ１９に蓄積された電荷が急速に放電される。そして、電圧Ｖ_ＯＤが第１基準電圧Ｖ_ｒｅｆ１に到達すると、ＦＦ３６及びＦＦ３７がリセットされるため、スイッチ素子４４がオフされ、待機状態に戻る。従って、ＦＦ３６のセット以降が待機状態と言える。なお、時刻ｔ２５の点線で示す漏電電流が継続した場合、図３に示す第１遅延期間後ラッチ動作となる。

以上説明したように、本実施の形態によれば、ＡＣライン２に流れる電流の不平衡によって漏電を検出する漏電検出装置１０であって、ＡＣライン２に直列に接続されたリレー１２と、ＡＣライン２に流れる電流の不平衡を検出して電圧に変換するＺＣＴ１１と、第１遅延期間と第２遅延期間とを生成する期間生成部（コンデンサ１９、可変電流源４１、ＣＰ２４、２５）と、ノイズを検出するノイズ検出部（立ち上がりエッジ検出回路３３、ＣＰ２３ｂ、ＡＮＤ２７）と、ＺＣＴ１１によって不平衡が連続して検出された状態で第１遅延期間が経過すると漏電を検出する漏電検出部（ＣＰ２４、ＦＦ３８）と、漏電検出部による漏電の検出によって、リレー１２を動作させてＡＣライン２を遮断させるリレー動作制御部（定電流基準素子４７、定電流出力素子４８、リレー動作制御素子５１）と、ノイズ検出部によってノイズが検出された場合、第２遅延期間が経過するまでＺＣＴ１１による漏電の検出を禁止する検出禁止部（ＦＦ３７、ＡＮＤ３１）とを備えている。
この構成により、雷サージに起因してＺＣＴ１１から出力されるＺＣＴ出力の変動を、第２遅延期間によってマスクすることができるため、漏電の検出感度を維持しても、検出感度を維持して、雷サージに起因する誤検出を確実に防止することができる。

さらに、本実施の形態において、ノイズ検出部は、ＺＣＴ１１のＺＣＴ出力が、立ち上がりエッジ検出回路３３によって生成されるパルス幅の期間に、第１閾電圧Ｖ_ｒｅｆa〜第２閾電圧Ｖ_ｒｅｆｂに変動した場合にノイズを検出する。
この構成により、雷サージに起因してＺＣＴ１１から出力されるＺＣＴ出力の急峻で大きな変動を確実にノイズとして検出することができる。

さらに、本実施の形態において、第２遅延期間は、第１遅延期間よりも長い期間に設定されている。
この構成により、第２遅延期間によって雷サージに起因する急激なＺＣＴ出力の変動をマスクし、第２遅延期間によって雷サージに起因してＺＣＴ１１に発生する逆起電力によるＺＣＴ出力の変動をマスクすることができる。

さらに、本実施の形態において、期間生成部は、充放電によって期間を生成するコンデンサ１９を有し、コンデンサ１９を除く期間生成部、ノイズ検出部、漏電検出部、リレー動作制御部及び検出禁止部が制御回路２０として集積回路に内蔵されている。
この構成により、外付け部品を削減して装置の小型化が実現でき、製品実装スペースを小さくできる。また、遅延期間生成端子ＯＤに接続するコンデンサ１９によって適切な第１遅延期間、第２遅延期間及びラッチ有効期間を簡単に設定することができる。

以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。

１ ＡＣ電源
２ ＡＣライン
１０ 漏電検出装置
１１ 零相変流器（ＺＣＴ）
１１ａ コイル
１１ｂ 磁性体
１２ リレー
１２ａ、１２ｂ リレー接点
１２ｃ リレー用コイル
１３ 整流用ダイオード
１４ 平滑コンデンサ
１５ 電流制限抵抗
１６ ＬＥＤ
１７ 回生ダイオード
１８ リセット用スイッチ
１９ コンデンサ
２０ 制御回路
２１ 内部電源回路
２２ａ、２２ｂ 閾電圧源
２３ａ、２３ｂ、２４〜２６ コンパレータ（ＣＰ）
２７〜３３ アンド回路（ＡＮＤ）
３３ 立ち上がりエッジ検出回路
３４ 立ち下がりエッジ検出回路
３５〜３８ ＲＳ型フリップフロップ（ＦＦ）
３９、４０ 定電流源
４１ 可変電流源
４２、４３ トランジスタ
４４ スイッチ素子
４５、４６ インバータ
４７ 定電流基準素子
４８ 定電流出力素子
４９、５０ 抵抗
５１ リレー動作制御素子
ＩＮ 入力端子
ＶＲ 基準電圧端子
ＶＨ 電源端子
ＧＮＤ 接地端子
ＯＤ 遅延期間生成端子
ＴＲＩＰ 電流制御端子
ＲＥ リセット端子

Claims (5)

1. ＡＣラインに流れる電流の不平衡によって漏電を検出する漏電検出装置であって、
   前記ＡＣラインに直列に接続されたリレーと、
   前記ＡＣラインに流れる電流の不平衡を検出して電圧に変換する零相変流器と、
   第１遅延期間と第２遅延期間とを生成する期間生成部と、
   ノイズを検出するノイズ検出部と、
   前記零相変流器によって不平衡が連続して検出された状態で前記第１遅延期間が経過すると漏電を検出する漏電検出部と、
   該漏電検出部による漏電の検出によって、前記リレーを動作させて前記ＡＣラインを遮断させるリレー動作制御部と、
   前記ノイズ検出部によってノイズが検出された場合、前記第２遅延期間が経過するまで前記漏電検出部による漏電の検出を禁止する検出禁止部と、
   を具備することを特徴とする漏電検出装置。
2. 前記ノイズ検出部は、前記零相変流器によって変換された電圧が、予め設定された期間に、予め設定された閾電圧以上変動した場合にノイズを検出することを特徴とする請求項１記載の漏電検出装置。
3. 前記第２遅延期間は、前記第１遅延期間よりも長い期間に設定されていることを特徴とする請求項１又は２記載の漏電検出装置。
4. 前記第２遅延期間は、ノイズに起因して前記零相変流器に発生する逆起電力による出力変動期間よりも長い期間に設定されていることを特徴とする請求項１乃至３のいずれかに記載の漏電検出装置。
5. 前記期間生成部は、充放電によって期間を生成するコンデンサを有し、
   前記コンデンサを除く前記期間生成部、前記ノイズ検出部、前記漏電検出部、前記リレー動作制御部及び前記検出禁止部は、集積回路に内蔵されていることを特徴とする請求項１乃至４のいずれかに記載の漏電検出装置。

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