JP6708463B2 - 漏電検出回路および漏電遮断器 - Google Patents

Description

本発明は、交流幹線の漏電の検出技術に関する。

交流線路１１０および周辺回路を漏電から保護するために、漏電遮断器が用いられる。図１は、従来の漏電遮断器１００Ｒの回路図である。漏電遮断器１００Ｒは、スイッチ（接点あるいはブレーカとも称する）１０２と、零相変流器（ZCT, Zero-phase-sequence Current Transformer）１０４と、漏電検出回路２００Ｒと、を備える。スイッチ１０２は交流線路１１０上に設けられ、通常時は接点閉極状態（オン）であり、漏電が検出されると接点開極状態となり、交流線路１１０を遮断する。なお、交流線路１１０は、単相であると多相であるとを問わない。

零相変流器１０４は、交流線路１１０に地絡などにともなう漏電が発生すると、その２次側に、交流の検出電流Ｓ１を発生する。正常時には、検出電流Ｓ１は０近傍である。検出電流Ｓ１は、抵抗Ｒ１によって検出電圧Ｓ２に変換される。図２（ａ）、（ｂ）は、正常時および漏電時の検出電流Ｓ１の波形図である。図２（ａ）には正常時の波形が、図２（ｂ）には、漏電時の波形が示される。

図１に戻る。漏電検出回路２００Ｒは、その入力（ＩＮ）端子に入力された検出電圧Ｓ２にもとづいて、漏電の有無を判定する。漏電検出回路２００Ｒは、漏電が検出されると、その出力（ＯＵＴ）端子に接続されるサイリスタ１０６を駆動し、スイッチ１０２をオフさせる。

漏電検出回路２００は、アンプ２０２、コンパレータ２０４、判定回路２１０および出力段２０６を備える。アンプ２０２は、必要に応じて検出電圧Ｓ２を増幅する。コンパレータ２０４は、アンプ２０２の出力信号Ｓ３を所定のしきい値電圧Ｖ_ＴＨ１と比較し、比較結果を示す比較信号Ｓ４を生成する。判定回路２１０は、比較信号Ｓ４にもとづいて、漏電の有無を判定し、判定結果を示す判定信号Ｓ５を生成する。この例ではアンプ２０２は反転アンプであるから、漏電が発生すると、検出信号Ｓ３がしきい値電圧Ｖ_ＴＨ１を超える（検出信号Ｓ２は、負のしきい値電圧を下回る）。判定信号Ｓ５は、漏電と判定されたときにアサート（たとえばハイレベル）、正常時にネゲート（ローレベル）される。出力段２０６は、判定信号Ｓ５がアサートされると、その状態をラッチし、駆動信号Ｓ６をアサート（たとえばハイレベル）して、サイリスタ１０６を駆動状態に固定する。これにより、ひとたび漏電が検出されると、出力段２０６がリセットされるまでスイッチ１０２はオフに維持される。

漏電遮断器１００Ｒおよび漏電検出回路２００Ｒにはさまざまな経路からノイズが混入する。たとえばノイズは、電磁波や雷サージ、負荷機器の電流変動等として混入しうる。ノイズによって漏電が誤検出されると、スイッチ１０２がオフとなり下流の回路が動作不能となってしまう。そこで漏電検出回路２００Ｒにはノイズ対策が必須である。

特開２０１６−２４９６３号公報 特開２０１６−０２１８５６号公報

たとえば、検出電圧Ｓ２に、図２（ａ）に一点鎖線で示すノイズＮ１が混入したとする。そうすると漏電が生じていないにもかかわらず、比較信号Ｓ４がハイレベルとなる。本発明者らは、ノイズ対策として、以下のアプローチを検討した。

第１のアプローチにおいて、判定回路２１０は、比較信号Ｓ４のハイレベルが、所定時間以上持続したことを、漏電判定の条件とする。これによりノイズＮ１の影響を抑制できる。第２のアプローチにおいて、判定回路２１０は、比較信号Ｓ４が所定サイクル数、連続してハイレベルに遷移したことを漏電判定の条件とする。これらのアプローチによれば、図２（ａ）のようなノイズＮ１の影響を抑制することが可能である。

ところで、ノイズの進入経路はさまざまであり、たとえば漏電検出回路２００Ｒの電源ラインを介して混入する場合もある。ここで、判定回路２１０の電源ラインや出力にノイズが混入すると、出力段２０６がノイズに応答してしまい、駆動信号Ｓ６がアサートされるおそれがある。あるいは出力段２０６の電源にノイズが混入した場合も、駆動信号Ｓ６がアサートされるおそれがある。第１あるいは第２のアプローチでは、このようなノイズの影響を排除できない。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ノイズ耐性を高めた漏電検出回路および漏電遮断器の提供にある。

本発明のある態様は漏電検出回路に関する。漏電検出回路は、零相変流器からの検出信号に応じた電圧と所定の第１しきい値電圧との比較結果を示す第１比較信号を生成する第１コンパレータと、第１比較信号にもとづいて漏電の有無を示す判定信号を出力するとともに、第１比較信号に応じたマスク信号を出力する判定回路と、判定信号とマスク信号にもとづいてラッチ入力信号を生成するマスク回路と、ラッチ入力信号がアサートされると、その状態をラッチするラッチ回路を含み、当該ラッチ回路の状態に応じた駆動信号を生成する出力段と、を備える。

第１比較信号にもとづいて、漏電の可能性が示唆される状態において所定レベルをとるマスク信号が生成される。マスク信号が所定レベルである期間のみ、判定信号をラッチ回路の入力に作用させることにより、ノイズによる誤検出を防止できる。

判定回路は、第１比較信号が所定時間、連続して所定レベルをとるときにアサートされる第１仮判定信号を生成する第１タイマー回路と、第１仮判定信号にもとづいて、判定信号を生成する波形判定部と、を含んでもよい。マスク信号は、第１仮判定信号であってもよい。

波形判定部は、第１仮判定信号が所定サイクル数にわたり連続的にアサートされたときに、判定信号をアサートしてもよい。

ある態様の漏電検出回路は、零相変流器からの検出信号に応じた電圧と所定の第２しきい値電圧との比較結果を示す第２比較信号を生成する第２コンパレータをさらに備えてもよい。判定回路は、第１比較信号および第２比較信号にもとづいて、判定信号を生成し、第１比較信号および第２比較信号に応じたマスク信号を生成してもよい。

判定回路は、第１比較信号が所定時間、連続して所定レベルをとるときにアサートされる第１仮判定信号を生成する第１タイマー回路と、第２比較信号が所定時間、連続して所定レベルをとるときにアサートされる第２仮判定信号を生成する第２タイマー回路と、第１仮判定信号および第２仮判定信号にもとづいて、判定信号を生成する波形判定部と、を含んでもよい。

マスク信号は、第１仮判定信号および第２仮判定信号に応じていてもよい。マスク信号は、第１仮判定信号および第２仮判定信号の論理和に応じていてもよい。

波形判定部は、第１仮判定信号が所定サイクル数にわたり連続的にアサートされたこと、第２仮判定信号が所定サイクル数にわたり連続的にアサートされたこと、を条件として、判定信号をアサートしてもよい。

マスク回路は、判定信号とマスク信号の論理積に応じて、ラッチ入力信号を生成してもよい。

マスク回路は、判定信号とマスク信号に加えて、ラッチ回路の状態に応じて、ラッチ入力信号を生成してもよい。

マスク回路は、マスク信号とラッチ回路の状態を示すフィードバック信号の論理和を生成し、論理和と判定信号の論理積に応じて、ラッチ入力信号を生成してもよい。

ラッチ回路は、互いの入出力端子が相互に接続された上側カレントミラー回路および下側カレントミラー回路のカスコード接続を含んでもよい。

マスク回路は、電源ラインとラッチ回路の入力の間に直列に設けられた第１電流源および判定信号に応じてオン、オフが制御される第１スイッチと、ラッチ回路の入力と接地ラインの間に設けられたトランジスタと、マスク信号に応じて、トランジスタのオン、オフを制御する制御部と、を含んでもよい。

制御部は、マスク信号およびラッチ回路の状態を示すフィードバック信号に応じて、トランジスタのオン、オフを制御してもよい。

漏電検出回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、漏電遮断器に関する。漏電遮断器は、交流線路に設けられるスイッチと、零相変流器と、零相変流器からの検出信号にもとづいてスイッチを制御する上述のいずれかの漏電検出回路と、を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ノイズ耐性を高めることができる。

従来の漏電遮断器の回路図である。 図２（ａ）、（ｂ）は、正常時および漏電時の検出電流Ｓ１の波形図である。 実施の形態に係る漏電検出回路を備える漏電遮断器の回路図である。 図４（ａ）、（ｂ）は、図３の漏電遮断器の漏電時、非漏電時の動作波形図である。 第１実施例に係る漏電検出回路の回路図である。 第２実施例に係る漏電検出回路の回路図である。 図６のマスク回路および出力段の構成例を示す回路図である。 第３実施例に係る漏電検出回路の回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係る漏電検出回路２００を備える漏電遮断器１００の回路図である。漏電遮断器１００は、スイッチ１０２、零相変流器１０４、サイリスタ１０６および漏電検出回路２００を備える。漏電検出回路２００の電源電圧は、ＡＣラインの交流電圧をダイオード整流器により整流し、レギュレータ（たとえばツェナーダイオード）などを用いて定電圧化することで生成される。したがって漏電検出回路２００の電源ライン（図７のＬＶＤＤ）の電圧は、ＡＣラインの変動の影響も受けうる。

漏電検出回路２００は、その入力端子（ＩＮ）に、零相変流器１０４からの検出電圧Ｓ２を受け、漏電の有無を判定し、漏電の発生を検出すると、出力（ＯＵＴ）端子からの駆動信号Ｓ６をアサートし、サイリスタ１０６を駆動する。

漏電検出回路２００は、アンプ２０２、第１コンパレータＣＯＭＰ１、判定回路２２０、マスク回路２３０、出力段２５０を備え、ひとつの半導体基板に一体集積化される機能ＩＣである。

アンプ２０２は、検出電圧Ｓ２を増幅し、検出電圧Ｓ３を生成する。本実施の形態ではアンプ２０２は反転増幅器として示されるが、非反転増幅器であってもよいし、バッファであってもよい。

第１コンパレータＣＯＭＰ１は、検出電圧Ｓ３を所定の第１しきい値Ｖ_ＴＨ１と比較し、比較結果を示す第１比較信号Ｓ４を生成する。

判定回路２２０は、第１比較信号Ｓ４にもとづいて漏電の有無を示す判定信号Ｓ５を出力する。また判定回路２２０は、第１比較信号Ｓ４に応じたマスク信号Ｓ７を出力する。マスク信号Ｓ７は、第１比較信号Ｓ４が漏電の可能性を示唆するときにアサート（たとえばハイレベル）され、漏電の可能性が低いときにはネゲート（たとえばローレベル）される。なおマスク信号Ｓ７のネゲートが、マスク状態に対応し、アサートが、非マスク状態（すなわち信号の通過）に対応することに留意されたい。

マスク回路２３０は、判定信号Ｓ５とマスク信号Ｓ７にもとづいてラッチ入力信号Ｓ８を生成する。マスク回路２３０は、マスク信号Ｓ７がアサートされる間、すなわち漏電の可能性が示唆される区間、判定信号Ｓ５のアサートを、ラッチ入力信号Ｓ８に反映させる。またマスク回路２３０は、マスク信号Ｓ７がネゲートされる間、ラッチ入力信号Ｓ８をネゲート状態に固定する。

出力段２５０は、ラッチ回路２５２を含む。ラッチ回路２５２は、ラッチ入力信号Ｓ８がアサートされると、その状態をラッチする。出力段２５０は当該ラッチ回路２５２の状態に応じた駆動信号Ｓ６を生成する。

以上が漏電遮断器１００の構成である。続いてその動作を説明する。ここでは理解の容易化、説明の簡潔化のため、第１比較信号Ｓ４がアサートが所定時間τ持続すると判定信号Ｓ５がアサートされる。またマスク信号Ｓ７は第１比較信号Ｓ４と同一であるとする。つまり第１比較信号Ｓ４のアサートが、マスク信号Ｓ７のアサート、つまり非マスク状態に対応し、第１比較信号Ｓ４のネゲートが、マスク信号Ｓ７のネゲート、つまりマスク状態に対応する。

図４（ａ）は、図３の漏電遮断器１００の漏電時の動作波形図である。漏電に起因して検出電圧Ｓ２の振幅が大きくなり、検出電圧Ｓ３がしきい値電圧Ｖ_ＴＨ１を超える。そうすると、第１比較信号Ｓ４がアサートされる。第１比較信号Ｓ４のアサートに応答して、判定回路２２０は、判定信号Ｓ５をアサートし、マスク信号Ｓ７をアサートする。

マスク回路２３０は、マスク信号Ｓ７のアサートを条件として、判定信号Ｓ５のアサートをラッチ入力信号Ｓ８、すなわち出力段２５０の入力に伝達する。出力段２５０は、ラッチ入力信号Ｓ８のアサートに応答して、駆動信号Ｓ６をアサートし、その状態でラッチする。

図４（ｂ）は、図３の漏電遮断器１００の非漏電時の動作波形図である。非漏電時において第１比較信号Ｓ４、マスク信号Ｓ７、判定信号Ｓ５は、いずれもネゲート（ローレベル）を維持する。

ノイズＮ２の影響によって、漏電が生じていないにもかかわらず判定信号Ｓ５がアサートされたとする。漏電が生じていないため第１比較信号Ｓ４はネゲートされており、したがってマスク信号Ｓ７もネゲートされている。マスク回路２３０は、マスク信号Ｓ７がネゲートされているため、判定信号Ｓ５のノイズに起因するアサートを、ラッチ入力信号Ｓ８、すなわち出力段２５０の入力には伝達せず、ローレベルに固定し続ける。

以上が漏電遮断器１００の動作である。この漏電遮断器１００によれば、ノイズに起因する誤動作を防止することができ、ノイズ耐性を高めることができる。

またマスク回路２３０は、マスク信号Ｓ７がネゲートされる間、つまり漏電の可能性が示唆されない期間、ラッチ回路２５２の入力Ｓ８をローレベル（ネゲート）に固定して、ラッチ回路２５２の活性化を禁止する。これにより、ラッチ回路２５２の電源ラインＬＶＤＤにノイズが混入したとしても、ノイズによってラッチ回路２５２が活性化するのを防止でき、ノイズ耐性を高めることができる。

本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、さらに別の実施の形態あるいは具体的な構成例を説明する。

（第１実施例）
図５は、第１実施例に係る漏電検出回路２００ａの回路図である。判定回路２２０ａは、第１タイマー回路２２１および波形判定部２２２を含む。第１タイマー回路２２１は、第１比較信号Ｓ４が所定時間、連続して所定レベルすなわち漏電の可能性を示唆するレベルをとるときに第１仮判定信号Ｓ９をアサートする。この実施例において第１仮判定信号Ｓ９は、マスク信号Ｓ７としても利用され、波形判定部２２２およびマスク回路２３０に供給される。

たとえば第１タイマー回路２２１は、アナログタイマーで構成される。第１比較信号Ｓ４がアサートされると、スイッチ２２６がオフ、スイッチ２２３がオンとなり、電流源２２４が生成する電流によってキャパシタＣ１が充電される。コンパレータ２２５は、キャパシタの電圧Ｖ_Ｃ１がしきい値Ｖ_Ｔを超えると、第１仮判定信号Ｓ９をアサートする。またスイッチ２２６は、第１比較信号Ｓ４がネゲートのときオンとなり、キャパシタＣ１を放電し、キャパシタ電圧Ｖ_Ｃ１をゼロにリセットする。第１タイマー回路２２１はデジタルタイマーで構成してもよい。

波形判定部２２２は、第１仮判定信号Ｓ９にもとづいて、判定信号Ｓ５を生成する。たとえば波形判定部２２２は、第１仮判定信号Ｓ９がアサートされると直ちに判定信号Ｓ５をアサートしてもよい。

あるいは波形判定部２２２は、第１仮判定信号Ｓ９が所定サイクル数にわたり連続してアサートされたときに、判定信号Ｓ５をアサートしてもよい。これにより、さらにノイズ耐性を高めることができる。

マスク回路２３０は、判定信号Ｓ５とマスク信号Ｓ７の論理積を生成し、論理積に応じたラッチ入力信号Ｓ８を出力するＡＮＤ回路２３２を含む。なおマスク回路２３０の構成は特に限定されない。

（第２実施例）
図６は、第２実施例に係る漏電検出回路２００ｂの回路図である。図６の判定回路２２０ａは図５のそれと同様である。マスク回路２３０ｂには、判定信号Ｓ５、マスク信号Ｓ７に加えて、出力段２５０において生成されてラッチ回路２５２の状態を示すフィードバック信号Ｓ１０が入力される。フィードバック信号Ｓ１０は、ラッチ回路２５２が活性される状態においてアサート（たとえばハイレベル）され、ラッチ回路２５２が不活性の状態でネゲート（たとえばローレベル）される。

マスク回路２３０ｂは、マスク信号Ｓ７とフィードバック信号Ｓ１０の論理和Ｓ１１を生成するＯＲ回路２３４と、論理和Ｓ１１と判定信号Ｓ５の論理積を生成するＡＮＤ回路２３６を含み、ＡＮＤ回路２３６の出力に応じたラッチ入力信号Ｓ８を生成する。

このマスク回路２３０によれば、マスク信号Ｓ７もしくはフィードバック信号Ｓ１０の少なくとも一方がアサートされる区間のみ、判定信号Ｓ５のアサートがラッチ入力信号Ｓ８に反映される。一方、マスク信号Ｓ７、フィードバック信号Ｓ１０がいずれもネゲートである期間、つまり漏電の可能性が示唆されない状態においては、判定信号Ｓ５はマスクされる。

この実施例によれば、ラッチ入力信号Ｓ８に、ラッチ回路２５２の状態を反映させることにより、正常時においてマスク機能を解除できる。

図７は、図６のマスク回路２３０ｂおよび出力段２５０の構成例を示す回路図である。ラッチ回路２５２は、互いの入出力端子が相互に接続された上側カレントミラー回路２５４および下側カレントミラー回路２５６のカスコード接続を含む。上側カレントミラー回路２５４、下側カレントミラー回路２５６それぞれのミラー比は、１：Ｎとなっており、正帰還が還っている。したがって、ひとたびマスク回路２３０ｂの出力であるラッチ入力信号Ｓ８がアサートされ、下側カレントミラー回路２５６に電流が流れ始めると、その後はラッチ入力信号Ｓ８の状態にかかわらず、電流が増幅される。この電流は、電源をオフするまで（あるいは図示しないリセット回路によってリセットされるまで）、定常的に流れ続ける。

ラッチ回路２５２の上側、下側にはいくつかのトランジスタ（ダイオード）Ｑ２１，Ｑ２２が挿入される。カレントミラー回路２６０は、ラッチ回路２５２に流れる電流Ｉａをコピーする。出力段２５０のドライバ２５８は、電流Ｉａに比例した電流Ｉｂに応じた駆動信号Ｓ６を出力する。ドライバ２５８の構成は特に限定されない。

カレントミラー回路２６０は、電流Ｉａに比例した電流Ｉｃを、上述のフィードバック信号Ｓ１０として、マスク回路２３０ｂにフィードバックする。あるいはカレントミラー回路２６０のベース電圧を、フィードバック信号Ｓ１０として把握してもよい。

ＡＮＤ回路２３６は、電源ラインＬＶＤＤと接地ラインの間に直列に設けられた第１電流源ＣＳ１、スイッチＳＷ１、トランジスタＱ１を含む。トランジスタＱ１と並列に、第１電流源ＣＳ１より小さい電流を生成する第２電流源ＣＳ２を設けてもよい。第２電流源ＣＳ２は省略してもよい。スイッチＳＷ１は、判定信号Ｓ５がアサートされるとオンとなる。このときトランジスタＱ１がオフであれば、下側カレントミラー回路２５６に電流が流れ込み、ラッチ回路２５２が活性化される。

トランジスタＱ１がオンであるときには、スイッチＳＷ１の状態にかかわらず、ラッチ入力信号Ｓ８がローレベルにプルダウンされ、ラッチ回路２５２は不活性状態に固定される。これにより、電源ノイズによるラッチ回路２５２の活性化が防止される。

トランジスタＱ１のベースには、ＯＲ回路（制御部ともいう）２３４からの信号が入力される。ＯＲ回路２３４は、マスク信号Ｓ７がアサートされ、または電流Ｉｃが流れているときに、トランジスタＱ１をオフとし、それ以外のとき、つまりマスク信号Ｓ７がネゲートされ、かつ電流Ｉｃも流れていないとき、トランジスタＱ１をオンする。

たとえばＯＲ回路２３４は、インバータ２３９、抵抗Ｒ１、トランジスタＱ２、スイッチＳＷ２、電流源ＣＳ３を含む。なおＯＲ回路２３４の構成はこれに限定されない。

図７のマスク回路２３０ｂおよび出力段２５０によれば、ノイズの影響を好適に除去できる。なお図５のマスク回路２３０を構成したい場合、ＡＮＤ回路２３６のトランジスタＱ１をマスク信号Ｓ７のみに応じて制御するように、ＯＲ回路（制御部）２３４の回路構成を修正すればよい。

（第３実施例）
図８は、第３実施例に係る漏電検出回路２００ｃの回路図である。漏電検出回路２００ｃは、図６の漏電検出回路２００ｂに加えて、第２コンパレータＣＯＭＰ２を備える。第２コンパレータＣＯＭＰ２は、零相変流器１０４からの検出信号Ｓ３と所定の第２しきい値電圧Ｖ_ＴＨ２との比較結果を示す第２比較信号Ｓ１２を生成する。たとえば第２しきい値電圧Ｖ_ＴＨ２は負であり、第２コンパレータＣＯＭＰ２は、Ｓ３＜Ｖ_ＴＨ２となると、第２比較信号Ｓ１２をアサートする。

判定回路２２０ｃは、第１比較信号Ｓ４および第２比較信号Ｓ１２にもとづいて判定信号Ｓ５およびマスク信号Ｓ７を生成する。判定回路２２０ｃは、図６の判定回路２２０ｂに加えて、第２タイマー回路２４０およびＯＲ回路２４２をさらに備える。第２タイマー回路２４０は、第２比較信号Ｓ１２が所定時間、連続して所定レベルすなわち漏電の可能性を示唆するレベルをとるときに第２仮判定信号Ｓ１３をアサートする。第２タイマー回路２４０は、第１タイマー回路２２１と同様に構成される。

ＯＲ回路２４２は、第１仮判定信号Ｓ９と第２仮判定信号Ｓ１３の論理和をマスク信号Ｓ７として出力する。

波形判定部２２２は、第１仮判定信号Ｓ９および第２仮判定信号Ｓ１３にもとづいて、判定信号Ｓ５を生成する。たとえば波形判定部２２２は、第１仮判定信号Ｓ９および第２仮判定信号Ｓ１３の少なくとも一方が、所定サイクル数にわたり連続してアサートされたときに、判定信号Ｓ５をアサートしてもよい。あるいは波形判定部２２２は、第１仮判定信号Ｓ９および第２仮判定信号Ｓ１３が交互に所定サイクル数にわたってアサートされたときに、判定信号Ｓ５をアサートしてもよい。

第１コンパレータＣＯＭＰ１、第２コンパレータＣＯＭＰ２の一方のみにもとづく漏電検出は、いわゆる半波整流に対応するため、検出には最大で半サイクルの遅延が生ずる。これに対して第３実施例によれば、検出電圧Ｓ３を正側および負側の２個のしきい値と比較することにより、全波整流に対応するため、漏電の検出遅延を小さくできる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図６、図８の漏電検出回路２００において、マスク回路２３０のＯＲ回路２３４を省略し、フィードバック信号Ｓ１０の状態監視を省略してもよい。

（第２変形例）
図８において、判定回路２２０ｃは、第１比較信号Ｓ４と第２比較信号Ｓ１２の論理和を、マスク信号Ｓ７として出力してもよい。

（第３変形例）
また交流線路１１０は、三相交流線路であってもよい。

（第４変形例）
マスク回路２３０は、組み合わせ回路、順序回路、組み合わせ順序回路で構成してもよく、すなわち、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、インバータなどの論理ゲートの組み合わせで構成してもよい。またラッチ回路２５２も、論理ゲートを用いて構成してもよい。

（第５変形例）
実施の形態では、アサートをハイレベル、ネゲートをローレベルとしたが、本発明はそれに限定されず、アサートをローレベル、ネゲートをハイレベルに割り当てる負論理系で構成してもよい。また正論理系と負論理系は、信号毎に異なっていてもよい。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…漏電遮断器、１０２…スイッチ、１０４…零相変流器、１０６…サイリスタ、１１０…交流線路、２００…漏電検出回路、２０２…アンプ、ＣＯＭＰ１…第１コンパレータ、ＣＯＭＰ２…第２コンパレータ、２２０…判定回路、２２１…第１タイマー回路、２２２…波形判定部、２２３…スイッチ、２２４…電流源、２２５…コンパレータ、Ｓ１…検出電流、Ｓ２，Ｓ３…検出電圧、Ｓ４…第１比較信号、Ｓ５…判定信号、Ｓ６…駆動信号、Ｓ７…マスク信号、Ｓ８…ラッチ入力信号、Ｓ９…第１仮判定信号、Ｓ１０…フィードバック信号、Ｓ１２…第２比較信号、Ｓ１３…第２仮判定信号、２３０…マスク回路、２３２…ＡＮＤ回路、２３４…ＯＲ回路、２３６…ＡＮＤ回路、２４０…第２タイマー回路、２４２…ＯＲ回路、２５０…出力段、２５２…ラッチ回路、２５４…上側カレントミラー回路、２５６…下側カレントミラー回路、２５８…ドライバ、２６０…カレントミラー回路。

Claims (17)

1. 零相変流器からの検出信号に応じた電圧と所定の第１しきい値電圧との比較結果を示す第１比較信号を生成する第１コンパレータと、
   前記第１比較信号にもとづいて漏電の有無を示す判定信号を出力するとともに、前記第１比較信号に応じたマスク信号を出力する判定回路と、
   前記判定信号と前記マスク信号にもとづいてラッチ入力信号を生成するマスク回路と、
   前記ラッチ入力信号を受けるラッチ回路を含み、前記ラッチ入力信号がアサートされると、駆動信号をアサートし、前記駆動信号がアサートされた状態を維持する出力段と、
   を備え、
   前記判定回路は、
   前記第１比較信号が所定時間、連続して所定レベルをとるときにアサートされる第１仮判定信号を生成する第１タイマー回路と、
   前記第１仮判定信号にもとづいて、前記判定信号を生成する波形判定部と、
   を含み、
   前記マスク信号は、前記第１仮判定信号であることを特徴とする漏電検出回路。
2. 前記波形判定部は、前記第１仮判定信号が所定サイクル数にわたり連続的にアサートされたときに、前記判定信号をアサートすることを特徴とする請求項１に記載の漏電検出回路。
3. 零相変流器からの検出信号に応じた電圧と所定の第１しきい値電圧との比較結果を示す第１比較信号を生成する第１コンパレータと、
   前記第１比較信号にもとづいて漏電の有無を示す判定信号を出力するとともに、前記第１比較信号に応じたマスク信号を出力する判定回路と、
   前記判定信号と前記マスク信号にもとづいてラッチ入力信号を生成するマスク回路と、
   前記ラッチ入力信号を受けるラッチ回路を含み、前記ラッチ入力信号がアサートされると、駆動信号をアサートし、前記駆動信号がアサートされた状態を維持する出力段と、
   前記零相変流器からの検出信号と所定の第２しきい値電圧との比較結果を示す第２比較信号を生成する第２コンパレータと、
   を備え、
   前記判定回路は、前記第１比較信号および前記第２比較信号にもとづいて、前記判定信号を生成し、前記第１比較信号および前記第２比較信号に応じた前記マスク信号を生成し、
   前記判定回路は、
   前記第１比較信号が所定時間、連続して所定レベルをとるときにアサートされる第１仮判定信号を生成する第１タイマー回路と、
   前記第２比較信号が所定時間、連続して所定レベルをとるときにアサートされる第２仮判定信号を生成する第２タイマー回路と、
   前記第１仮判定信号および前記第２仮判定信号にもとづいて、前記判定信号を生成する波形判定部と、
   を含むことを特徴とする漏電検出回路。
4. 前記マスク信号は、前記第１仮判定信号および前記第２仮判定信号に応じていることを特徴とする請求項３に記載の漏電検出回路。
5. 前記マスク信号は、前記第１仮判定信号および前記第２仮判定信号の論理和に応じていることを特徴とする請求項４に記載の漏電検出回路。
6. 前記波形判定部は、前記第１仮判定信号が所定サイクル数にわたり連続的にアサートされたこと、前記第２仮判定信号が所定サイクル数にわたり連続的にアサートされたこと、を条件として、前記判定信号をアサートすることを特徴とする請求項３から５のいずれかに記載の漏電検出回路。
7. 前記マスク回路は、前記判定信号と前記マスク信号の論理積に応じて、前記ラッチ入力信号を生成することを特徴とする請求項１から６のいずれかに記載の漏電検出回路。
8. 前記マスク回路は、前記判定信号と前記マスク信号に加えて、前記ラッチ回路の状態に応じて、前記ラッチ入力信号を生成することを特徴とする請求項１から７のいずれかに記載の漏電検出回路。
9. 零相変流器からの検出信号に応じた電圧と所定の第１しきい値電圧との比較結果を示す第１比較信号を生成する第１コンパレータと、
   前記第１比較信号にもとづいて漏電の有無を示す判定信号を出力するとともに、前記第１比較信号に応じたマスク信号を出力する判定回路と、
   前記判定信号と前記マスク信号にもとづいてラッチ入力信号を生成するマスク回路と、
   前記ラッチ入力信号を受けるラッチ回路を含み、前記ラッチ入力信号がアサートされると、駆動信号をアサートし、前記駆動信号がアサートされた状態を維持する出力段と、
   を備え、
   前記マスク回路は、前記判定信号と前記マスク信号に加えて、前記ラッチ回路の状態に応じて、前記ラッチ入力信号を生成することを特徴とする漏電検出回路。
10. 前記マスク回路は、前記マスク信号と前記ラッチ回路の状態を示すフィードバック信号の論理和を生成し、前記論理和と前記判定信号の論理積に応じて、前記ラッチ入力信号を生成することを特徴とする請求項９に記載の漏電検出回路。
11. 前記ラッチ回路は、互いの入出力端子が相互に接続された上側カレントミラー回路および下側カレントミラー回路のカスコード接続を含むことを特徴とする請求項１から１０のいずれかに記載の漏電検出回路。
12. 零相変流器からの検出信号に応じた電圧と所定の第１しきい値電圧との比較結果を示す第１比較信号を生成する第１コンパレータと、
    前記第１比較信号にもとづいて漏電の有無を示す判定信号を出力するとともに、前記第１比較信号に応じたマスク信号を出力する判定回路と、
    前記判定信号と前記マスク信号にもとづいてラッチ入力信号を生成するマスク回路と、
    前記ラッチ入力信号を受けるラッチ回路を含み、前記ラッチ入力信号がアサートされると、駆動信号をアサートし、前記駆動信号がアサートされた状態を維持する出力段と、
    を備え、
    前記ラッチ回路は、互いの入出力端子が相互に接続された上側カレントミラー回路および下側カレントミラー回路のカスコード接続を含むことを特徴とする漏電検出回路。
13. 前記マスク回路は、
    電源ラインと前記ラッチ回路の入力の間に直列に設けられた第１電流源および前記判定信号に応じてオン、オフが制御される第１スイッチと、
    前記ラッチ回路の入力と接地ラインの間に設けられたトランジスタと、
    前記マスク信号に応じて、前記トランジスタのオン、オフを制御する制御部と、
    を含むことを特徴とする請求項１から７のいずれかに記載の漏電検出回路。
14. 零相変流器からの検出信号に応じた電圧と所定の第１しきい値電圧との比較結果を示す第１比較信号を生成する第１コンパレータと、
    前記第１比較信号にもとづいて漏電の有無を示す判定信号を出力するとともに、前記第１比較信号に応じたマスク信号を出力する判定回路と、
    前記判定信号と前記マスク信号にもとづいてラッチ入力信号を生成するマスク回路と、
    前記ラッチ入力信号を受けるラッチ回路を含み、前記ラッチ入力信号がアサートされると、駆動信号をアサートし、前記駆動信号がアサートされた状態を維持する出力段と、
    を備え、
    前記マスク回路は、
    電源ラインと前記ラッチ回路の入力の間に直列に設けられた第１電流源および前記判定信号に応じてオン、オフが制御される第１スイッチと、
    前記ラッチ回路の入力と接地ラインの間に設けられたトランジスタと、
    前記マスク信号に応じて、前記トランジスタのオン、オフを制御する制御部と、
    を含むことを特徴とする漏電検出回路。
15. 前記制御部は、前記マスク信号および前記ラッチ回路の状態を示すフィードバック信号に応じて、前記トランジスタのオン、オフを制御することを特徴とする請求項１３または１４に記載の漏電検出回路。
16. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１５のいずれかに記載の漏電検出回路。
17. 交流線路に設けられるスイッチと、
    零相変流器と、
    前記零相変流器からの検出信号にもとづいて前記スイッチを制御する請求項１から１６のいずれかに記載の漏電検出回路と、
    を備えることを特徴とする漏電遮断器。

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