CN110676189B - 一种确定GaN cascode器件失效位置的测试分析方法 - Google Patents

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Abstract

本申请公开了一种确定GaN cascode器件失效位置的测试分析方法，属于半导体芯片的可靠性测试领域。技术要点是：对器件的栅极漏电水平Igss进行测量；对器件在关态低漏级电压下的漏级漏电水平Idss@LV进行测量；对器件在关态高漏级电压下的漏电水平Idss@HV进行测量；通过测试结果分析对照表可以确定器件内部的失效位置，同时明确器件失效的原理和模型。有益效果：本发明所述的确定GaN cascode器件失效位置的测试分析方法将传统测试的繁琐流程简化为三步，且无需解封步骤，在保证测试分析结果准确性同时能快速准确地得出器件的失效位置和原理。

Description

一种确定GaN cascode器件失效位置的测试分析方法
技术领域
本发明属于半导体芯片的可靠性测试领域，尤其涉及一种确定GaN cascode器件失效位置的测试分析方法，具体的讲，可为GaN cascode器件老化后的在封测试提供一种测试分析方法并确定出器件具体失效位置。
背景技术
在电力电子器件应用领域，器件寿命的长短一定程度上也反应着器件性能的优劣，半导体器件制造厂商在产品测试阶段会对器件进行老化测试以评估器件的可靠性。对老化后失效的器件进行测试与分析，确定失效部位以及失效原因，才能有针对性地从设计和生产上对产品进行优化，因此确定器件的失效位置尤为重要。
对于GaN材料，由于极化等效应，高电子迁移率的二维电子气存在于AlGaN和GaN界面，因此常开型器件制备工艺简单，工艺步骤相对常关型器件较少，具有更高的饱和电流密度和更好的稳定性。但在器件应用领域，常关操作能够大幅减少电路功率损耗，但由于常关型HEMT器件制备复杂且饱和电流密度低，因此常采用常关型Si MOSFET与常开型HEMT器件进行级联，这种cascode结构既能在导通时发挥HEMT器件的优势，又能通过工艺成熟价格低廉的Si MOSFET来控制通断，成为GaN HEMT器件应用的常见方式。GaN cascode结构多采用TO-220封装，其内部连接线路图如图1所示。
在传统测试流程中，想要确定失效位置主要分为在封测试和解封测试两步。在封测试中分别评估器件的高漏压漏电水平，低漏压漏电水平，栅极漏电水平，导通电阻水平。解封测试在去封装后可以对器件内部各个位置的完好程度进行逐个确认，但由于解封装过程可能会对内部器件结构造成损伤，所以解封测试的失效并不完全是由老化过程导致的。高倍光学显微镜下可以观察到解封后器件失效的更精确位置，但由于解封过程本身的破坏性和不确定性，解封后的观察结果准确性并无法完全保证。且通常想要确定器件老化后失效的位置需要完成上述的所有步骤，较为繁琐，批量测试中耗费的成本和时间较多，且分析起来较为困难，准确性相对不够高。
发明内容
为了解决上述现有技术中存在的问题，本发明提出一种确定GaN cascode器件失效位置的测试分析方法，该方法将传统测试的繁琐流程简化为三步，且无需解封步骤，一定程度上保证了测试分析结果的准确性，并能准确快速地得出器件的失效位置。
技术方案如下：
一种确定GaN cascode器件失效位置的测试方法，通过电学测试，结合判定方案，确定器件结构内部的具体失效位置，以及器件失效的原理和模型，具体步骤如下：
S1、对器件的栅极漏电水平Igss进行测量；
S2、对器件在关态低漏级电压下的漏级漏电水平Idss@LV进行测量；
S3、对器件在关态高漏级电压下的漏电水平Idss@HV进行测量；
S4、判定失效位置，判定方案如下：
当Igss高、Idss@LV高、Idss@HV高时，Si MOSFET栅源沟道、Si MOSFET栅漏沟道、SiMOSFET栅短路；或者Si MOSFET栅漏沟道、Si MOSFET栅、GaN HEMT栅源沟道、GaN HEMT栅短路；或者Si MOSFET栅漏沟道、Si MOSFET栅、GaN HEMT栅漏沟道、GaN HEMT栅短路；
当Igss高、Idss@LV低、Idss@HV高时，Si MOSFET栅漏沟道和Si MOSFET栅短路，并且Si MOSFET栅源沟道断路；
当Igss高、Idss@LV低、Idss@HV低时，Si MOSFET栅漏沟道和Si MOSFET栅短路，并且Si MOSFET栅源沟道、GaN HEMT栅源沟道、GaN HEMT栅漏沟道中出现至少一处断路；
当Igss低、Idss@LV高、Idss@HV高时，GaN HEMT栅源沟道、GaN HEMT栅漏沟道短路导致Si MOSFET体有源区短路，或者导致Si MOSFET栅源沟道和Si MOSFET栅漏沟道短路；或者GaN HEMT栅源沟道、GaN HEMT栅短路；或者GaN HEMT栅漏沟道、GaN HEMT栅短路；
当Igss低、Idss@LV低、Idss@HV高时，GaN HEMT栅源沟道和GaN HEMT栅漏沟道短路，或者GaN HEMT体非故意掺杂层短路；
当Igss低、Idss@LV低、Idss@HV低时，正常；或者Si MOSFET栅源沟道、Si MOSFET栅漏沟道、GaN HEMT栅源沟道、GaN HEMT栅漏沟道、Si MOSFET栅中出现至少一处断路。
进一步的，步骤S1中，通过将漏源两端短接，给栅端加电压V1测量漏电情况，或者将栅源两端短接，给漏端加电压V1测量漏电情况，1V≤V1＜Vth，Vth为Si MOS阈值电压。
进一步的，步骤S2中，将源端接地，给栅极施加0偏压，同时给漏极施加一个小电压V2，测量此时的漏端漏电流，0V＜V2≤20V。
进一步的，步骤S3中，将源端接地，给栅极施加0偏压，同时给漏极施加一个大电压V3，测量此时的漏端漏电流，480V≤V3≤750V。
本发明所述的确定GaN cascode器件失效位置的测试分析方法具有以下有益效果：
本发明所述的确定GaN cascode器件失效位置的测试分析方法将传统测试的繁琐流程简化为三步，且无需解封步骤，一定程度上保证了测试分析结果的准确性。在节省测试时间以及测试成本的情况下准确地得出器件的失效位置。
附图说明
图1是常见的GaN cascode器件等效电路图；
图2是本发明提出的cascode在封状态测试结果分析对照表；
图3是本发明实施例4测试结果对照表；
图中附图标记如下：1-Si MOSFET栅源沟道、2-Si MOSFET栅漏沟道、3-GaN HEMT栅源沟道、4-GaN HEMT栅漏沟道、5-GaN HEMT栅、6-Si MOSFET栅、7-Si MOSFET体有源区、8-GaN HEMT体非故意掺杂层。
具体实施方式
下面结合附图1-3对确定GaN cascode器件失效位置的测试分析方法做进一步说明。
实施例1
为简化测试流程，略去不必要的测试步骤，并通过测试结果确定器件失效具体位置，本发明提出一个测试结果分析对照表，具体测试步骤及分析方法内容如下。
图1给出了常见的常关型GaN cascode结构内部等效电路图，为方便描述将电路中各组成部分进行标号。其中标号1-8分别代表Si MOSFET栅源沟道、Si MOSFET栅漏沟道、GaNHEMT栅源沟道、GaN HEMT栅漏沟道、GaN HEMT栅、Si MOSFET栅、Si MOSFET体有源区、GaNHEMT体非故意掺杂层。
本发明提出的测试方法在器件封装状态下进行。共分为三步：
第一步是对器件的栅极漏电水平Igss进行测量；
第二步是对器件在关态低漏级电压下的漏级漏电水平Idss@LV进行测量；
第三步是对器件在关态高漏级电压下的漏电水平Idss@HV进行测量。
结合上述方法进行测试，获得测试结果，带入到图2所示分析表中，即可得到结论，即器件结构内部的具体失效位置，以此也可推测器件失效的原理和模型。
根据三次测试的测量结果，可从本发明提出的失效部位对照表内直接读取出器件的失效部位，其中：
Igss高指的是：Igss呈倍数高于同样测试条件下未失效器件的关态栅极漏电水平；
Idss@LV高指的是：在低压测试条件下，Idss呈倍数高于相同测试条件下未失效器件的漏极漏电水平；
Idss@HV高指的是：在高压测试条件下，漏极漏电水平呈倍数高于相同测试条件下未失效器件的漏极漏电水平；
Igss低指的是：Igss与同样测试条件下未失效器件的关态栅极漏电水平相当；
Idss@LV低指的是：在低压测试条件下，Idss与相同测试条件下未失效器件的漏极漏电水平相当；
Idss@HV低指的是：在高压测试条件下，漏极漏电水平与相同测试条件下未失效器件的漏极漏电水平相当；
确定方案如下：
当Igss高、Idss@LV高、Idss@HV高时，Si MOSFET栅源沟道1、Si MOSFET栅漏沟道2、Si MOSFET栅6短路；或者Si MOSFET栅漏沟道2、Si MOSFET栅6、GaN HEMT栅源沟道3、GaNHEMT栅5短路；或者Si MOSFET栅漏沟道2、Si MOSFET栅6、GaN HEMT栅漏沟道4、GaN HEMT栅5短路；
当Igss高、Idss@LV低、Idss@HV高时，Si MOSFET栅漏沟道2和Si MOSFET栅6短路，并且Si MOSFET栅源沟道1断路；
当Igss高、Idss@LV低、Idss@HV低时，Si MOSFET栅漏沟道2和Si MOSFET栅6短路，并且Si MOSFET栅源沟道1、GaN HEMT栅源沟道3、GaN HEMT栅漏沟道4中出现至少一处断路；
当Igss低、Idss@LV高、Idss@HV高时，GaN HEMT栅源沟道3、GaN HEMT栅漏沟道4短路导致Si MOSFET体有源区7短路，或者导致Si MOSFET栅源沟道1和Si MOSFET栅漏沟道2短路；或者GaN HEMT栅源沟道3、GaN HEMT栅5短路；或者GaN HEMT栅漏沟道4、GaN HEMT栅5短路；
当Igss低、Idss@LV低、Idss@HV高时，GaN HEMT栅源沟道3和GaN HEMT栅漏沟道4短路，或者GaN HEMT体非故意掺杂层8短路；
当Igss低、Idss@LV低、Idss@HV低时，正常，或者Si MOSFET栅源沟道1、Si MOSFET栅漏沟道2、GaN HEMT栅源沟道3、GaN HEMT栅漏沟道4、Si MOSFET栅6中出现至少一处断路。
实施例2
本发明申请欲保护的技术点为：(1)cascode结构器件在封状态的可靠性测试方案(2)cascode在封状态测试结果分析方法对照表(3)cascode结构失效位置及失效原因的判定标准。
本发明具体实施方案如下：
步骤①：对器件的栅极漏电水平Igss进行测量，有两种方法。方法一是将漏源两端短接，给栅端加电压测量漏电情况，方法二是将栅源两端短接，给漏端加电压测量漏电情况。两种方法最终的结论等效。
步骤②：对器件低漏极电压下漏电水平进行测量，将源端接地，给栅极施加0偏压，同时给漏极施加一个小电压，测量此时的漏端漏电流。
步骤③：对器件高漏极电压下漏电水平进行测量，将源端接地，给栅极施加0偏压，同时给漏极施加一个大电压，测量此时的漏端漏电流。
步骤④：将前三步的测试结果与图2所示的测试结果分析对照表进行对照，得出结论。需要说明的是，表中给出的情况为发生失效的必要原因，其他非必要原因未予考虑。
通过对照传统测试方法得到的测试数据，确认了该表的准确性和可实施性。
测试方案和结果如下：
目前有一编号为P027的TO-220封装的cascode结构在HTRB(高温反向偏置试验)应力后失效，保险丝烧坏，对其按照传统测试方法进行了测试，分别测试了其在封状态下低压Idss@LV漏电水平，高压Idss@HV漏电水平，Igss漏电水平，以及导通电阻Ron。之后对其进行了解封装，分别对Si MOSFET和GaN HEMT的源漏和栅极漏电这四项指标进行测试，并且在高倍显微镜下对解封装后器件的内部情况进行了逐个观察。
得到的测试结果是P027的在封高压低压Idss即其Idss@LV和Idss@HV均偏高，Igss也偏高。对照本发明提出的测试分析对照表，可能的结果是Si MOSFET栅源沟道1、SiMOSFET栅漏沟道2、Si MOSFET栅6短路或Si MOSFET栅漏沟道2、Si MOSFET栅6、GaN HEMT栅源沟道3、GaN HEMT栅5短路或Si MOSFET栅漏沟道2、Si MOSFET栅6、GaN HEMT栅漏沟道4、GaN HEMT栅5短路。结合解封后测试结果，该器件的Si MOSFET漏极漏电偏高，栅极漏电也偏高，GaN HEMT器件各项测试结果均正常。即符合表中得出的Si MOSFET栅源沟道1、SiMOSFET栅漏沟道2、Si MOSFET栅6短路的情况，说明了该表的准确性和可用性。
实施例3
本发明提出的GaN cascode器件失效位置的测试分析方法的具体实施例制作流程说明如下：
步骤①：对器件的栅极漏电水平Igss进行测量。对老化过后失效的器件，将器件栅源两端或漏源两端短接并接地，给另外一端施加1-Vth(Si MOS阈值电压)的小电压，测量回路中电流水平。
步骤②：对器件低漏极电压下漏电水平进行测量。将源端接地，给栅极施加0偏压，同时给漏极施加一个小于20V的小电压，测量此时的漏端漏电流。
步骤③：对器件高漏极电压下漏电水平进行测量。将源端接地，给栅极施加0偏压，同时给漏极施加一个480-750V的大电压，测量此时的漏端漏电流。
步骤④：确定失效位置。将前三步的测试结果与图2所示的测试结果分析对照表进行对照，得出结论。需要说明的是，表中给出的情况为发生失效的必要原因，其他非必要原因未予考虑。
实施例4
一批器件在HTRB(高温反向偏置试验)，TC(高低温循环试验)，HAST(高加速温湿度及偏压试验)测试过程中失效，对其按照传统测试方法进行了测试，分别测试了其在封状态下低压Idss@10V漏电水平，高压Idss@700V漏电水平，18V下的Igss@18V栅极漏电水平。之后对其进行了解封装，分别对Si MOSFET和GaN HEMT的源漏和栅极漏电这四项指标进行测试，并且在高倍显微镜下对解封装后器件的内部情况进行了逐个观察。测试结果如图3所示。
将图3中左侧三列测试结果带入到本发明提出的测试分析表当中，可迅速得出结论即可能的情况有GaN HEMT栅源沟道3、GaN HEMT栅漏沟道4短路导致Si MOSFET体有源区7短路或Si MOSFET栅源沟道1、Si MOSFET栅漏沟道2短路；或GaN HEMT栅源沟道3、GaN HEMT栅5短路；或GaN HEMT栅漏沟道4、GaN HEMT栅5短路。右侧四列解封得出的测试结果符合该结论，再次验证了本发明提出的测试分析方法的准确性和可实施性。Si管中的Si MOSFET栅源沟道1、Si MOSFET栅漏沟道2或Si MOSFET体有源区7未在解封测试中出现短路情况是因为发生了可恢复的击穿。
从该实施例可以看出，在保证分析结果准确可靠的前提下运用本发明提出的测试分析方法可以节省超过一半的测试工作量，从而大大节约测试时间和测试成本。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (4)

1.一种确定GaN cascode器件失效位置的测试方法，其特征在于，通过电学测试，结合判定方案，确定器件结构内部的具体失效位置，以及器件失效的原理和模型，具体步骤如下：
S1、对器件的栅极漏电水平Igss进行测量；
S2、对器件在关态低漏电极电压下的漏电极漏电水平Idss@LV进行测量；
S3、对器件在关态高漏电极电压下的漏电水平Idss@HV进行测量；
S4、判定失效位置，判定方案如下：
当Igss高、Idss@LV高、Idss@HV高时，SiMOSFET栅源沟道(1)、SiMOSFET栅漏沟道(2)、SiMOSFET栅(6)短路；或者Si MOSFET栅漏沟道(2)、Si MOSFET栅(6)、GaN HEMT栅源沟道(3)、GaN HEMT栅(5)短路；或者Si MOSFET栅漏沟道(2)、Si MOSFET栅(6)、GaN HEMT栅漏沟道(4)、GaN HEMT栅(5)短路；
当Igss高、Idss@LV低、Idss@HV高时，SiMOSFET栅漏沟道(2)和SiMOSFET栅(6)短路，并且Si MOSFET栅源沟道(1)断路；
当Igss高、Idss@LV低、Idss@HV低时，SiMOSFET栅漏沟道(2)和SiMOSFET栅(6)短路，并且Si MOSFET栅源沟道(1)、GaN HEMT栅源沟道(3)、GaN HEMT栅漏沟道(4)中出现至少一处断路；
当Igss低、Idss@LV高、Idss@HV高时，GaN HEMT栅源沟道(3)、GaN HEMT栅漏沟道(4)短路导致Si MOSFET体有源区(7)短路，或者导致Si MOSFET栅源沟道(1)和Si MOSFET栅漏沟道(2)短路；或者GaN HEMT栅源沟道(3)、GaN HEMT栅(5)短路；或者GaN HEMT栅漏沟道(4)、GaN HEMT栅(5)短路；
当Igss低、Idss@LV低、Idss@HV高时，GaN HEMT栅源沟道(3)和GaN HEMT栅漏沟道(4)短路，或者GaN HEMT体非故意掺杂层(8)短路；
当Igss低、Idss@LV低、Idss@HV低时，正常；或者SiMOSFET栅源沟道(1)、Si MOSFET栅漏沟道(2)、GaN HEMT栅源沟道(3)、GaN HEMT栅漏沟道(4)、Si MOSFET栅(6)中出现至少一处断路。
2.如权利要求1所述的确定GaN cascode器件失效位置的测试方法，其特征在于，步骤S1中，通过将漏源两端短接，给栅端加电压V1测量漏电情况，或者将栅源两端短接，给漏端加电压V1测量漏电情况，1V≤V1＜Vth，Vth为Si MOS阈值电压。
3.如权利要求1所述的确定GaN cascode器件失效位置的测试方法，其特征在于，步骤S2中，将源端接地，给栅极施加0偏压，同时给漏电极施加一个小电压V2，测量此时的漏端漏电流，0V＜V2≤20V。
4.如权利要求1所述的确定GaN cascode器件失效位置的测试方法，其特征在于，步骤S3中，将源端接地，给栅极施加0偏压，同时给漏电极施加一个大电压V3，测量此时的漏端漏电流，480V≤V3≤750V。
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