JP2005196929A

JP2005196929A - 半導体メモリ素子のパワーアップ回路

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Publication number: JP2005196929A
Application number: JP2004096633A
Authority: JP
Inventors: Chang-Ho Do; 昌鎬都
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2003-12-30
Filing date: 2004-03-29
Publication date: 2005-07-21
Also published as: KR20050068332A; TWI261265B; JP2010080047A; KR100605574B1; TW200522083A; DE102004010353A1; US20050141287A1; US6961270B2; JP5102268B2; CN100419911C; CN1637943A

Abstract

【課題】
パワードロップによるパワーアップ信号の無用なリセットを防止するとともに、メモリの内部ロジックの安定した初期化に必要なマージンを確保することができる半導体メモリ素子のパワーアップ回路を提供する。
【解決手段】
電源電圧のレベル変化に応じて線形的に変化する第１及び第２バイアス電圧を提供するための電源電圧レベルフォロワ部と、前記第１バイアス電圧に応答して、前記電源電圧の下降時のパワーアップ信号の遷移レベルに対応する第１臨界レベルへの変化を感知するための第１電源電圧感知部と、前記第２バイアス電圧に応答して、前記電源電圧の上昇時のパワーアップ信号の遷移レベルに対応し、第１臨界レベルより相対的に高い電圧レベルを有する第２臨界レベルへの変化を感知するための第２電源電圧感知部と、前記電源電圧の下降時に前記第１電源電圧感知部から出力された第１感知信号に応答して、その出力信号を遷移させ、前記電源電圧の上昇時に第２電源電圧感知部から出力された第２感知信号に応答して、その出力信号を遷移させるためのトリガ部とを備えてなる。
【選択図】図３

Description

この発明は、半導体メモリの設計技術に関し、特に半導体メモリ素子の電源回路に関し、より詳しくは半導体メモリ素子のパワーアップ回路に関する。

半導体メモリ素子には、一般に、様々な形態のロジックと安定した素子動作を保証するための内部電源発生ブロックが存在する。これらのロジックは、メモリ素子に電源が供給されて本格的に動作する前に特定の値に初期化されていなければならない。また、内部電源の場合、メモリの内部ロジックの電源端子にバイアスを供給するが、これら内部電源が電源電圧ＶＤＤの印加時に適正な電圧レベルを有していなければ、ラッチアップ(latch-up)のような破壊現象などの問題が生じ、素子の信頼性を保証することが困難になる。このように、メモリの内部ロジックの初期化と内部電源の不安定によるラッチアップを防止するために、半導体メモリ素子の内部にはパワーアップ回路が設けられている。

パワーアップ回路は、半導体メモリ素子の初期化動作時に外部から電源電圧ＶＤＤが印加されれると、直ちにメモリ内部のロジックが電源電圧ＶＤＤのレベルに応答して動作するのではなく、電源電圧ＶＤＤのレベルが所定の臨界レベル以上に上昇してから動作するようになっている。

パワーアップ回路の出力信号であるパワーアップ信号は、外部から印加された電源電圧ＶＤＤのレベル上昇を感知して、電源電圧ＶＤＤが臨界レベルより低い区間では論理レベル「ロー」の状態を維持し、電源電圧ＶＤＤが臨界レベル以上に安定化すると、論理レベル「ハイ」に遷移される。これとは反対に、外部から印加される電源電圧ＶＤＤのレベルが降下する場合には、パワーアップ信号は、電源電圧ＶＤＤが臨界レベルより高い区間ではそのまま論理レベル「ハイ」の状態を維持し、電源電圧ＶＤＤが臨界レベル以下に低下すると、論理レベル「ロー」に遷移される。

通常、電源電圧ＶＤＤが印加された後、パワーアップ信号が論理レベル「ロー」の状態である場合、メモリの内部ロジックに含まれているラッチが予定された値に初期化され、内部電源発生ブロックの初期化もこの際に行われる。

一方、パワーアップ信号が遷移する電源電圧ＶＤＤの臨界レベルは、すべてのロジックが正常なスイッチング動作を行なうための電圧レベルであって、通常、ＭＯＳトランジスタの閾電圧を基準として一定部分においてマージンをさらに有するように設計する。このマージンの程度は、パワーアップトリガレベルを閾電圧程度に設定すれば、一般のデジタルロジックの場合は初期化に問題がないが、アナログ回路からなる内部電源回路（例えば、ＶＰＰ発生器のような昇圧電源発生回路）の場合には動作効率が低下し、パワーアップトリガの後にラッチアップを引き起こすこともある。こうした理由からパワーアップトリガレベルを、これらアナログ回路が安定した値を生成できるようにＭＯＳトランジスタの閾電圧よりある程度のマージンをさらに有するようにする。

図１は、従来技術に係るパワーアップ回路を示す回路図である。

図１を参照すると、従来技術に係るパワーアップ回路は、電源電圧ＶＤＤと接地電圧ＶＳＳを利用して電源電圧ＶＤＤのレベル変化に応じて線形的に変化するバイアス電圧Ｖａを提供する電源電圧レベルフォロワ部１００と、バイアス電圧Ｖａに応答して電源電圧ＶＤＤの臨界レベルへの変化を感知するための電源電圧感知部１１０と、電源電圧感知部１１０から出力された感知信号をバッファリングしてパワーアップ信号pwrupを出力するバッファ部１２０とを備えて構成されている。

ここで、電源電圧レベルフォロワ部１００は、電源電圧端ＶＤＤと接地電圧端ＶＳＳとの間に設けられて電圧ディバイダを構成する第１及び第２抵抗（Ｒ１及びＲ２）を備えている。

そして、電源電圧感知部１１０は、電源電圧端ＶＤＤとノードＮ１との間に接続され、接地電圧ＶＳＳをゲート入力とするＰＭＯＳトランジスタＭＰ０と、接地電圧端ＶＳＳとノードＮ１との間に接続され、バイアス電圧Ｖａをゲート入力とするＮＭＯＳトランジスタＭＮ０と、ノードＮ１から出力された感知信号detを入力とするインバータＩＮＶ０とを備えている。ここで、接地電圧ＶＳＳをゲート入力とするＰＭＯＳトランジスタＭＰ０は、ＰＭＯＳトランジスタＭＰ０の有効抵抗値と同じ抵抗値を有する他の負荷素子に替えることができる。

一方、バッファ部１２０は、電源電圧感知部１１０から出力された感知信号detの反転信号detbを入力とする、従属接続された４つのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４で具現されるインバータチェーンを備えている。

図２は、図１に示すパワーアップ回路の動作タイミング波形図である。

図２を参照すると、電源電圧レベルフォロワ部１００の出力信号であるバイアス電圧Ｖａは、下記の式［数１］によって表される。

すなわち、電源電圧ＶＤＤレベルの上昇により、バイアス電圧Ｖａが電源電圧感知部１１０のＮＭＯＳトランジスタＭＮ０の閾電圧以上に上昇すると、ＮＭＯＳトランジスタＭＮ０がターンオンされて、負荷として作用するＰＭＯＳトランジスタＭＰ０とＮＭＯＳトランジスタＭＮ０に流れる電流量の変化に応じて感知信号ｄｅｔのレベルが変化する。

感知信号ｄｅｔは、初期にＮＭＯＳトランジスタＭＮ０がターンオフされているため、電源電圧に従って上昇する。一方、バイアス電圧Ｖａが上昇するにつれて、ＮＭＯＳトランジスタＭＮ０の電流駆動力が増加し、電源電圧ＶＤＤの特定レベルで感知信号ｄｅｔが「ロー」に遷移するようになるが、この過程で感知信号ｄｅｔのレベルがインバータＩＮＶ０の論理閾値を超えると、インバータＩＮＶ０の出力信号ｄｅｔｂが遷移しながら、電源電圧ＶＤＤレベルに従って増加するようになる。インバータＩＮＶ０の出力信号ｄｅｔｂは、バッファ部１２０でバッファリングされてパワーアップ信号pwrupを論理レベルローからハイに遷移させる。

一方、パワーオフ時には、電源電圧ＶＤＤが所定の臨界レベル以下に降下すると、電源電圧感知部１１０でそれを感知して、パワーアップ信号pwrupを論理レベル「ロー」に遷移させる。

ところが、パワーが印加されて電源電圧ＶＤＤが安定化した後に半導体メモリ素子がある動作を行なう場合、パワーノイズあるいは素子の一時的動作による電流消耗と抵抗によるパワー消耗により瞬間的なパワードロップ（ｐｏｗｅｒｄｒｏｐ）が生じて、パワーアップ回路がこうした瞬間的な電源電圧ＶＤＤの電圧降下を感知してパワーアップ信号pwrupが論理レベル「ロー」にリセットされる現象が生じることもある。このような現象は、半導体メモリ素子の動作電圧が低電圧化しつつある現状を考慮すると、その発生可能性は非常に高いといえる。

もちろん、電源電圧ＶＤＤの電圧レベルが再び回復されることによって、パワーアップ信号pwrupも論理レベル「ハイ」に戻るが、このように半導体メモリ素子の動作中にパワーアップ信号pwrupがリセットされると、内部ロジック等の初期化が進められて半導体メモリ素子の誤動作を起こす要因となる。

したがって、ある程度のパワードロップが発生しても、パワーアップ信号pwrupの無用なリセットが生じないようにするため、電源電圧ＶＤＤの電圧レベルを臨界レベルに設定することが好ましい。

しかし、このようにパワードロップによるパワーアップ信号pwrupの無用なリセットを防止するために、パワーアップ信号pwrupが遷移される電源電圧ＶＤＤの臨界レベルを下げると、その分、低い電源電圧ＶＤＤレベルでメモリの内部ロジックの初期化が行なわれ、それによって安定した初期化ができなくなるという問題点がある。こうした問題点は、半導体メモリ素子の動作電圧が低くなるほどより大きい問題を引き起こす。

したがって、前述した従来のパワーアップ回路を用いる場合、パワーアップ信号pwrupが遷移される電源電圧ＶＤＤの臨界レベルを調節することで、パワードロップによるパワーアップ信号pwrupの無用なリセットを防止し、メモリの内部ロジックの安定した初期化に必要なマージンを確保することは、実質的に不可能である。
特開平８−３２１７５８号公報米国特許第５，５１０，７４１号明細書

この発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、パワードロップによるパワーアップ信号の無用なリセットを防止するとともに、メモリの内部ロジックの安定した初期化に必要なマージンを確保することができる半導体メモリ素子のパワーアップ回路を提供することにある。

上記目的を達成するために、この発明に係る半導体メモリ素子のパワーアップ回路は、接地電圧端に対して電源電圧端が呈する電源電圧のレベル変化に応じて線形的に変化する第１及び第２バイアス電圧を提供するための電源電圧レベルフォロワ部と、前記第１バイアス電圧に応答して、前記電源電圧の下降時のパワーアップ信号の遷移レベルに対応する第１臨界レベルへの変化を感知するための第１電源電圧感知部と、前記第２バイアス電圧に応答して、前記電源電圧の上昇時のパワーアップ信号の遷移レベルに対応し、第１臨界レベルより相対的に高い電圧レベルを有する第２臨界レベルへの変化を感知するための第２電源電圧感知部と、前記電源電圧の下降時に前記第１電源電圧感知部から出力された第１感知信号に応答して、その出力信号を遷移させ、前記電源電圧の上昇時に第２電源電圧感知部から出力された第２感知信号に応答して、その出力信号を遷移させるためのトリガ部とを備えてなることを特徴とする。

また、この発明に係る半導体メモリ素子のパワーアップ回路は、接地電圧端に対して電源電圧端が呈する電源電圧のレベル変化に応じて線形的に変化するバイアス電圧を提供するための電源電圧レベルフォロワ部と、前記バイアス電圧に応答して、前記電源電圧の下降時のパワーアップ信号の遷移レベルに対応する第１臨界レベルへの変化を感知するための第１電源電圧感知部と、前記バイアス電圧に応答して、前記電源電圧の上昇時のパワーアップ信号の遷移レベルに対応し、第１臨界レベルより相対的に高い電圧レベルを有する第２臨界レベルへの変化を感知するための第２電源電圧感知部と、前記電源電圧の下降時に前記第１電源電圧感知部から出力された第１感知信号に応答して、その出力信号を遷移させ、前記電源電圧の上昇時に第２電源電圧感知部から出力された第２感知信号に応答して、その出力信号を遷移させるためのトリガ部とを備えてなることを特徴とする。

この発明では、パワーアップ信号が遷移される電源電圧ＶＤＤの臨界レベルを電源電圧ＶＤＤの上昇時と下降時とでそれぞれ異なる値を設定することによって、電源電圧ＶＤＤの上昇時と下降時のパワーアップ信号の遷移特性が異なるようしている。電源電圧ＶＤＤの上昇時の臨界レベルは相対的に高く設定し、電源電圧ＶＤＤの下降時の臨界レベルは相対的に低く設定すると、メモリの内部ロジックの安定した初期化に必要なマージンを確保するともに、パワードロップによるパワーアップ信号の無用なリセットを防止することができる。

この発明によれば、メモリの内部ロジックの安定した初期化に必要なマージンを確保するとともに、パワードロップによるパワーアップ信号の無用なリセットを防止でき、これによって、半導体メモリ素子の誤動作を防止して信頼度を改善できるという、効果を奏する。こうした効果は、特に近年普及しつつある、低い動作電圧を用いる半導体メモリ素子に適用した場合、より優れた効果が得られる。

以下、この発明の好ましい実施の形態を添付する図面を参照して説明する。

図３は、この発明の一実施の形態に係る半導体メモリ素子のパワーアップ回路の構成を示す回路図である。

図３を参照すると、本実施の形態に係る半導体メモリ素子のパワーアップ回路は、電源電圧ＶＤＤと接地電圧ＶＳＳを利用して電源電圧ＶＤＤのレベル変化に応じて線形的に変化する第１及び第２バイアス電圧（Ｖ１及びＶ２）を提供するための電源電圧レベルフォロワ部２００と、第１バイアス電圧Ｖ１に応答して電源電圧ＶＤＤの下降時のパワーアップ信号の遷移レベルに対応する第１臨界レベルへの変化を感知するための第１電源電圧感知部２１０Ａと、第２バイアス電圧Ｖ２に応答して電源電圧ＶＤＤの上昇時のパワーアップ信号の遷移レベルに対応する、第１臨界レベルより相対的に高い電圧レベルを有する第２臨界レベルへの変化を感知するための第２電源電圧感知部２１０Ｂと、電源電圧ＶＤＤの下降時に第１電源電圧感知部２１０Ａから出力された第１感知信号に応答してその出力信号を遷移させ、電源電圧ＶＤＤの上昇時に第２電源電圧感知部２１０Ｂから出力された第２感知信号に応答してその出力信号を遷移させるためのトリガ部２２０と、トリガ部２２０の出力信号をバッファリングしてパワーアップ信号pwrupを出力するためのバッファ部２３０とを備える。

この実施形態に係るパワーアップ回路の構成をより詳細に説明すると、まず、電源電圧レベルフォロワ部２００は、電源電圧端ＶＤＤと接地電圧端ＶＳＳとの間に設けられて電圧ディバイダを構成する第１ないし第３抵抗Ｒ１、Ｒ２、Ｒ３を備えてなる。ここで、第１ないし第３抵抗Ｒ１、Ｒ２、Ｒ３のそれぞれは、図に示すように受動素子で具現できるだけでなく、ＭＯＳトランジスタのような能動素子でも具現することができる。

そして、第１電源電圧感知部２１０Ａは、電源電圧端ＶＤＤとノードＮ２との間に接続され、接地電圧ＶＳＳをゲート入力とするＰＭＯＳトランジスタＭＰ１と、接地電圧端ＶＳＳとノードＮ２との間に接続され、第１バイアス電圧Ｖ１をゲート入力とするＮＭＯＳトランジスタＭＮ１と、ノードＮ２から出力された第１感知信号det1を入力とするインバータＩＮＶ５とを備えてなる。ここで、ＰＭＯＳトランジスタＭＰ１は、抵抗のような他の負荷素子に替えることができる。

また、第２電源電圧感知部２１０Ｂは、電源電圧端ＶＤＤとノードＮ３との間に接続され、接地電圧ＶＳＳをゲート入力とするＰＭＯＳトランジスタＭＰ２と、接地電圧端ＶＳＳとノードＮ３との間に接続され、第２バイアス電圧Ｖ２をゲート入力とするＮＭＯＳトランジスタＭＮ２と、ノードＮ３から出力された第２感知信号det2を入力とするインバータＩＮＶ６とを備えてなる。ここで、ＰＭＯＳトランジスタＭＰ２は、抵抗のような他の負荷素子に替えることができる。

一方、トリガ部２２０は、電源電圧端ＶＤＤとノードＮ４との間に接続され、第１電源電圧感知部２１０Ａの出力信号det1bをゲート入力とするＰＭＯＳトランジスタＭＰ３と、接地電圧端ＶＳＳとノードＮ４との間に接続され、第２電源電圧感知部２１０Ｂの出力信号det2bをゲート入力とするＮＭＯＳトランジスタＭＮ３と、ノードＮ４に接続され、２つのインバータＩＮＶ７、ＩＮＶ８からなるインバータラッチとを備えてなる。

また、バッファ部２３０は、トリガ部２２０の出力信号を入力とする、２つのインバータＩＮＶ９、ＩＮＶ１０で具現されるインバータチェーンを備えてなる。

図４は、図３に示すパワーアップ回路の動作タイミング波形図であって、以下、これを参照して、この実施形態に係るパワーアップ回路の動作を説明する。

まず、電源電圧レベルフォロワ部２００から出力される第１及び第２バイアス電圧（Ｖ１及びＶ２）は、下記の式［数２］及び［数３］で表される。

すなわち、第１電源電圧感知部２１０Ａでは、電源電圧ＶＤＤが印加さてそのレベルの上昇により、第１バイアス電圧Ｖ１がＮＭＯＳトランジスタＭＮ１の閾電圧以上に上昇すると、ＮＭＯＳトランジスタＭＮ１がターンオンされてＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１に流れる電流量の変化に応じて第１感知信号det1のレベルが変化する。第１感知信号det1は、初期にＮＭＯＳトランジスタＭＮ１がターンオフされているため、電源電圧ＶＤＤに従って上昇する。一方、第１バイアス電圧Ｖ１がＮＭＯＳトランジスタＭＮ１の閾電圧以上に達すると、第１感知信号det1が「ロー」に遷移するようになるが、この過程で第１感知信号det1のレベルがインバータＩＮＶ５の論理閾値を超えると、インバータＩＮＶ５の出力信号det1bは、論理レベル「ハイ」に遷移しながら、電源電圧ＶＤＤレベルの上昇に従って上昇する。

一方、第２電源電圧感知部２１０Ｂも前述した第１電源電圧感知部２１０Ａのような原理で動作する。すなわち、第２バイアス電圧Ｖ２がＮＭＯＳトランジスタＭＮ２の閾電圧を超えると、第２感知信号det2が「ロー」に遷移するようになるが、この過程で第１感知信号det2のレベルがインバータＩＮＶ６の論理閾値を超えると、インバータＩＮＶ６の出力信号det2bは、論理レベル「ハイ」に遷移しながら、電源電圧ＶＤＤレベルの上昇に従って上昇する。

この場合、第１バイアス電圧Ｖ１が第２バイアス電圧Ｖ２に比べて常に高い電位を維持するため、電源電圧ＶＤＤの上昇時には、第１電源電圧感知部２１０ＡのＮＭＯＳトランジスタＭＮ１が第２電源電圧感知部２１０ＢのＮＭＯＳトランジスタＭＮ２に比べて先にターンオンされ、これによって、第２感知信号det2が第１感知信号det1に比べて高い電源電圧ＶＤＤレベルで遷移される。これとは反対に、電源電圧ＶＤＤの下降時には、第１電源電圧感知部２１０ＡのＮＭＯＳトランジスタＭＮ１が第２電源電圧感知部２１０ＢのＮＭＯＳトランジスタＭＮ２に比べて後でターンオフされ、これによって、第１感知信号det1が第２感知信号det2に比べて低い電源電圧ＶＤＤレベルで遷移される。

以下、第１感知信号det1が遷移する電源電圧ＶＤＤレベルを第１臨界レベルとし、第２感知信号det2が遷移する電源電圧ＶＤＤレベルを第２臨界レベルと称する。電源電圧ＶＤＤの第１臨界レベルは、第２臨界レベルに比べて低い値を有する。

パワーの印加時に第１電源電圧感知部２１０Ａの出力信号det1bと第２電源電圧感知部２１０Ｂの出力信号det2bは、いずれも論理レベル「ロー」の値を有するため、トリガ部２２０のＰＭＯＳトランジスタＭＰ３のプルアップ動作により、ノードＮ４は電源電圧ＶＤＤに従って上昇する。

電源電圧ＶＤＤが上昇し続けて第１臨界レベルに到達すると、第１電源電圧感知部２１０Ａの出力信号det1bが先に論理レベル「ハイ」に遷移する。このとき、電源電圧ＶＤＤが第１臨界レベル以上であり、第２臨界レベルより低い電圧レベルを有する領域では、第２電源電圧感知部２１０Ｂの出力信号det2bが論理レベル「ロー」の状態であるため、インバータラッチによりノードＮ４は論理レベル「ハイ」の状態を維持する。一方、電源電圧ＶＤＤが上昇し続けて第２臨界レベルに到達すると、第２電源電圧感知部２１０Ｂの出力信号det2bが論理レベル「ハイ」に遷移するようになり、これによって、トリガ部２２０のＮＭＯＳトランジスタＭＮ３がターンオンされて、ノードＮ４を論理レベルローにする。インバータラッチの出力信号は、バッファ部２３０でバッファリングされてパワーアップ信号pwrupが論理レベル「ロー」から「ハイ」に遷移する。

他方、電源電圧ＶＤＤの下降時には、トリガ部２２０のノードＮ４が論理レベル「ロー」の状態を維持し、電源電圧ＶＤＤが下降し続けて第２臨界レベルに到達すると、第２電源電圧感知部２１０Ｂの出力信号det2bが先に論理レベル「ロー」に遷移する。このとき、電源電圧ＶＤＤが第２臨界レベル以下であり、第１臨界レベルより高い電圧レベルを有する領域では、第１電源電圧感知部２１０Ａの出力信号det1bが論理レベル「ハイ」の状態であるため、インバータラッチによりノードＮ４は論理レベル「ハイ」の状態を維持する。

さらに、電源電圧ＶＤＤが下降し続けて第１臨界レベルに到達すると、第１電源電圧感知部２１０Ａの出力信号det1bが論理レベル「ロー」に遷移するようになり、これによって、トリガ部２２０のＰＭＯＳトランジスタＭＰ３がターンオンされて、ノードＮ４を論理レベル「ハイ」にする。インバータラッチの出力信号は、バッファ部２３０でバッファリングされてパワーアップ信号pwrupが論理レベル「ハイ」から「ロー」に遷移する。

以上述べたように、この実施形態に係るパワーアップ回路は、電源電圧ＶＤＤの上昇時には相対的に高い臨界レベルでパワーアップ信号pwrupの遷移が起きるようにし、電源電圧ＶＤＤの下降時には相対的に低い臨界レベルでパワーアップ信号pwrupの遷移が起きるようになっている。

ところが、こうした電源電圧ＶＤＤの下降時の動作は、パワーオフ時にのみならず、半導体メモリ素子の動作中に不用意にパワードロップが発生した場合にも適用される。そのため、パワードロップが発生して電源電圧ＶＤＤのレベルがある程度下降する場合には、相対的に低い臨界レベルを基準としてパワーアップ信号pwrupの遷移が起きるため、パワーアップ信号pwrupの無用なリセットを防止することができる。そして、前述したように、パワー印加時に相対的に高い電源電圧ＶＤＤレベルでパワーアップ信号pwrupの遷移が起きるため、メモリの内部ロジックの安定した初期化に必要なマージンを確保することができる。

図５は、この発明の他の実施形態に係る半導体メモリ素子のパワーアップ回路の構成を示す回路図である。

図５を参照すると、この実施形態に係る半導体メモリ素子のパワーアップ回路は、電源電圧ＶＤＤと接地電圧ＶＳＳを利用して電源電圧ＶＤＤのレベル変化に応じて線形的に変化するバイアス電圧Ｖａを提供するための電源電圧レベルフォロワ部３００と、バイアス電圧Ｖａに応答して電源電圧ＶＤＤの第１臨界レベルへの変化を感知するための第１電源電圧感知部３１０Ａと、バイアス電圧Ｖａに応答して電源電圧ＶＤＤの第２臨界レベルへの変化を感知するための第２電源電圧感知部３１０Ｂと、電源電圧ＶＤＤの下降時に第１電源電圧感知部３１０Ａから出力された第１感知信号に応答してその出力信号を遷移させ、電源電圧ＶＤＤの上昇時に第２電源電圧感知部３１０Ｂから出力された第２感知信号に応答してその出力信号を遷移させるためのトリガ部３２０と、トリガ部３２０の出力信号をバッファリングしてパワーアップ信号pwrupを出力するためのバッファ部３３０とを備えてなる。

すなわち、この実施形態に係るパワーアップ回路は、前述した実施形態のパワーアップ回路と違って、電源電圧ＶＤＤのレベル変化に応じて線形的に変化するバイアス電圧を１つのみ利用する。したがって、電源電圧レベルフォロワ部３００と第１電源電圧感知部３１０Ａ、第２電源電圧３１０Ｂを除いたトリガ部３２０、バッファ部３３０等の構成は、前述した実施形態と同じである。

電源電圧レベルフォロワ部３００は、電源電圧端ＶＤＤと接地電圧端ＶＳＳとの間に設けられて電圧ディバイダを構成する第１及び第２抵抗（Ｒ１及びＲ２）を備えてなる。

そして、第１電源電圧感知部３１０Ａは、電源電圧端ＶＤＤとノードＮ５との間に接続され、接地電圧ＶＳＳをゲート入力とするＰＭＯＳトランジスタＭＰ４と、接地電圧端ＶＳＳとノードＮ５との間に接続され、バイアス電圧Ｖａをゲート入力とするＮＭＯＳトランジスタＭＮ４と、ノードＮ５から出力された第１感知信号det1を入力とするインバータＩＮＶ１１とを備えてなる。ここで、ＰＭＯＳトランジスタＭＰ４は、抵抗のような他の負荷素子に替えることができる。

また、第２電源電圧感知部３１０Ｂは、電源電圧端ＶＤＤとノードＮ６との間に接続され、接地電圧ＶＳＳをゲート入力とするＰＭＯＳトランジスタＭＰ５と、接地電圧端ＶＳＳとノードＮ６との間に接続され、バイアス電圧Ｖａをゲート入力とするＮＭＯＳトランジスタＭＮ５と、ノードＮ６から出力された第２感知信号det2を入力とするインバータＩＮＶ１２とを備えてなる。ここで、ＰＭＯＳトランジスタＭＰ５は、抵抗のような他の負荷素子に替えることができる。

上述のように、この実施形態に係るパワーアップ回路は、第１電源電圧感知部３１０Ａと第２電源電圧感知部３１０Ｂが同じバイアス電圧Ｖａを印加される。

この場合、第１電源電圧感知部３１０Ａと第２電源電圧感知部３１０Ｂで互いに異なる電源電圧ＶＤＤレベルを感知するためには、ＮＭＯＳトランジスタＭＮ４、ＭＮ５のサイズを異なるように設定するか、ＰＭＯＳトランジスタＭＰ４、ＭＰ５のような負荷素子の有効抵抗値を異なるように設定すればよい。

すなわち、第２電源電圧感知部３１０ＢのＮＭＯＳトランジスタＭＮ５の幅を第１電源電圧感知部３１０ＡのＮＭＯＳトランジスタＭＮ４の幅に比べて小さく設定すれば、プルダウン駆動力が低下して第２感知信号det2が遷移する電源電圧ＶＤＤレベル（第２臨界レベル）が第１感知信号det1が遷移する電源電圧ＶＤＤレベル（第１臨界レベル）に比べて相対的に高くなる。また、第２電源電圧感知部３１０Ｂの負荷ＰＭＯＳトランジスタＭＰ５の有効抵抗値が第１電源電圧感知部３１０Ａの負荷ＰＭＯＳトランジスタＭＰ４の有効抵抗値に比べて小さく設定する場合にも、同じ結果が得られる。

この実施形態に係るパワーアップ回路の動作及び作用効果は、前述した一実施形態の動作（図４参照）と同じであるため、動作の説明は省略する。

なお、この発明は、以上説明した実施の形態に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。例えば、前述した実施の形態ではバッファ部を配置する場合を一例として説明したが、場合によっては別途のバッファ部を配置しないこともある。

従来技術に係るパワーアップ回路を示す回路図である。図１に示すパワーアップ回路の動作タイミング波形図である。この発明の一実施形態に係る半導体メモリ素子のパワーアップ回路の構成を示す回路図である。図３に示すパワーアップ回路の動作タイミング波形図である。この発明の他の実施形態に係る半導体メモリ素子のパワーアップ回路の構成を示す回路図である。

符号の説明

２００、３００ … 電源電圧レベルフォロワ部
２１０Ａ、３１０Ａ … 第１電源電圧感知部
２１０Ｂ、３１０Ｂ … 第２電源電圧感知部
２２０、３２０ … トリガ部
２３０、３３０ … バッファ部

Claims

接地電圧端に対して電源電圧端が呈する電源電圧のレベル変化に応じて線形的に変化する第１及び第２バイアス電圧を提供するための電源電圧レベルフォロワ部と、
前記第１バイアス電圧に応答して、前記電源電圧の下降時のパワーアップ信号の遷移レベルに対応する第１臨界レベルへの変化を感知するための第１電源電圧感知部と、
前記第２バイアス電圧に応答して、前記電源電圧の上昇時のパワーアップ信号の遷移レベルに対応し、第１臨界レベルより相対的に高い電圧レベルを有する第２臨界レベルへの変化を感知するための第２電源電圧感知部と、
前記電源電圧の下降時に前記第１電源電圧感知部から出力された第１感知信号に応答して、その出力信号を遷移させ、前記電源電圧の上昇時に前記第２電源電圧感知部から出力された第２感知信号に応答して、その出力信号を遷移させるトリガ部と
を備えてなる半導体メモリ素子のパワーアップ回路。
請求項１に記載の半導体メモリ素子のパワーアップ回路であって、
さらに、前記トリガ部の出力信号をバッファリングして、前記パワーアップ信号を出力するためのバッファ部を備えてなる
ことを特徴とする回路。
請求項１に記載の半導体メモリ素子のパワーアップ回路において、
前記電源電圧レベルフォロワ部は、前記電源電圧端と前記接地電圧端との間に設けられて電圧ディバイダを構成する第１ないし第３負荷素子を備え、前記第１負荷素子と前記第２負荷素子との共通ノードに前記第１バイアス電圧を出力し、前記第２負荷素子と第３負荷素子との共通ノードに前記第２バイアス電圧を出力する
ことを特徴とする回路。
請求項１に記載の半導体メモリ素子のパワーアップ回路において、
前記第１電源電圧感知部は、
前記電源電圧端と第１ノードとの間に接続された第１負荷素子と、
前記接地電圧端と前記第１ノードとの間に接続され、前記第１バイアス電圧をゲート入力とする第１ＮＭＯＳトランジスタと、
前記第１ノードに接続された第１インバータとを備えてなる
ことを特徴とする回路。
請求項４に記載の半導体メモリ素子のパワーアップ回路において、
前記第１負荷素子は、前記電源電圧端と前記第１ノードとの間に接続され、前記接地電圧端の電位をゲート入力とするＰＭＯＳトランジスタで具現する
ことを特徴とする回路。
請求項４に記載の半導体メモリ素子のパワーアップ回路において、
前記第２電源電圧感知部は、
前記電源電圧端と第２ノードとの間に接続された第２負荷素子と、
前記接地電圧端と前記第２ノードとの間に接続され、前記第２バイアス電圧をゲート入力とする第２ＮＭＯＳトランジスタと、
前記第２ノードに接続された第２インバータとを備えてなる
ことを特徴とする回路。
請求項６に記載の半導体メモリ素子のパワーアップ回路において、
前記第２負荷素子は、前記電源電圧端と前記第２ノードとの間に接続され、前記接地電圧端の電位をゲート入力とするＰＭＯＳトランジスタで具現する
ことを特徴とする回路。
請求項１に記載の半導体メモリ素子のパワーアップ回路において、
前記トリガ部は、
前記第１感知信号の制御を受けるプルアップ手段と、
前記第２感知信号の制御を受けるプルダウン手段とを備えてなる
ことを特徴とする回路。
請求項６に記載の半導体メモリ素子のパワーアップ回路において、
前記トリガ部は、
前記電源電圧端と第３ノードとの間に接続され、前記第１感知信号をゲート入力とするＰＭＯＳトランジスタと、
前記接地電圧端と前記第３ノードとの間に接続され、前記第２感知信号をゲート入力とする第３ＮＭＯＳトランジスタとを備えてなる
ことを特徴とする回路。
請求項９に記載の半導体メモリ素子のパワーアップ回路において、
前記トリガ部は、さらに、前記第３ノードに接続されたラッチ手段を備えてなる
ことを特徴回路。
接地電圧端に対して電源電圧端が呈する電源電圧のレベル変化に応じて線形的に変化するバイアス電圧を提供するための電源電圧レベルフォロワ部と、
前記バイアス電圧に応答して、前記電源電圧の下降時のパワーアップ信号の遷移レベルに対応する第１臨界レベルへの変化を感知するための第１電源電圧感知部と、
前記バイアス電圧に応答して、前記電源電圧の上昇時のパワーアップ信号の遷移レベルに対応し、第１臨界レベルより相対的に高い電圧レベルを有する第２臨界レベルへの変化を感知するための第２電源電圧感知部と、
前記電源電圧の下降時に前記第１電源電圧感知部から出力された第１感知信号に応答して、その出力信号を遷移させ、前記電源電圧の上昇時に第２電源電圧感知部から出力された第２感知信号に応答して、その出力信号を遷移させるためのトリガ部と
を備えてなる半導体メモリ素子のパワーアップ回路。
請求項１１に記載の半導体メモリ素子のパワーアップ回路であって、
さらに、前記トリガ部の出力信号をバッファリングして、前記パワーアップ信号を出力するためのバッファ部を備えてなる
ことを特徴とする回路。
請求項１１に記載の半導体メモリ素子のパワーアップ回路において、
前記電源電圧レベルフォロワ部は、前記電源電圧端と前記接地電圧端との間に設けられて電圧ディバイダを構成する第１及び第２負荷素子を備えてなる
ことを特徴とする回路。
請求項１１に記載の半導体メモリ素子のパワーアップ回路において、
前記第１電源電圧感知部は、
前記電源電圧端と第１ノードとの間に接続された第１負荷素子と、
前記接地電圧端と前記第１ノードとの間に接続され、前記バイアス電圧をゲート入力とする第１ＮＭＯＳトランジスタと、
前記第１ノードに接続された第１インバータとを備えてなる
ことを特徴とする回路。
請求項１４に記載の半導体メモリ素子のパワーアップ回路において、
前記第１負荷素子は、前記電源電圧端と前記第１ノードとの間に接続され、前記接地電圧端の電位をゲート入力とするＰＭＯＳトランジスタで具現する
ことを特徴とする回路。
請求項１４に記載の半導体メモリ素子のパワーアップ回路において、
前記第２電源電圧感知部は、
前記電源電圧端と第２ノードとの間に接続された第２負荷素子と、
前記接地電圧端と前記第２ノードとの間に接続され、前記バイアス電圧をゲート入力とする第２ＮＭＯＳトランジスタと、
前記第２ノードに接続された第２インバータとを備え、
前記第２ＮＭＯＳトランジスタの幅が前記第１ＮＭＯＳトランジスタの幅に比べて小さい
ことを特徴とする回路。
請求項１４に記載の半導体メモリ素子のパワーアップ回路において、
前記第２電源電圧感知部は、
前記電源電圧端と第２ノードとの間に接続された第２負荷素子と、
前記接地電圧端と前記第２ノードとの間に接続され、前記バイアス電圧をゲート入力とする第２ＮＭＯＳトランジスタと、
前記第２ノードに接続された第２インバータとを備え、
前記第２負荷素子の有効抵抗値が前記第２負荷素子の有効抵抗値に比べて小さい
ことを特徴とする回路。
請求項１６または請求項１７に記載の半導体メモリ素子のパワーアップ回路において、
前記第２負荷素子は、前記電源電圧端と前記第２ノードとの間に接続され、前記接地電圧端の電位をゲート入力とするＰＭＯＳトランジスタで具現する
ことを特徴とする回路。
請求項１１に記載の半導体メモリ素子のパワーアップ回路において、
前記トリガ部は、
前記第１感知信号の制御を受けるプルアップ手段と、
前記第２感知信号の制御を受けるプルダウン手段とを備えてなる
ことを特徴とする回路。
請求項１６または請求項１７に記載の半導体メモリ素子のパワーアップ回路において、
前記トリガ部は、
前記電源電圧端と第３ノードとの間に接続され、前記第１感知信号をゲート入力とするＰＭＯＳトランジスタと、
前記接地電圧端と前記第３ノードとの間に接続され、前記第２感知信号をゲート入力とする第３ＮＭＯＳトランジスタとを備えてなる
ことを特徴とする回路。
請求項２０に記載の半導体メモリ素子のパワーアップ回路において、
前記トリガ部は、さらに、前記第３ノードに接続されたラッチ手段を備えてなる
ことを特徴とする回路。