JPH09232941A - 半導体装置及び昇圧回路 - Google Patents

Abstract

(57)【要約】 【課題】回路の起動速度を向上させながら、回路の信頼
性を確保し得る半導体装置を提供する。 【解決手段】高電位側電源Ｖ１と低電位側電源Ｖ２との
間に２つのスイッチング素子２１，２２が直列に接続さ
れ、入力信号ＩＮに基づいて前記スイッチング素子２
１，２２のいずれか一方がオンして、高電位側電源レベ
ル若しくは低電位側電源レベルの出力信号ＯＵＴが出力
される。スイッチング素子２１，２２間には、低電位側
のスイッチング素子２２に印加される電圧を降圧する降
圧手段２３が接続される。電源電圧検出回路２４は、高
電位側電源電圧Ｖ１が所定の設定レベルを越えたか否か
を検出して制御信号φＳＷを出力する。無効化回路２５
は、高電位側電源電圧Ｖ１が所定の設定レベル以下のと
き、制御信号φＳＷに基づいて、降圧手段２２の動作を
無効化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部回路を構成
するスイッチング素子の信頼性を確保するために、スイ
ッチング素子に印加される電圧を降圧する降圧手段を備
えた半導体装置に関するものである。

【０００２】近年の半導体装置では、内部回路を構成す
るトランジスタの信頼性を確保するためにそのトランジ
スタへの印加電圧を降圧する降圧手段を備えたものがあ
る。また、消費電力の低減及び信頼性の向上を図るため
に、電源電圧が低電圧化されている。従って、降圧手段
を備えながら低電源電圧で安定して動作する半導体装置
が必要となっている。

【０００３】

【従来の技術】従来の半導体装置の電源供給構成の一例
を図９に示す。外部から供給される電源Ｖccは、その電
源Ｖccを電源とする論理回路１に供給される。

【０００４】前記電源Ｖccは、内部降圧回路２で電源Ｖ
DDに降圧され、その降圧電源ＶDDを電源とする論理回路
３に供給される。前記論理回路３は、降圧電源ＶDDによ
り消費電力が低減される。

【０００５】前記電源Ｖccは、内部昇圧回路４で電源Ｖ
PPに昇圧され、その昇圧電源ＶPPを電源とする論理回路
５に供給される。前記論理回路５は、昇圧電源ＶPPによ
り、電源Ｖccより高電位の出力信号を出力して、負荷回
路の動作速度の向上を図っている。

【０００６】前記論理回路１の一例を図１０に示す。こ
の回路は、ＰチャネルＭＯＳトランジスタＴr1と、Ｎチ
ャネルＭＯＳトランジスタＴr2とで構成されるＣＭＯＳ
インバータ回路の両トランジスタ間に、ＮチャネルＭＯ
ＳトランジスタＴr3を介在させている。

【０００７】前記トランジスタＴr1，Ｔr2のゲートに入
力信号ＩＮが入力され、前記トランジスタＴr1，Ｔr3の
ドレインから出力信号ＯＵＴが出力される。前記トラン
ジスタＴr3のゲートには電源Ｖccが供給され、同トラン
ジスタＴr3は電源Ｖccの供給に基づいて、常時オン状態
に維持される。

【０００８】このような回路では、入力信号ＩＮがＨレ
ベルとなると、トランジスタＴr1がオフされるととも
に、トランジスタＴr2，Ｔr3がオンされて、出力信号Ｏ
ＵＴがＬレベルとなる。

【０００９】一方、入力信号ＩＮがＬレベルとなると、
トランジスタＴr1がオンされるとともに、トランジスタ
Ｔr2がオフされて、出力信号ＯＵＴがＨレベルとなる。
このとき、トランジスタＴr2のドレインには、トランジ
スタＴr3のしきい値をＶthn とすれば、Ｖcc−Ｖthn の
電圧が印加され、トランジスタＴr3が設けられていない
場合に比べて、Ｖthn 分低い電圧が印加されるため、ト
ランジスタＴr2の劣化を抑制して、回路寿命を伸ばすこ
とが可能となる。

【００１０】前記論理回路５の一例を図１１に示す。昇
圧電源ＶPPはＰチャネルＭＯＳトランジスタＴr4，Ｔr5
のソースに供給され、トランジスタＴr4のゲートはトラ
ンジスタＴr5のドレインに接続され、トランジスタＴr5
のゲートはトランジスタＴr4のドレインに接続される。

【００１１】前記トランジスタＴr4のドレインは、Ｎチ
ャネルＭＯＳトランジスタＴr6のドレインに接続され、
前記トランジスタＴr5のドレインは、ＮチャネルＭＯＳ
トランジスタＴr7のドレインに接続される。前記トラン
ジスタＴr6，Ｔr7のゲートには電源Ｖccが供給される。

【００１２】前記トランジスタＴr6のソースは、Ｎチャ
ネルＭＯＳトランジスタＴr8を介してグランドＧＮＤに
接続され、前記トランジスタＴr7のソースは、Ｎチャネ
ルＭＯＳトランジスタＴr9を介してグランドＧＮＤに接
続される。

【００１３】前記トランジスタＴr8のゲートには入力信
号ＩＮが入力され、前記トランジスタＴr9のゲートには
入力信号ＩＮがインバータ回路６を介して入力される。
そして、前記トランジスタＴr5，Ｔr7のドレインから出
力信号ＯＵＴが出力される。

【００１４】このように構成された回路では、入力信号
ＩＮがＨレベルとなれば、トランジスタＴr8がオンされ
るとともに、トランジスタＴr9がオフされて、出力信号
ＯＵＴはＨレベルとなる。

【００１５】このとき、トランジスタＴr9のドレインに
は、トランジスタＴr7のしきい値をＶthn とすれば、Ｖ
PP−Ｖthn の電圧が印加され、トランジスタＴr7が設け
られていない場合に比べて、Ｖthn 分低い電圧が印加さ
れるため、トランジスタＴr9の劣化を抑制して、回路の
信頼性を確保することが可能となる。

【００１６】また、入力信号ＩＮがＬレベルとなれば、
トランジスタＴr8がオフされるとともに、トランジスタ
Ｔr9がオンされて、出力信号ＯＵＴはＬレベルとなる。
このとき、トランジスタＴr8のドレインには、トランジ
スタＴr6のしきい値をＶthn とすれば、ＶPP−Ｖthn の
電圧が印加され、トランジスタＴr6が設けられていない
場合に比べて、Ｖthn 分低い電圧が印加されるため、ト
ランジスタＴr8の劣化を抑制して、回路の信頼性を確保
することが可能となる。

【００１７】

【発明が解決しようとする課題】ところが、図１０に示
す回路ではトランジスタＴr3の動作によりトランジスタ
Ｔr2のドレイン電位はＶcc−Ｖthn となるため、電源Ｖ
ccがＶthn 以下の電圧では、トランジスタＴr2が入力信
号ＩＮに反応しない。また、Ｖthn 以上においても、Ｎ
チャネルＭＯＳトランジスタが２つ直列に入っているた
め、電源Ｖcc低い領域では能力が低く、回路として有効
に動作しない。

【００１８】図１１に示す回路においても、トランジス
タＴr6，Ｔr7の動作によりトランジスタＴr8，Ｔr9のド
レイン電位はＶcc−Ｖthn となるため、電源ＶccがＶth
n 以下の電圧では、トランジスタＴr8，Ｔr9が入力信号
ＩＮに反応しない。

【００１９】同様に、Ｖthn 以上の電源Ｖccの低い領域
では、回路として有効に動作せず、回路の体電圧での電
源マージン不足の原因となっている。また、電源Ｖccの
立ち上がり時にも、電源Ｖccが十分に立ち上がってから
しか動作せず、動作速度を低下させている。

【００２０】この発明の目的は、回路の低電源電圧での
動作マージンさせ、かつ動作速度をを向上させながら、
回路の信頼性を確保し得る半導体装置を提供することに
ある。

【００２１】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、高電位側電源Ｖ１と低電位側電
源Ｖ２との間に２つのスイッチング素子２１，２２が直
列に接続され、入力信号ＩＮに基づいて前記スイッチン
グ素子２１，２２のいずれか一方がオンして、高電位側
電源レベル若しくは低電位側電源レベルの出力信号ＯＵ
Ｔが出力される。前記スイッチング素子２１，２２間に
は、低電位側のスイッチング素子２２に印加される電圧
を降圧する降圧手段２３が接続される。電源電圧検出回
路２４は、前記高電位側電源電圧Ｖ１が所定の設定レベ
ルを越えたか否かを検出して制御信号φＳＷを出力す
る。無効化回路２５は、前記高電位側電源電圧Ｖ１が所
定の設定レベル以下のとき、前記制御信号φＳＷに基づ
いて、前記降圧手段２２の動作を無効化する。

【００２２】請求項２では、高電位側電源と低電位側電
源との間にＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとが直列に接続され、入力信号に基
づいて前記ＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタのいずれか一方がオンされて、高
電位側電源レベル若しくは低電位側電源レベルの出力信
号が出力される。前記トランジスタ間には、前記Ｎチャ
ネルＭＯＳトランジスタのドレインに印加される電圧を
そのしきい値分降圧する降圧トランジスタが接続され
る。電源電圧検出回路は、前記高電位側電源電圧が所定
の設定レベルを越えたか否かを検出して制御信号を出力
する。無効化回路は、前記高電位側電源電圧が前記設定
レベル以下のとき、前記制御信号に基づいて、前記降圧
トランジスタの動作を無効化する。

【００２３】請求項３では、前記無効化回路は、前記論
理回路と、該論理回路から降圧トランジスタを省略した
無降圧論理回路とが並列に接続され、前記制御信号に基
づいて、高電位側電源電圧が前記設定レベル以下のとき
前記無降圧論理回路が活性化されるとともに前記論理回
路が不活性化され、高電位側電源電圧が前記設定レベル
を越えたとき、前記無降圧論理回路が不活性化されると
ともに前記論理回路が活性化される。

【００２４】請求項４では、前記無効化回路は、前記制
御信号に基づいて、前記降圧トランジスタのゲート電圧
を引き上げて、該降圧トランジスタのしきい値を引き上
げるゲート電圧調整回路で構成される。

【００２５】請求項５では、前記電源電圧検出回路は、
高電位側電源電圧の第一の設定レベルを検出して第一の
制御信号を出力し、高電位側電源電圧の前記第一の設定
レベルより高い第二の設定レベルを検出して第二の制御
信号を出力し、前記無効化回路は、高電位側電源電圧の
上昇に基づいて、前記第一の制御信号が入力されるまで
は前記無降圧論理回路だけを活性化し、前記第一の制御
信号が入力されてから前記第二の制御信号が入力される
までは、前記無降圧論理回路と前記論理回路とを活性化
し、前記第二の制御信号の入力に基づいて、前記論理回
路だけを活性化する。

【００２６】請求項６では、請求項２〜５のいずれかに
記載の前記論理回路及び無降圧論理回路に入力信号とし
てクロック信号が入力され、前記論理回路及び無降圧論
理回路から出力される相補信号に基づいて昇圧電源電圧
が生成される。

【００２７】（作用）請求項１では、高電位側電源電圧
Ｖ１が所定の設定レベル以下のとき、降圧手段２３の動
作が無効化されて、低電位側のスイッチング素子２２に
印加される電圧は降圧されず、高電位側電源電圧Ｖ１が
所定の設定レベルを越えると、降圧手段２３が動作して
低電位側のスイッチング素子２２に印加される電圧が降
圧される。

【００２８】請求項２では、高電位側電源電圧が所定の
設定レベル以下のとき、降圧トランジスタの動作が無効
化されて、ＮチャネルＭＯＳトランジスタに印加される
電圧は降圧されず、高電位側電源電圧が所定の設定レベ
ルを越えると、降圧トランジスタが動作してＮチャネル
ＭＯＳトランジスタに印加される電圧が降圧される。

【００２９】請求項３では、高電位側電源電圧が所定の
設定レベル以下のとき、制御信号に基づいて降圧トラン
ジスタを持たない無降圧論理回路が活性化されて入力信
号に基づいて動作し、高電位側電源電圧が所定の設定レ
ベルを越えると、降圧トランジスタを備えた論理回路が
活性化されて、入力信号に基づいて動作する。

【００３０】請求項４では、高電位側電源電圧が所定の
設定レベル以下のとき、降圧トランジスタのゲート電圧
が引き上げられて、その降圧動作が無効化される。高電
位側電源電圧が所定の設定レベルを越えると、降圧トラ
ンジスタによりＮチャネルＭＯＳトランジスタに印加さ
れる電圧が降圧される。

【００３１】請求項５では、高電位側電源電圧が第一の
設定レベルに達するまでは、降圧トランジスタを持たな
い無降圧論理回路だけが動作し、第一の設定レベルに達
した後、第二の設定レベルに達するまでは、無降圧論理
回路及び降圧トランジスタを備えた論理回路とが並行し
て動作し、第二の設定レベルを越えると、論理回路だけ
が動作する。

【００３２】請求項６では、前記論理回路及び無降圧論
理回路の出力信号に基づいて、昇圧動作が行われる。

【００３３】

【発明の実施の形態】

（第一の実施の形態）図２は、この発明を半導体記憶装
置の昇圧回路に具体化した第一の実施の形態を示す。

【００３４】リングオシレータ１１は、５段のインバー
タ回路が環状に接続され、電源Ｖccの供給に基づいて発
振して、一定のクロック信号ＣＬＫを出力する。前記ク
ロック信号ＣＬＫは、インバータ回路１２に入力され、
そのインバータ回路１２の出力信号は、容量Ｃの一方の
端子に入力される。前記容量Ｃの他方の端子はＰチャネ
ルＭＯＳトランジスタＴr11 を介して出力端子Ｔo に接
続されるとともに、ＰチャネルＭＯＳトランジスタＴr1
2 を介して電源Ｖccに接続される。

【００３５】前記クロック信号ＣＬＫの反転信号である
クロック信号ＣＬＫＸは、スイッチ回路１３ａを介し
て、端子Ｔ1H，Ｔ1Lのいずれかに出力される。前記スイ
ッチ回路１３ａは、制御信号φＳＷがＬレベルとなった
とき、クロック信号ＣＬＫＸを端子Ｔ1Lに出力し、制御
信号φＳＷがＨレベルとなったとき、クロック信号ＣＬ
ＫＸを端子Ｔ1Hに出力する。

【００３６】前記クロック信号ＣＬＫは、スイッチ回路
１３ｂを介して、端子Ｔ2H，Ｔ2Lのいずれかに出力され
る。前記スイッチ回路１３ｂは、制御信号φＳＷがＬレ
ベルとなったとき、クロック信号ＣＬＫを端子Ｔ2Lに出
力し、制御信号φＳＷがＨレベルとなったとき、クロッ
ク信号ＣＬＫを端子Ｔ2Hに出力する。

【００３７】前記トランジスタＴr11 のゲートは、スイ
ッチ回路１３ｃを介して、端子Ｔ3H，Ｔ3Lのいずれかに
接続される。前記スイッチ回路１３ｃは、制御信号φＳ
ＷがＬレベルとなったとき、トランジスタＴr11 のゲー
トを端子Ｔ3Lに接続し、制御信号φＳＷがＨレベルとな
ったとき、トランジスタＴr11 のゲートを端子Ｔ3Hに接
続する。

【００３８】前記トランジスタＴr12 のゲートは、スイ
ッチ回路１３ｄを介して、端子Ｔ4H，Ｔ4Lのいずれかに
接続される。前記スイッチ回路１３ｄは、制御信号φＳ
ＷがＬレベルとなったとき、トランジスタＴr12 のゲー
トを端子Ｔ4Lに接続し、制御信号φＳＷがＨレベルとな
ったとき、トランジスタＴr12 のゲートを端子Ｔ4Hに接
続する。

【００３９】ＰチャネルＭＯＳトランジスタＴr13 ，Ｔ
r14 及びＮチャネルＭＯＳトランジスタＴr15 〜Ｔr18
からなるレベル変換回路１４ａは、図１１に示す前記従
来例と同一構成である。

【００４０】すなわち、昇圧電源ＶPPはＰチャネルＭＯ
ＳトランジスタＴr13 ，Ｔr14 のソースに供給され、ト
ランジスタＴr13 のゲートはトランジスタＴr14 のドレ
インに接続され、トランジスタＴr14 のゲートはトラン
ジスタＴr13 のドレインに接続される。

【００４１】前記トランジスタＴr13 のドレインは、Ｎ
チャネルＭＯＳトランジスタＴr15のドレインに接続さ
れ、前記トランジスタＴr14 のドレインは、Ｎチャネル
ＭＯＳトランジスタＴr16 のドレインに接続される。前
記トランジスタＴr15 ，Ｔr16 のゲートには電源Ｖccが
供給される。

【００４２】前記トランジスタＴr15 のソースは、Ｎチ
ャネルＭＯＳトランジスタＴr17 を介してグランドＧＮ
Ｄに接続され、前記トランジスタＴr16 のソースは、Ｎ
チャネルＭＯＳトランジスタＴr18 を介してグランドＧ
ＮＤに接続される。

【００４３】前記トランジスタＴr17 のゲートは、前記
端子Ｔ2Hに接続され、前記トランジスタＴr18 のゲート
は、前記端子Ｔ1Hに接続される。そして、前記トランジ
スタＴr14 ，Ｔr16 のドレインから出力信号を出力す
る。

【００４４】このようなレベル変換回路１４ｂでは、端
子Ｔ2H，ＴIHにクロック信号ＣＬＫ，ＣＬＫＸが入力さ
れると、トランジスタＴr17 ，Ｔr18 の一方がオンされ
るとともに、他方がオフされる。

【００４５】そして、電源ＶccとグランドＧＮＤとの電
位差を振幅とするクロック信号ＣＬＫ，ＣＬＫＸに基づ
いて、電源ＶPPとグランドＧＮＤとの電位差を振幅とす
る出力信号を出力する。

【００４６】また、トランジスタＴr17 がオフされると
きは、トランジスタＴr15 の動作により、トランジスタ
Ｔr17 のドレインには電源ＶPPが印加されることはな
く、Ｖcc−Ｖthn が印加されるので、トランジスタＴr1
7 の劣化が抑制される。

【００４７】また、トランジスタＴr18 がオフされると
きは、トランジスタＴr16 の動作により、トランジスタ
Ｔr18 のドレインには電源ＶPPが印加されることはな
く、Ｖcc−Ｖthn が印加されるので、トランジスタＴr1
8 の劣化が抑制される。従って、トランジスタＴr15 ，
Ｔr16 は降圧トランジスタとして動作する。

【００４８】前記トランジスタＴr14 ，Ｔr16 のドレイ
ンは、端子Ｔ3Hに接続されるとともに、インバータ回路
１５ａを構成するＰチャネルＭＯＳトランジスタＴr19
及びＮチャネルＭＯＳトランジスタＴr21 のゲートに接
続される。

【００４９】前記トランジスタＴr19 のソースは、電源
ＶPPに接続され、ドレインはＮチャネルＭＯＳトランジ
スタＴr20 のドレインに接続される。前記トランジスタ
Ｔr20 のゲートは電源Ｖccに接続され、ソースは前記ト
ランジスタＴr21 のドレインに接続され、同トランジス
タＴr21 のソースはグランドＧＮＤに接続される。

【００５０】前記トランジスタＴr19 ，Ｔr20 のドレイ
ンから出力される出力信号は、前記端子Ｔ4Hに出力され
る。このようなインバータ回路１５ａでは、入力信号が
Ｈレベルであれば、トランジスタＴr19 がオフされると
ともに、トランジスタＴr21 がオンされて、出力信号は
Ｌレベルとなる。

【００５１】また、入力信号がＬレベルであれば、トラ
ンジスタＴr19 がオンされるとともに、トランジスタＴ
r21 がオフされて、出力信号はＨレベルとなる。このと
き、トランジスタＴr20 の動作により、トランジスタＴ
r21 のドレインには電源ＶPPが印加されることはなく、
Ｖcc−Ｖthn が印加されるので、トランジスタＴr21の
劣化が抑制される。従って、トランジスタＴr20 は降圧
トランジスタとして動作する。

【００５２】ＰチャネルＭＯＳトランジスタＴr22 ，Ｔ
r23 及びＮチャネルＭＯＳトランジスタＴr24 ，Ｔr25
はレベル変換回路１４ｂを構成する。すなわち、昇圧電
源ＶPPはトランジスタＴr22 ，Ｔr23 のソースに供給さ
れ、トランジスタＴr22 のゲートはトランジスタＴr23
のドレインに接続され、トランジスタＴr23 のゲートは
トランジスタＴr22 のドレインに接続される。

【００５３】前記トランジスタＴr22 のドレインは、Ｎ
チャネルＭＯＳトランジスタＴr24のドレインに接続さ
れ、同トランジスタＴr24 のソースは、グランドＧＮＤ
に接続される。

【００５４】前記トランジスタＴr23 のドレインは、Ｎ
チャネルＭＯＳトランジスタＴr25のドレインに接続さ
れ、同トランジスタＴr25 のソースは、ＧＮＤに接続さ
れる。

【００５５】前記トランジスタＴr24 のゲートは、前記
端子Ｔ2Lに接続され、前記トランジスタＴr25 のゲート
は、前記端子Ｔ1Lに接続される。そして、前記トランジ
スタＴr23 ，Ｔr25 のドレインから出力信号が出力され
る。

【００５６】このようなレベル変換回路１４ｂでは、端
子Ｔ2L，ＴILにクロック信号ＣＬＫ，ＣＬＫＸが入力さ
れると、トランジスタＴr24 ，Ｔr25 の一方がオンされ
るとともに、他方がオフされる。

【００５７】そして、電源ＶccとグランドＧＮＤとの電
位差を振幅とするクロック信号ＣＬＫ，ＣＬＫＸに基づ
いて、電源ＶPPとグランドＧＮＤとの電位差を振幅とす
る出力信号を出力する。

【００５８】前記トランジスタＴr23 ，Ｔr25 のドレイ
ンは、端子Ｔ3Lに接続されるとともに、インバータ回路
１５ｂを構成するＰチャネルＭＯＳトランジスタＴr26
及びＮチャネルＭＯＳトランジスタＴr27 のゲートに接
続される。

【００５９】前記トランジスタＴr26 のソースは、電源
ＶPPに接続され、ドレインは前記トランジスタＴr27 の
ドレインに接続される。前記トランジスタＴr27 のソー
スはグランドＧＮＤに接続される。

【００６０】前記トランジスタＴr26 ，Ｔr27 のドレイ
ンから出力される出力信号は、前記端子Ｔ4Lに出力され
る。前記制御信号φＳＷを生成する電源電圧検出回路１
６を図３に示す。電源Ｖccは抵抗Ｒ１に供給され、その
抵抗Ｒ１は抵抗Ｒ２を介してグランドＧＮＤに接続され
る。前記抵抗Ｒ１，Ｒ２は同一抵抗値で、かつ電源Ｖcc
から抵抗Ｒ１，Ｒ２を介してグランドＧＮＤに流れる消
費電流を十分に小さくできる高抵抗として設定される。

【００６１】前記抵抗Ｒ１，Ｒ２の接続点であるノード
Ｎ１は、ＮチャネルＭＯＳトランジスタＴr28 のゲート
に接続され、同トランジスタＴr28 のドレインは抵抗Ｒ
３を介して電源Ｖccに接続され、ソースはグランドＧＮ
Ｄに接続される。

【００６２】前記トランジスタＴr28 のドレインは、イ
ンバータ回路１７の入力端子に接続され、同インバータ
回路１７から前記制御信号φＳＷが出力される。このよ
うに構成された電源電圧検出回路１６の動作を図４に従
って説明する。電源Ｖccの投入時において、電源Ｖccレ
ベルが上昇すると、ノードＮ１の電位は電源Ｖccレベル
の上昇の傾きのＲ２／（Ｒ１＋Ｒ２）の傾きで上昇す
る。

【００６３】ノードＮ１がトランジスタＴr28 のしきい
値Ｖthn を越えるまでは、インバータ回路１７の入力信
号は電源Ｖccレベルとなるため、制御信号φＳＷはＬレ
ベルとなる。

【００６４】ノードＮ１がトランジスタＴr28 のしきい
値Ｖthn を越えると、トランジスタＴr28 がオンされ
て、インバータ回路１７の入力信号はＬレベルとなり、
制御信号φＳＷはＨレベルとなる。

【００６５】制御信号φＳＷがＨレベルとなるときの電
源Ｖccレベルは、前記レベル変換回路１４ａ及びインバ
ータ回路１５ａが正常に動作する電源Ｖccレベルとなる
ように設定されている。

【００６６】上記のように構成された昇圧回路の動作を
説明する。電源Ｖccを投入すると、リングオシレータ１
１からクロック信号ＣＬＫ，ＣＬＫＸが出力される。電
源電圧制御回路１６のノードＮ１がしきい値Ｖthn を越
えるまでは、制御信号φＳＷがＬレベルとなるため、ス
イッチ回路１３ａ〜１３ｄは端子ＴIL〜Ｔ4Lに接続され
る。

【００６７】すると、図２に示すように、クロック信号
ＣＬＫ，ＣＬＫＸはレベル変換回路１４ｂに出力され、
レベル変換回路１４ｂの出力信号がトランジスタＴr11
のゲートに出力され、インバータ回路１５ｂの出力信号
がトランジスタＴr12 のゲートに出力される。このと
き、クロック信号ＣＬＫ，ＣＬＫＸはレベル変換回路１
４ａに出力されないので、レベル変換回路１４ａは不活
性化されている。

【００６８】この状態では、インバータ回路１２の出力
信号がＬレベルとなるとき、トランジスタＴr12 がオン
されるとともにトランジスタＴr11 がオフされて、容量
Ｃが充電され、次いでクロック信号ＣＬＫ，ＣＬＫＸの
反転により、インバータ回路１２の出力信号がＨレベル
となり、同時にトランジスタＴr12 がオフされるととも
にトランジスタＴr11 がオンされる。

【００６９】すると、容量ＣのトランジスタＴr11 ，Ｔ
r12 側の端子が容量結合により昇圧され、その昇圧電圧
が出力端子Ｔo から昇圧電源ＶPPとして出力される。次
いで、クロック信号ＣＬＫ，ＣＬＫＸの反転により、イ
ンバータ回路１２の出力信号がＬレベルとなり、トラン
ジスタＴr12 がオンされるとともにトランジスタＴr11
がオフされて、容量Ｃが充電される。このような動作の
繰り返しにより、昇圧電源ＶPPの電位が上昇する。

【００７０】次いで、ノードＮ１がしきい値Ｖthn を越
えると、制御信号φＳＷがＨレベルとなるため、スイッ
チ回路１３ａ〜１３ｄは端子ＴIH〜Ｔ4Hに接続される。
すると、レベル変換回路１４ａにクロック信号ＣＬＫ，
ＣＬＫＸが入力され、レベル変換回路１４ａの出力信号
がトランジスタＴr11 のゲートに出力され、インバータ
回路１５ａの出力信号がトランジスタＴr12 のゲートに
出力される。

【００７１】このとき、レベル変換回路１４ｂにはクロ
ック信号ＣＬＫ，ＣＬＫＸが入力されないので、レベル
変換回路１４ｂは不活性化されている。この状態では、
上記と同様にインバータ回路１２の出力信号の反転動作
とともに、トランジスタＴr11 ，Ｔr12 が交互にオンさ
れて、昇圧電源ＶPPが出力される。

【００７２】このような動作により、昇圧電源ＶPPは理
論上電源Ｖccの２倍のレベルまで昇圧される。上記のよ
うな昇圧回路では、次に示す作用効果を得ることができ
る。 （イ）降圧トランジスタＴr15 ，Ｔr16 を備えたレベル
変換回路１４ａ及び降圧トランジスタＴr20 を備えたイ
ンバータ回路１５ａと、降圧トランジスタを持たないレ
ベル変換回路１４ｂ及びインバータ回路１５ｂを設け、
電源Ｖccの投入時に同電源Ｖccがしきい値Ｖthn を越え
るまでは、レベル変換回路１４ｂ及びインバータ回路１
５ｂを作動させ、ノードＮ１がしきい値Ｖthn を越えた
後は、レベル変換回路１４ａ及びインバータ回路１５ａ
を作動させた。

【００７３】従って、電源Ｖccが設定電圧以下の状態、
つまり降圧手段を持つ回路が正常に動作できない状態で
は、クロック信号ＣＬＫ，ＣＬＫＸに基づいてレベル変
換回路１４ｂ及びインバータ回路１５ｂを作動させて、
トランジスタＴr11 ，Ｔr12を駆動することができるの
で、回路の正常動作が保証される。

【００７４】このとき、レベル変換回路１４ｂ及びイン
バータ回路１５ｂが作動するのは、電源Ｖccが低い電圧
であるとともに、昇圧電源ＶPPが十分に昇圧されない間
であるため、レベル変換回路１４ｂ及びインバータ回路
１５ｂを構成するトランジスタＴr24 ，Ｔr25 ，Ｔr27
は、ほとんど劣化しない。 （ロ）電源Ｖccが設定電圧を越えた後は、クロック信号
ＣＬＫ，ＣＬＫＸに基づいてレベル変換回路１４ａ及び
インバータ回路１５ａを作動させて、トランジスタＴr1
1 ，Ｔr12 を駆動することができる。

【００７５】従って、降圧トランジスタＴr15 ，Ｔr16
，Ｔr20 によりトランジスタＴr17，Ｔr18 ，Ｔr21 の
ドレインに印加される電圧を降圧して、同トランジスタ
Ｔr17 ，Ｔr18 ，Ｔr21 の劣化を抑制しながら、トラン
ジスタＴr11 ，Ｔr12 を駆動して、昇圧動作を行うこと
ができる。 （第二の実施の形態）図５は、第二の実施の形態を示
す。前記実施の形態では、制御信号φＳＷにより、降圧
トランジスタを備えたレベル変換回路１４ａ及びインバ
ータ回路１５ａと、降圧トランジスタを持たないレベル
変換回路１４ｂ及びインバータ回路１５ｂとを切り換え
る構成としたが、この実施の形態では、降圧トランジス
タを備えたレベル変換回路及びインバータ回路で動作す
る第一の昇圧回路１８ａと、降圧トランジスタを持たな
いレベル変換回路及びインバータ回路で動作する第二の
昇圧回路１８ｂとを備え、第一の昇圧回路１８ａから出
力される昇圧電源ＶPP1 と、第二の昇圧回路１８ｂから
出力される昇圧電源ＶPP2 とを制御信号φＳＷにより切
り換える構成としたものである。

【００７６】上記のような昇圧回路では、電源Ｖccが前
記設定電圧を越えるまでは、第二の昇圧回路１８ｂから
出力される昇圧電源ＶPP2 が昇圧電源ＶPPとして出力さ
れ、電源Ｖccが前記設定電圧を越えた後は、第一の昇圧
回路１８ａから出力される昇圧電源ＶPP1 が昇圧電源Ｖ
PPとして出力される。

【００７７】上記のような昇圧回路では、前記第一の実
施の形態と同様に、回路の低でん津での動作を保証し、
動作速度を向上させることができる。また、第二の昇圧
回路１８ｂのレベル変換回路及びインバータ回路を構成
するＮチャネルＭＯＳトランジスタの劣化を防止するた
めに、制御信号φＳＷがＨレベルとなったときには、ク
ロック信号ＣＬＫ，ＣＬＫＸの第二の昇圧回路１８ｂの
レベル変換回路への供給を停止して、そのレベル変換回
路を不活性化するようにしてもよい。 （第三の実施の形態）図６は、第三の実施の形態を示
す。この実施の形態は、降圧トランジスタのゲート電圧
を調節する構成としたものである。例えば前記第一の実
施の形態のインバータ回路１５ａにおいて、降圧トラン
ジスタＴr20 のゲートにスイッチ回路１３ｅを介して電
源Ｖcc若しくは昇圧電源ＶPPを供給する。

【００７８】前記スイッチ回路１３ｅは、前記制御信号
φＳＷがＬレベルのとき、昇圧電源ＶPPを降圧トランジ
スタＴr20 のゲートに供給し、前記制御信号φＳＷがＨ
レベルのとき、電源Ｖccを降圧トランジスタＴr20 のゲ
ートに供給する。

【００７９】また、前記レベル変換回路１４ａの降圧ト
ランジスタＴr15 ，Ｔr16 においても同様にゲート電圧
を調節する。このような構成とすれば、電源Ｖccが前記
設定電圧を越えるまでは、降圧トランジスタＴr15 ，Ｔ
r16 ，Ｔr20 のゲートに昇圧電源ＶPPを供給して、トラ
ンジスタＴr17 ，Ｔr18 ，Ｔr21 のドレイン電位の低下
を防止することにより、回路の起動速度を向上させるこ
とができる。

【００８０】また、電源Ｖccが前記設定電圧を越えた後
は、降圧トランジスタＴr15 ，Ｔr16 ，Ｔr20 のゲート
に電源Ｖccを供給して、トランジスタＴr17 ，Ｔr18 ，
Ｔr21 のドレイン電位をＶcc−Ｖthn に降圧することに
より、同トランジスタＴr17，Ｔr18 ，Ｔr21 の劣化を
防止することができる。

【００８１】従って、前記第一の実施の形態と同様な作
用効果を得ることができるとともに、レベル変換回路１
４ｂ及びインバータ回路１５ｂを省略することができる
ので、昇圧回路の回路面積を縮小することができる。 （第四の実施の形態）図７は、第四の実施の形態を示
す。この実施の形態は、前記第一の実施の形態の電源電
圧検出回路１６の別の形態を示すものであり、第一の電
源電圧検出回路１６ａと、第二の電源電圧検出回路１６
ｂとから構成される。

【００８２】第一の電源電圧検出回路１６ａは、電源Ｖ
ccとグランドＧＮＤとの間に抵抗Ｒ４，Ｒ５が接続さ
れ、その接続点であるノードＮ２がＮチャネルＭＯＳト
ランジスタＴr30 のゲートに接続される。

【００８３】前記トランジスタＴr30 のドレインは、抵
抗Ｒ６を介して電源Ｖccに接続され、ソースはグランド
ＧＮＤに接続される。前記トランジスタＴr30 のドレイ
ンは、インバータ回路１９ａの入力端子に接続され、そ
のインバータ回路１９ａの出力信号はインバータ回路１
９ｂを介して、制御信号φＳＷ１として出力される。

【００８４】第二の電源電圧検出回路１６ｂは、電源Ｖ
ccとグランドＧＮＤとの間に抵抗Ｒ７，Ｒ８が接続さ
れ、その接続点であるノードＮ３がＮチャネルＭＯＳト
ランジスタＴr31 のゲートに接続される。

【００８５】前記トランジスタＴr31 のドレインは、抵
抗Ｒ９を介して電源Ｖccに接続され、ソースはグランド
ＧＮＤに接続される。前記トランジスタＴr31 のドレイ
ンは、インバータ回路１９ｃの入力端子に接続され、そ
のインバータ回路１９ａの出力信号が、制御信号φＳＷ
２として出力される。

【００８６】前記トランジスタＴr30 ，Ｔr31 のしきい
値Ｖthn は同一値であり、各抵抗Ｒ４，Ｒ５とＲ７，Ｒ
８の抵抗値は、前記ノードＮ３の電位の方がノードＮ２
の電位より高くなるように設定されている。

【００８７】前記制御信号φＳＷ１は、前記レベル変換
回路１４ｂにクロック信号ＣＬＫ，ＣＬＫＸを供給する
スイッチ回路と、レベル変換回路１４ｂ及びインバータ
回路１５ｂの出力信号をトランジスタＴr11 ，Ｔr12 の
ゲートに供給するスイッチ回路とに出力される。

【００８８】そして、制御信号φＳＷ１がＨレベルとな
ると、各スイッチ回路が導通して、クロック信号ＣＬ
Ｋ，ＣＬＫＸがレベル変換回路１４ｂに供給されるとと
もに、レベル変換回路１４ｂ及びインバータ回路１５ｂ
の出力信号がトランジスタＴr11 ，Ｔr12 のゲートに供
給される。

【００８９】前記制御信号φＳＷ２は、前記レベル変換
回路１４ａにクロック信号ＣＬＫ，ＣＬＫＸを供給する
スイッチ回路と、レベル変換回路１４ａ及びインバータ
回路１５ａの出力信号をトランジスタＴr11 ，Ｔr12 の
ゲートに供給するスイッチ回路とに出力される。

【００９０】そして、制御信号φＳＷ２がＨレベルとな
ると、各スイッチ回路が導通して、クロック信号ＣＬ
Ｋ，ＣＬＫＸがレベル変換回路１４ａに供給されるとと
もに、レベル変換回路１４ａ及びインバータ回路１５ａ
の出力信号がトランジスタＴr11 ，Ｔr12 のゲートに供
給される。

【００９１】このように構成された電源電圧検出回路１
６ａ，１６ｂの動作を図８に従って説明する。電源Ｖcc
の投入により、電源Ｖccレベルが上昇すると、ノードＮ
２，Ｎ３の電位が上昇する。ノードＮ３はノードＮ２よ
り急峻な傾きで上昇する。

【００９２】ノードＮ２がしきい値Ｖthn を越えないと
き、インバータ回路１９ａの入力レベルは電源Ｖccレベ
ルとなり、制御信号φＳＷ１がＨレベルとなる。ノード
Ｎ３がしきい値Ｖthn を越えないとき、インバータ回路
１９ｃの入力レベルは電源Ｖccレベルとなり、制御信号
φＳＷ２がＬレベルとなる。

【００９３】ノードＮ３がノードＮ２に先立ってしきい
値Ｖthn を越えると、インバータ回路１９ｃの入力レベ
ルはグランドＧＮＤレベルとなり、制御信号φＳＷ２が
Ｈレベルとなる。

【００９４】次いで、ノードＮ２がしきい値Ｖthn を越
えると、インバータ回路１９ａの入力レベルはグランド
ＧＮＤレベルとなり、制御信号φＳＷ１がＬレベルとな
る。このような動作により、電源Ｖccの投入からノード
Ｎ３がしきい値Ｖthn を越えるまでの時間ｔ１では、制
御信号φＳＷ１はＨレベル、制御信号φＳＷ２がＬレベ
ルとなる。

【００９５】次いで、ノードＮ３がしきい値Ｖthn を越
えてから、ノードＮ２がしきい値Ｖthn を越えるまでの
時間ｔ２では、制御信号φＳＷ１，φＳＷ２はともにＨ
レベルとなる。

【００９６】次いで、ノードＮ２がしきい値Ｖthn を越
えた後の時間ｔ３では、制御信号φＳＷ１はＬレベル、
制御信号φＳＷ２がＨレベルとなる。このような電源電
圧検出回路１６ａ，１６ｂにより、図２に示す昇圧回路
を駆動すれば、時間ｔ１でレベル変換回路１４ｂにクロ
ック信号ＣＬＫ，ＣＬＫＸが供給され、レベル変換回路
１４ｂ及びインバータ回路１５ｂの出力信号がトランジ
スタＴr11 ，Ｔr12 のゲートに供給されて、昇圧動作が
行われる。

【００９７】次いで、時間ｔ２ではレベル変換回路１４
ａ，１４ｂにクロック信号ＣＬＫ，ＣＬＫＸが供給さ
れ、レベル変換回路１４ａ，１４ｂ及びインバータ回路
１５ａ，１５ｂの出力信号がトランジスタＴr11 ，Ｔr1
2 のゲートに供給されて、昇圧動作が行われる。次い
で、時間ｔ３ではレベル変換回路１４ａにクロック信号
ＣＬＫ，ＣＬＫＸが供給され、レベル変換回路１４ａ及
びインバータ回路１５ａの出力信号がトランジスタＴr1
1 ，Ｔr12 のゲートに供給されて、昇圧動作が行われ
る。

【００９８】上記のような昇圧回路では、前記第一の実
施の形態の作用効果に加えて、次のような作用効果を得
ることができる。 （イ）電源Ｖccの投入時に、レベル変換回路１４ｂとイ
ンバータ回路１５ｂとが動作している状態から、レベル
変換回路１４ａ，１４ｂとインバータ回路１５ａ，１５
ｂとがともに動作している状態を経て、レベル変換回路
１４ｂとインバータ回路１５ｂとが動作している状態に
移行する。

【００９９】従って、レベル変換回路１４ｂ及びインバ
ータ回路１５ｂの動作から、レベル変換回路１４ａ及び
インバータ回路１５ａの動作への切り換わりが円滑に行
われて、昇圧動作を途切れなく行うことができる。

【０１００】

【発明の効果】以上詳述したように、この発明は回路の
低電圧での動作マージンと、起動速度を向上させなが
ら、回路の信頼性を確保し得る半導体装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第一の実施の形態を示す回路図である。

【図３】 第一の実施の形態の電源電圧検出回路を示す
回路図である。

【図４】 図３の電源電圧検出回路の動作特性図であ
る。

【図５】 第二の実施の形態を示す回路図である。

【図６】 第三の実施の形態を示す回路図である。

【図７】 第四の実施の形態を示す回路図である。

【図８】 第四の実施の形態の動作特性図である。

【図９】 半導体装置の電源供給構成を示す説明図であ
る。

【図１０】従来例を示す回路図である。

【図１１】従来例を示す回路図である。

【符号の説明】 ２１，２２ スイッチング素子 ２３ 降圧手段 ２４ 電源電圧検出回路 ２５ 無効化回路 Ｖ１ 高電位側電源 Ｖ２ 低電位側電源 ＩＮ 入力信号 ＯＵＴ 出力信号 φＳＷ 制御信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 高電位側電源と低電位側電源との間に２
   つのスイッチング素子を直列に接続し、入力信号に基づ
   いて前記スイッチング素子のいずれか一方をオンさせ
   て、高電位側電源レベル若しくは低電位側電源レベルの
   出力信号を出力し、前記スイッチング素子間には、低電
   位側のスイッチング素子に印加される電圧を降圧する降
   圧手段を接続した論理回路を備えた半導体装置であっ
   て、 前記高電位側電源電圧が所定の設定レベルを越えたか否
   かを検出して制御信号を出力する電源電圧検出回路と、 前記高電位側電源電圧が所定の設定レベル以下のとき、
   前記制御信号に基づいて、前記降圧手段の動作を無効化
   する無効化回路とを備えたことを特徴とする半導体装
   置。
2. 【請求項２】 高電位側電源と低電位側電源との間にＰ
   チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
   ジスタとを直列に接続し、入力信号に基づいて前記Ｐチ
   ャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラン
   ジスタのいずれか一方をオンさせて、高電位側電源レベ
   ル若しくは低電位側電源レベルの出力信号を出力し、前
   記トランジスタ間には、前記ＮチャネルＭＯＳトランジ
   スタのドレインに印加される電圧をそのしきい値分降圧
   する降圧トランジスタを接続した論理回路を備えた半導
   体装置であって、 前記高電位側電源電圧が所定の設定レベルを越えたか否
   かを検出して制御信号を出力する電源電圧検出回路と、 前記高電位側電源電圧が前記設定レベル以下のとき、前
   記制御信号に基づいて、前記降圧トランジスタの動作を
   無効化する無効化回路とを備えたことを特徴とする半導
   体装置。
3. 【請求項３】 前記無効化回路は、前記論理回路と、該
   論理回路から降圧トランジスタを省略した無降圧論理回
   路とを並列に接続し、前記制御信号に基づいて、高電位
   側電源電圧が前記設定レベル以下のとき前記無降圧論理
   回路を活性化するとともに前記論理回路を不活性化し、
   高電位側電源電圧が前記設定レベルを越えたとき、前記
   無降圧論理回路を不活性化するとともに前記論理回路を
   活性化することを特徴とする請求項２記載の半導体装
   置。
4. 【請求項４】 前記無効化回路は、前記制御信号に基づ
   いて、前記高電位側電源が設定レベル以下のとき、前記
   降圧トランジスタのゲート電圧を引き上げて、該降圧ト
   ランジスタの能力を引き上げるゲート電圧調整回路で構
   成したことを特徴とする請求項２記載の半導体装置。
5. 【請求項５】 前記電源電圧検出回路は、高電位側電源
   電圧の第一の設定レベルを検出して第一の制御信号を出
   力し、高電位側電源電圧の前記第一の設定レベルより高
   い第二の設定レベルを検出して第二の制御信号を出力
   し、 前記無効化回路は、高電位側電源電圧の上昇に基づい
   て、前記第一の制御信号が入力されるまでは前記無降圧
   論理回路だけを活性化し、前記第一の制御信号が入力さ
   れてから前記第二の制御信号が入力されるまでは、前記
   無降圧論理回路と前記論理回路とを活性化し、前記第二
   の制御信号の入力に基づいて、前記論理回路だけを活性
   化することを特徴とする請求項２記載の半導体装置。
6. 【請求項６】 請求項２〜５のいずれかに記載の前記論
   理回路及び無降圧論理回路に入力信号としてクロック信
   号を入力し、前記論理回路及び無降圧論理回路から出力
   される相補信号に基づいて昇圧電源電圧を生成すること
   を特徴とする昇圧回路。