JPH07169912A - 基板電圧制御回路 - Google Patents
基板電圧制御回路Info
- Publication number
- JPH07169912A JPH07169912A JP5341952A JP34195293A JPH07169912A JP H07169912 A JPH07169912 A JP H07169912A JP 5341952 A JP5341952 A JP 5341952A JP 34195293 A JP34195293 A JP 34195293A JP H07169912 A JPH07169912 A JP H07169912A
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Abstract
(57)【要約】
【目的】 基板電圧の変動が緩やかである時に生じる貫
通電流を減少させ、かつ、電源電圧の変動に際しても不
要な電流消費を抑制し得る基板電圧制御回路を実現す
る。 【構成】 互いにスレッショルド値が異なる上限電圧検
出部１と下限電圧検出部２とが基板電圧レベルに応じて
第１の検出信号あるいは第２の検出信号を発生し、フリ
ップフロップ回路３がこの第１および第２の検出信号に
対応する所定のヒステリシス特性に従って基板電位を制
御する。この結果、電源電圧が変動するような場合、従
来、スレッショルド値近傍でばたつく不安定動作を回避
することが可能になる。
通電流を減少させ、かつ、電源電圧の変動に際しても不
要な電流消費を抑制し得る基板電圧制御回路を実現す
る。 【構成】 互いにスレッショルド値が異なる上限電圧検
出部１と下限電圧検出部２とが基板電圧レベルに応じて
第１の検出信号あるいは第２の検出信号を発生し、フリ
ップフロップ回路３がこの第１および第２の検出信号に
対応する所定のヒステリシス特性に従って基板電位を制
御する。この結果、電源電圧が変動するような場合、従
来、スレッショルド値近傍でばたつく不安定動作を回避
することが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ＣＭＯＳ・Ｉ
Ｃ等の半導体集積回路に用いて好適な基板電圧制御回路
に関する。
Ｃ等の半導体集積回路に用いて好適な基板電圧制御回路
に関する。
【０００２】
【従来の技術】周知のように、ＣＭＯＳ・ＩＣ等の半導
体集積回路にあっては、基板電圧を制御する基板電圧制
御回路が具備されていることが多い。図４は、この種の
基板電圧制御回路の一構成例を示す回路図である。この
図において、１０は電圧検出部であり、Ｐチャネルエン
ハンスメント型ＭＯＳトランジスタＰ１〜Ｐ４（以下、
トランジスタＰ１〜Ｐ４と略称する）と、Ｎチャネルエ
ンハンスメント型ＭＯＳトランジスタＮ１〜Ｎ３（以
下、トランジスタＮ１〜Ｎ３と略称する）とから構成さ
れる。
体集積回路にあっては、基板電圧を制御する基板電圧制
御回路が具備されていることが多い。図４は、この種の
基板電圧制御回路の一構成例を示す回路図である。この
図において、１０は電圧検出部であり、Ｐチャネルエン
ハンスメント型ＭＯＳトランジスタＰ１〜Ｐ４（以下、
トランジスタＰ１〜Ｐ４と略称する）と、Ｎチャネルエ
ンハンスメント型ＭＯＳトランジスタＮ１〜Ｎ３（以
下、トランジスタＮ１〜Ｎ３と略称する）とから構成さ
れる。
【０００３】ここで、トランジスタＰ１，Ｎ１，Ｐ２
は、それぞれソース端子とドレイン端子とが直列接続さ
れてなるレベル検出回路１０ａを形成しており、このレ
ベル検出回路１０ａの負荷抵抗として動作するトランジ
スタＰ２のソース端子ＴＢに基板電位が印加される。ト
ランジスタＰ３，Ｐ４，Ｎ２，Ｎ３は、それぞれ順次ソ
ース端子とドレイン端子とが直列接続されてインバータ
回路１０ｂを構成しており、トランジスタＰ３，Ｎ３の
ゲート端子に上記レベル検出回路の出力が供給される。
しかして、上記構成によれば、電圧検出部１０は、予め
設定されたスレッショルド値以上の基板電圧を検出した
場合、トランジスタＰ４のドレイン端子とトランジスタ
Ｎ２のソース端子との接続点から「Ｈ（ハイレベル）」
の出力信号が次段へ出力される。
は、それぞれソース端子とドレイン端子とが直列接続さ
れてなるレベル検出回路１０ａを形成しており、このレ
ベル検出回路１０ａの負荷抵抗として動作するトランジ
スタＰ２のソース端子ＴＢに基板電位が印加される。ト
ランジスタＰ３，Ｐ４，Ｎ２，Ｎ３は、それぞれ順次ソ
ース端子とドレイン端子とが直列接続されてインバータ
回路１０ｂを構成しており、トランジスタＰ３，Ｎ３の
ゲート端子に上記レベル検出回路の出力が供給される。
しかして、上記構成によれば、電圧検出部１０は、予め
設定されたスレッショルド値以上の基板電圧を検出した
場合、トランジスタＰ４のドレイン端子とトランジスタ
Ｎ２のソース端子との接続点から「Ｈ（ハイレベル）」
の出力信号が次段へ出力される。
【０００４】ＩＮＶ１〜ＩＮＶ３はそれぞれ反転増幅器
であり、これら反転増幅器ＩＮＶ１〜ＩＮＶ３を直列接
続することにより、遅延回路２０が構成されている。上
記電圧検出部１０が「Ｈ」レベルの出力信号、すなわ
ち、基板電位が予め設定されたスレッショルドレベル値
以上である場合、この遅延回路２０は「Ｌ（ローレベ
ル）」の制御信号を発生する。チャージポンプ回路３０
は、遅延回路２０から出力される制御信号に応じて基板
電位をレベル制御する。例えば、遅延回路２０から
「Ｌ」レベルの制御信号が供給された場合、このチャー
ジポンプ回路３０は基板電位を引下げるように動作し、
一方、遅延回路２０から「Ｈ」レベルの制御信号が供給
された場合には、基板電位を引き下げる動作を停止す
る。
であり、これら反転増幅器ＩＮＶ１〜ＩＮＶ３を直列接
続することにより、遅延回路２０が構成されている。上
記電圧検出部１０が「Ｈ」レベルの出力信号、すなわ
ち、基板電位が予め設定されたスレッショルドレベル値
以上である場合、この遅延回路２０は「Ｌ（ローレベ
ル）」の制御信号を発生する。チャージポンプ回路３０
は、遅延回路２０から出力される制御信号に応じて基板
電位をレベル制御する。例えば、遅延回路２０から
「Ｌ」レベルの制御信号が供給された場合、このチャー
ジポンプ回路３０は基板電位を引下げるように動作し、
一方、遅延回路２０から「Ｈ」レベルの制御信号が供給
された場合には、基板電位を引き下げる動作を停止す
る。
【０００５】
【発明が解決しようとする課題】さて、従来の基板電圧
制御回路では、上述したように、基板電位が予め設定さ
れたスレッショルド値に達しない場合、チャージポンプ
回路３０を動作させて基板電位を上昇させ、一方、スレ
ッショルド値以上にある時には基板電位を引下げるよう
にチャージポンプ回路３０を制御する。ところで、集積
回路が比較的静的な状態にあると、前述したレベル検出
回路の出力信号は緩やかに変化するため、基板電圧制御
回路が不安定に動作することはない。しかしながら、集
積回路が比較的静的な状態であっても、電源電圧の変動
等の外乱があると、前述した電圧検出部１０がスレッシ
ョルドレベル値近傍でばたつく不安定動作となる。この
結果、遅延回路２０およびチャージポンプ回路３０が不
要なオンオフ駆動を行うため、無駄な電力を消費すると
いう問題がある。そこで本発明は、基板電圧の変動が緩
やかである時に生じる貫通電流を減少させ、かつ、電源
電圧の変動に際しても不要な電流消費を抑制し得る基板
電圧制御回路を提供することを目的としている。
制御回路では、上述したように、基板電位が予め設定さ
れたスレッショルド値に達しない場合、チャージポンプ
回路３０を動作させて基板電位を上昇させ、一方、スレ
ッショルド値以上にある時には基板電位を引下げるよう
にチャージポンプ回路３０を制御する。ところで、集積
回路が比較的静的な状態にあると、前述したレベル検出
回路の出力信号は緩やかに変化するため、基板電圧制御
回路が不安定に動作することはない。しかしながら、集
積回路が比較的静的な状態であっても、電源電圧の変動
等の外乱があると、前述した電圧検出部１０がスレッシ
ョルドレベル値近傍でばたつく不安定動作となる。この
結果、遅延回路２０およびチャージポンプ回路３０が不
要なオンオフ駆動を行うため、無駄な電力を消費すると
いう問題がある。そこで本発明は、基板電圧の変動が緩
やかである時に生じる貫通電流を減少させ、かつ、電源
電圧の変動に際しても不要な電流消費を抑制し得る基板
電圧制御回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、基板電位を検出する基板電位検出部
と、この基板電位検出部から供給される制御信号に応じ
て基板電位を制御する基板電圧制御部とからなる基板電
圧制御回路において、前記基板電位検出部は、互いにス
レッショルド値が異なる上限電圧検出手段および下限電
圧検出手段とを備え、前記基板電圧制御部は、前記上限
電圧検出手段から供給される第１の検出信号と前記下限
電圧検出手段から供給される第２の検出信号とに対応す
る所定のヒステリシス特性に従って前記基板電位を制御
することを特徴としている。
め、本発明では、基板電位を検出する基板電位検出部
と、この基板電位検出部から供給される制御信号に応じ
て基板電位を制御する基板電圧制御部とからなる基板電
圧制御回路において、前記基板電位検出部は、互いにス
レッショルド値が異なる上限電圧検出手段および下限電
圧検出手段とを備え、前記基板電圧制御部は、前記上限
電圧検出手段から供給される第１の検出信号と前記下限
電圧検出手段から供給される第２の検出信号とに対応す
る所定のヒステリシス特性に従って前記基板電位を制御
することを特徴としている。
【０００７】
【作用】本発明によれば、互いにスレッショルド値が異
なる上限電圧検出手段と下限電圧検出手段とが基板電圧
レベルに応じて第１の検出信号あるいは第２の検出信号
を発生し、基板電圧制御部がこの第１および第２の検出
信号に対応する所定のヒステリシス特性に従って基板電
位を制御する。したがって、電源電圧が変動するような
場合、従来、スレッショルドレベル値近傍でばたつく不
安定動作を回避することが可能になる。
なる上限電圧検出手段と下限電圧検出手段とが基板電圧
レベルに応じて第１の検出信号あるいは第２の検出信号
を発生し、基板電圧制御部がこの第１および第２の検出
信号に対応する所定のヒステリシス特性に従って基板電
位を制御する。したがって、電源電圧が変動するような
場合、従来、スレッショルドレベル値近傍でばたつく不
安定動作を回避することが可能になる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は、本発明の一実施例による基板電圧
制御回路の概略構成を示すブロック図である。この図に
おいて、１は上限電圧検出部であり、目標となる基板電
位レベルより少し高い上限電圧ＶUをスレッショルドと
する。この上限電圧検出部１は、検出した基板電位が上
限電圧ＶU以下である場合に「Ｈ」レベルの検出信号を
発生する。２は下限電圧検出部であり、目標となる基板
電位レベルより少し低い下限電圧ＶLをスレッショルド
とする。この下限電圧検出部２は、検出した基板電位が
下限電圧ＶL以下である場合に「Ｈ」レベルの検出信号
を発生する。
て説明する。図１は、本発明の一実施例による基板電圧
制御回路の概略構成を示すブロック図である。この図に
おいて、１は上限電圧検出部であり、目標となる基板電
位レベルより少し高い上限電圧ＶUをスレッショルドと
する。この上限電圧検出部１は、検出した基板電位が上
限電圧ＶU以下である場合に「Ｈ」レベルの検出信号を
発生する。２は下限電圧検出部であり、目標となる基板
電位レベルより少し低い下限電圧ＶLをスレッショルド
とする。この下限電圧検出部２は、検出した基板電位が
下限電圧ＶL以下である場合に「Ｈ」レベルの検出信号
を発生する。
【０００９】３はＲ（リセット）−Ｓ（セット）フリッ
プフロップ回路であり、そのセット入力端ＳＥＴには上
限電圧検出部１の出力信号が入力され、リセット端子Ｒ
ＳＥＴには下限電圧検出部２の出力信号が入力され、出
力端ＯＵＴとからチャージポンプ回路を駆動する制御信
号が出力される。このような構成によれば、後述するよ
うに、ヒステリシス特性を有するから、従来、電源電圧
の変動等に応じてスレッショルド値近傍でばたつく不安
定動作が回避でき、これにより遅延回路２０やチャージ
ポンプ回路３０を無為に駆動させていた電流をカットす
ることが可能になる。
プフロップ回路であり、そのセット入力端ＳＥＴには上
限電圧検出部１の出力信号が入力され、リセット端子Ｒ
ＳＥＴには下限電圧検出部２の出力信号が入力され、出
力端ＯＵＴとからチャージポンプ回路を駆動する制御信
号が出力される。このような構成によれば、後述するよ
うに、ヒステリシス特性を有するから、従来、電源電圧
の変動等に応じてスレッショルド値近傍でばたつく不安
定動作が回避でき、これにより遅延回路２０やチャージ
ポンプ回路３０を無為に駆動させていた電流をカットす
ることが可能になる。
【００１０】次に、図２は、本発明による基板電圧制御
回路の具体的な構成を示す回路図である。この図におい
て、図４に示す各部と共通する部分には、同一の番号を
付し、その説明を省略する。図２に示す回路が図４に示
した従来例と異なる点は、インバータ回路１０ｂと同様
の構成による上限電圧検出部１および下限電圧検出部２
を設けると共に、これら検出部１および検出部２の各出
力を波形整形しつつ所定時間遅延して出力する反転増幅
器ＩＮＶ１〜ＩＮＶ５からなる遅延回路２０と、遅延さ
れた検出部１および検出部２の各出力をそれぞれセット
入力、リセット入力とする周知のフリップフロップ回路
３とを有することにある。なお、このフリップフロップ
回路３の出力がチャージポンプ回路３０をオンオフ制御
する。
回路の具体的な構成を示す回路図である。この図におい
て、図４に示す各部と共通する部分には、同一の番号を
付し、その説明を省略する。図２に示す回路が図４に示
した従来例と異なる点は、インバータ回路１０ｂと同様
の構成による上限電圧検出部１および下限電圧検出部２
を設けると共に、これら検出部１および検出部２の各出
力を波形整形しつつ所定時間遅延して出力する反転増幅
器ＩＮＶ１〜ＩＮＶ５からなる遅延回路２０と、遅延さ
れた検出部１および検出部２の各出力をそれぞれセット
入力、リセット入力とする周知のフリップフロップ回路
３とを有することにある。なお、このフリップフロップ
回路３の出力がチャージポンプ回路３０をオンオフ制御
する。
【００１１】ここで、上記構成による実施例の動作につ
いて図３を参照して説明する。まず、時刻ｔ0において
電源が投入されると、「Ｈ」レベルのチャージポンプ制
御信号が生成され、これよりチャージポンプ回路が基板
電圧を徐々に引下げて行く。そうして、時刻ｔ1におい
て基板電圧が上限電圧ＶUを下回ると、上限電圧検出部
１が「Ｈ」なる出力を発生するが、チャージポンプ制御
信号は「Ｈ」レベルを維持する。そして、時刻ｔ2にお
いて、基板電圧が下限電圧ＶLを超えると、これより所
定遅延時間を経た時刻ｔ3でチャージポンプ制御信号が
「Ｌ」レベルとなり、チャージポンプ回路３０が停止す
る。
いて図３を参照して説明する。まず、時刻ｔ0において
電源が投入されると、「Ｈ」レベルのチャージポンプ制
御信号が生成され、これよりチャージポンプ回路が基板
電圧を徐々に引下げて行く。そうして、時刻ｔ1におい
て基板電圧が上限電圧ＶUを下回ると、上限電圧検出部
１が「Ｈ」なる出力を発生するが、チャージポンプ制御
信号は「Ｈ」レベルを維持する。そして、時刻ｔ2にお
いて、基板電圧が下限電圧ＶLを超えると、これより所
定遅延時間を経た時刻ｔ3でチャージポンプ制御信号が
「Ｌ」レベルとなり、チャージポンプ回路３０が停止す
る。
【００１２】次いで、この時点で集積回路が所定の動
作、例えば、読み出し動作等を行うと、これに応じて基
板電流が流れて次第に基板電圧が上昇して行く。この場
合、基板電圧が上限電圧ＶUを超えて所定遅延時間を経
た時刻ｔ6になる迄の間、チャージポンプ制御信号は
「Ｌ」レベルとなるからチャージポンプ回路３０は停止
状態となる。このように、フリップフロップ回路３は、
基板電圧が上限電圧ＶUを上回るまでの間、「Ｌ」レベ
ルのチャージポンプ制御信号を発生し、一方、基板電圧
が下限電圧ＶLを下回るまでの期間「Ｈ」レベルのチャ
ージポンプ制御信号が生成される。つまり、互いに異な
るスレッショルド（上限電圧ＶU、下限電圧ＶL）に対応
するヒステリシス特性に従ってチャージポンプ回路３０
がオンオフ駆動される訳である。
作、例えば、読み出し動作等を行うと、これに応じて基
板電流が流れて次第に基板電圧が上昇して行く。この場
合、基板電圧が上限電圧ＶUを超えて所定遅延時間を経
た時刻ｔ6になる迄の間、チャージポンプ制御信号は
「Ｌ」レベルとなるからチャージポンプ回路３０は停止
状態となる。このように、フリップフロップ回路３は、
基板電圧が上限電圧ＶUを上回るまでの間、「Ｌ」レベ
ルのチャージポンプ制御信号を発生し、一方、基板電圧
が下限電圧ＶLを下回るまでの期間「Ｈ」レベルのチャ
ージポンプ制御信号が生成される。つまり、互いに異な
るスレッショルド（上限電圧ＶU、下限電圧ＶL）に対応
するヒステリシス特性に従ってチャージポンプ回路３０
がオンオフ駆動される訳である。
【００１３】したがって、集積回路が比較的静的に動作
している状態で電源電圧が変動したとしても、上限電圧
検出部１および下限電圧検出部２の両者が同時に不安定
に動作することは無く、しかもフリップフロップ回路３
は上限電圧ＶU、下限電圧ＶL）に対応するヒステリシス
特性によりチャージポンプ回路３０をオンオフ駆動する
ため、従来のように、スレッショルド値近傍でチャージ
ポンプ回路３０や遅延回路２０をオンオフ駆動してしま
う不安定動作を回避できる。以上を換言すれば、基板電
圧の変動が緩やかである時に生じる貫通電流を減少さ
せ、かつ、電源電圧の変動に際しても不要な電流消費を
抑制し得る基板電圧制御になる。
している状態で電源電圧が変動したとしても、上限電圧
検出部１および下限電圧検出部２の両者が同時に不安定
に動作することは無く、しかもフリップフロップ回路３
は上限電圧ＶU、下限電圧ＶL）に対応するヒステリシス
特性によりチャージポンプ回路３０をオンオフ駆動する
ため、従来のように、スレッショルド値近傍でチャージ
ポンプ回路３０や遅延回路２０をオンオフ駆動してしま
う不安定動作を回避できる。以上を換言すれば、基板電
圧の変動が緩やかである時に生じる貫通電流を減少さ
せ、かつ、電源電圧の変動に際しても不要な電流消費を
抑制し得る基板電圧制御になる。
【００１４】
【発明の効果】本発明によれば、互いにスレッショルド
値が異なる上限電圧検出手段と下限電圧検出手段とが基
板電圧レベルに応じて第１の検出信号あるいは第２の検
出信号を発生し、基板電圧制御部がこの第１および第２
の検出信号に対応する所定のヒステリシス特性に従って
基板電位を制御するので、基板電圧の変動が緩やかであ
る時に生じる貫通電流を減少させ、かつ、電源電圧の変
動に際しても不要な電流消費を抑制することができる。
値が異なる上限電圧検出手段と下限電圧検出手段とが基
板電圧レベルに応じて第１の検出信号あるいは第２の検
出信号を発生し、基板電圧制御部がこの第１および第２
の検出信号に対応する所定のヒステリシス特性に従って
基板電位を制御するので、基板電圧の変動が緩やかであ
る時に生じる貫通電流を減少させ、かつ、電源電圧の変
動に際しても不要な電流消費を抑制することができる。
【図１】本発明の一実施例による基板電圧制御回路の概
略を説明するためのブロック図である。
略を説明するためのブロック図である。
【図２】同実施例の構成を示すブロック図である。
【図３】同実施例の動作を説明するための図である。
【図４】従来例を説明するための回路図である。
１ 上限電圧検出部（上限電圧検出手段） ２ 下限電圧検出部（下限電圧検出手段） ３ フリップフロップ回路（基板電圧制御部） １０ 電圧検出部（基板電位検出部） ２０ 遅延回路 ３０ チャージポンプ回路（基板電圧制御部）
Claims (1)
- 【請求項１】 基板電位を検出する基板電位検出部と、
この基板電位検出部から供給される制御信号に応じて基
板電位を制御する基板電圧制御部とからなる基板電圧制
御回路において、 前記基板電位検出部は、互いにスレッショルド値が異な
る上限電圧検出手段および下限電圧検出手段とを備え、 前記基板電圧制御部は、前記上限電圧検出手段から供給
される第１の検出信号と前記下限電圧検出手段から供給
される第２の検出信号とに対応する所定のヒステリシス
特性に従って前記基板電位を制御することを特徴とする
基板電圧制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341952A JPH07169912A (ja) | 1993-12-13 | 1993-12-13 | 基板電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341952A JPH07169912A (ja) | 1993-12-13 | 1993-12-13 | 基板電圧制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169912A true JPH07169912A (ja) | 1995-07-04 |
Family
ID=18350039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5341952A Pending JPH07169912A (ja) | 1993-12-13 | 1993-12-13 | 基板電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
-
1993
- 1993-12-13 JP JP5341952A patent/JPH07169912A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
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