KR19990037363A - 반도체 집적 회로 - Google Patents

Abstract

본 발명은 동작 속도 변동 보상의 대상인 내부 회로 자체의 지연 시간을 반영함으로써 회로 동작 속도를 조정하는 원리에 근거하여 동작 속도 편차를 보상하는 기술에 관한 것이다.

내부 회로(도 1의 1)는 각각의 동작이 종료될 때까지 동일한 논리 값과, 각각의 동작 종료 즉시 상보 신호 포맷인 데이타를 출력하는 출력 단자 쌍을 갖는 임계 경로를 갖는다. 논리 게이트(도 1의 2)는 내부 회로의 출력 단자 쌍에서 상보 신호로의 신호 전이를 감지함으로써 그 동작 종료를 검출할 수 있다.

Description

반도체 집적 회로

본 발명은 반도체 집적 회로에 관한 것으로, 특히, 동작 속도 변동을 보상할 수 있는 회로에 관한 것이다.

종래, IEEE Journal of Solid State Circuits, vol. 25, No. 5, 1990에 Vincent von Kaenel, Peter Macken, Marc G. r. Degrauwe에 의한 "A Voltage Reduction Technique for Battery-Operated System"에 개시된 바와 같이, 동작 속도 편차를 보상하기 위한 이와 같은 종류의 기술은 외부 공급 전압에 의해 유발된 장치 파라메타 편차 또는 장치 파라메타 변화, 및 열 방출로 인한 온도 변화가 존재할 때, 외부 클럭의 동작 타이밍에 따라 동기화되도록, 회로 동작 속도를 보상하는데 사용된다.

도 6은 동작 속도 편차를 보상하기 위한 종래 기술의 예를 도시하는 블록도이다.

도 6을 참조하면, 내부 전압 Vred가 내부 회로(101)의 전원 전압 단자, 및 전압 제어 발진기(102)에 공급된다.

전압 제어 발진기(102)는 공급된 내부 전압 Vred의 전압에 따라 발진기 주파수를 고정 N-분주기(103)에 공급한다.

고정 N-분주기(103)는 위상 비교기(104)에의 출력 신호로서 전압 제어 발진기(102)로부터 입력된 고주파수를 N(N는 정수임)로 분주한다.

위상 비교기(104)는 고정 N-분주기(103)로부터의 출력 주파수를 외부 클럭 주파수 fin에 비교한다. 만일 클럭 주파수 fin가 보다 높으면, 업(Up) 신호가 전하 펌프(105)로 출력되고, 만일 fin이 보다 낮으면, 다운(Down) 신호가 전하 펌프(105)로 출력된다.

전하 펌프(105)는, 업 신호의 수신시, 다음 단에서 저역 필터(106)에의 전하 공급을 증가시키고, 다운 신호의 수신시, 저역 필터로부터의 전하를 감소시킨다.

저역 필터(106)는 내부 회로(101)와 전압 제어 발진기(102)에 거의 변동이 없는 DC 전압 Vred를 공급하기 위해 전하 펌프(105)로부터의 전하 흐름을 평탄하게 한다.

즉, 업 신호가 전하 펌프(105)에 공급되면, 전압 Vred은 높아지고, 다운 신호가 공급되면, 전압 Vred는 낮아진다.

통상의 논리 회로로서의 내부 회로(101)가, 공급된 내부 전압 Vred가 높아짐에 따라 보다 고속으로 그리고 내부 전압 Vred이 낮아짐에 따라 보다 저속으로 동작한다.

더욱이, 전압 제어 발진기(102)는, 공급된 내부 전압 Vred이 높아짐에 따라 고주파수를 출력하고, 내부 전압 Vred이 낮아짐에 따라 저주파수를 출력한다.

결국, 장치 파라메타 변동과 외부 공급 전압 변동, 또는 장치의 열에 의해 유발된 온도 변화가 존재하더라도, 내부 전압 Vred이 자동으로 제어되어 전압 제어 발진기(102)의 출력 주파수가 바로 fin x N이 되게 된다.

즉, 만일 전압 제어 발진기(102)의 출력 주파수가 내부 회로(101)가 소정의 속도로 동작하는 내부 전압 Vred에 대해 fin x N이 되도록 설계되더라도, 내부 회로(101)의 동작 속도의 불규칙성이 보상될 수 있다.

다음에, 일본 특허 공개(무심사) 제8-223018에 개시된 동작 속도 변동 보상에 대해 설명될 것이다. 도 7은 상술된 공보에 개시된 장치-편차 공차 보상 기술의 예를 도시하는 블록도이다.

도 7을 참조하면, 내부 회로(201)와 지연 회로에는 제1 내부 전압 Vpp, 제2 내부 전압 Vnn, 제1 웰 전압 Vpb, 및 제2 웰 전압 Vbn이 공급된다.

내부 회로(201) 및 지연 회로(202)는 클럭 신호 fin을 입력 신호로서 사용하고, 제1 내부 전압 Vpp와 제2 내부 전압 Vnn 간의 전압차에 대응하여 전원 전압에 의해 동작된다. 내부 회로(201)와 지연 회로(202)는 제1 웰 전압 Vbp를 웰 전압으로 사용하는 P-채널 MOS(금속 산화물 반도체) 트랜지스터, 및 제2 웰 전압 Vbn을 웰 전압으로서 사용하는 N-채널 MOS 트랜지스터로 구성된다.

지연 회로(202)는 클럭 신호 fin이 입력된 후 선정된 시간에 출력 신호를 발생하기 위해 복수의 단에 연결된 복수의 기본 게이트(CMOS 반전기)를 포함하여, 출력 신호가 위상 비교기(204)에 전송되게 된다.

위상 비교기(204)는 클럭 신호 fin을 지연 회로(202)의 출력 신호에 비교한다. 만일 클럭 신호 fin의 위상이 빠르면, 다운 신호가 위상 비교기(204)에서 전하 펌프(205)로 출력되고, 만일 fin의 위상이 느리면, 업 신호가 전하 펌프(205)로 출력된다.

전하 펌프(205)는 업 신호의 수신시 다음 단의 저역 필터(206)에의 전하 공급을 증가시키고, 다운 신호의 수신시 저역 필터(206)로부터의 전하를 감소시킨다.

저역 필터(206)는 전하 펌프(205)로부터의 전하 흐름을 평탄하게 하여, 거의 변동이 없는 DC 전압 Vpin이 전압 변환기(207)에 공급된다.

입력 단자 전압 다음의 제1 전압 변환기(207)는 외부 전원 전압 Vdd로부터 내부 전압 Vpp를 발생한다. 예를 들어, 이 회로는 3 단자 조정자이다.

제1 내부 전압 Vpp와 제2 내부 전압 Vnn 간의 차이가 전원 전압이다. 만일 제1 내부 전압 Vpp가 증가하면, 내부 회로(201) 및 지연 회로(202)는 보다 고속으로 동작한다. 반대로, 만일 제1 내부 전압 Vpp가 낮아지면, 그 동작 속도도 역시 저하된다.

더욱이, 대부분의 P-채널 MOS 트랜지스터가 웰 단자 전압으로서의 제1 웰 전압 Vbp(고정 전압)와, 소스 단자 전압으로서의 제1 내부 전압 Vpp를 갖는다. 따라서, 만일 제1 전압 Vpp가 증가되면, P-채널 MOS 트랜지스터의 임계 전압 VthP가 저하된다.

이와 같이, 내부 전압 Vpp의 증가는 내부 회로(201) 및 지연 회로(202)가 고속 동작하게 되고, Vpp의 저하는 내부 회로(201) 및 지연 회로(202)가 저속으로 동작되게 되는 결과가 된다.

결국, 장치 파라메타 편차와 외부 전압 Vdd 변동 또는 온도 변화가 존재하더라도, 내부 전압 Vpp가 자동으로 제어되어, 지연 회로(202)에의 클럭 입력에서 지연 회로(202)로부터의 출력 신호의 출력까지의 지연 시간이 클럭 사이클과 같게 된다.

즉, 만일 반도체 집적 회로가, 지연 회로(202)의 지연 시간이 내부 회로(201)의 지연 시간과 같도록 미리 설계되더라도, 내부 회로(201)의 동작 속도 편차 또는 변동을 보상하는 것이 가능하다.

도 7에서, 제2 내부 전압 Vnn과 제2 웰 전압 Vbn은 접지 전위이다. 그러나, 접지 전위와 제2 내부 전압 Vnn 간에 제2 전압 변환기를 제공할 수도 있다.

여기서, 만일 제2 내부 전압 Vnn이 변하도록 되어 있으면, N-채널 트랜지스터의 임계 전압 VthN이 변한다. 따라서, 제1 전압 변환기 또는 제어기(207)만이 제어될 때의 경우와 비교하여, 내부 회로(201)의 동작 속도 보상에 넓은 범위가 이용될 수 있다.

그러나, 동작 속도 편차를 보상하기 위한 상술된 종래 기술은 이하와 같은 문제점이 있다.

(1) 첫 번째 문제는 내부 회로의 동작 속도를 정확하게 보상하기가 불가능하다는 점이다.

그 이유는 전압 제어 발진기의 출력 주파수와, 복수의 단에 연결된 기본 게이트로 구성된 지연 회로의 지연 시간이 내부 회로의 동작 속도로서 간주된다고 가정하기 때문이다. 내부 회로 속도와, 전압 제어 발진기의 출력 주파수 또는 단일 칩 상에 배열된 트랜지스터를 이용하는 지연 회로의 지연 시간 간의 임의의 위치 상관관계가 존재한다. 그러나, 이론적으로 서로 다른 속도가 측정되는 것은 명확하다. 이와 같은 동작 속도의 차이를 고려하여 회로를 설계하기 위해서는, 이들에 대한 동작 마진을 예상할 필요가 있다.

(2) 두 번째 문제는 아날로그 회로 또는 그 회로 경로에 큰 배선 지연을 포함하는 회로에 종래 기술을 적용하기가 특히 힘들어, 전체 칩의 입력에서 출력까지의 지연 시간이 커진다는 점이다.

즉, 동작 속도는 전압 제어 발진기의 출력 주파수에 의해 추정될 수 있거나 또는 지연 회로의 지연 시간은 트랜지스터 특성의 변동만을 반영한다.

개략적으로, 트랜지스터 게이트 지연이 큰 영향이 되는 경우, 만일 트랜지스터의 ON-전류가 장치 파라메타 편차 또는 온도 변화에 의해 절반으로 감소되면, 이때 회로의 지연 시간은 약 배로 된다.

그러나, 배선 지연이 큰 영향으로 작용하는 회로에서 또는 미세한 진폭을 처리하는 아날로그 회로에서, 그 트랜지스터의 ON-전류와 회로 지연 시간 간의 관계는 선형적이 아니다. 그 이유는 회로 지연 시간도 배선 두께의 편차와, 인접하는 트랜지스터들 간의 ON-전류의 적은 편차에 의해 영향을 받기 때문이다.

따라서, 아날로그 회로 또는 배선 지연이 중요한 회로를 포함하는 회로에 임계 경로로서 상술된 종래 기술을 적용하면, 내부 회로의 동작 속도와 전압 제어 발진기의 출력 주파수 또는 지연 회로의 지연 시간 간의 상관관계가 크게 저하되어 치명적인 에러로 되게 된다.

설계-규정이 작아짐에 따라, 배선 지연은 대부분의 회로에서 중요한 역할을 하게 된다. 이와 같은 경향은 더욱어 가속될 것으로 간주되며, 동작 속도 편차를 보상하기 위한 기술을 적용할 수 있는 어떠한 회로도 거의 존재하지 않게 될 것이다.

(3) 세 번째 문제는 지연 회로 또는 전압 제어 발진기 또는 고정 N-분주기가 상당한 면적을 필요로 하고, 따라서 동작 속도 편차를 보상하기 위한 종래 기술의 적용이 상당한 비용을 든다는 점이다.

그 이유는 다음과 같다. 이론적으로, 기본 논리 게이트의 다단 연결은 내부 회로 임계 경로의 그것과 동일한 지연 시간을 가져야만 한다. 따라서, 내부 회로 크기가 증가하면, 단의 수도 역시 증대된다.

동작 속도 편차를 보상하기 위한 기술은 상대적으로 크기가 큰 회로에 적용되지 않는한 그것을 적용하는 장점이 거의 존재하지 않는다. 결국, 지연 회로는 대부분의 경우 클 수 있다.

더욱이, 전압 제어 발진기와 고정 N-분주기는 또한 지연 회로만큼 크지 않더라도 임의의 면적을 필요로 한다.

(4) 네 번째 문제는 전압 제어 발진기와 지연 회로가 상당한 전력을 소비한다는 점이다.

동작 속도 편차를 보상하기 위한 종래 기술을 이용하는 회로 동작에서 서술된 바와 같이, 전압 제어 발진기는, 내부 회로의 전력 소비를 제외하고 N으로 곱한 외부 클럭 fin의 주파수로 동작된다. 따라서, 큰 전력이 소비된다.

지연 회로는 또한 상술된 이유로 인해 신호 전이가 각각의 클럭 입력과 함께 발생하는 연결된 다수의 단을 갖는다. 따라서, 전력 소비가 작을 수 없다.

더욱이, 전압 제어 발진기에의 전원과 내부 회로에의 전원은 모두 단일 전하 펌프로서 실현된다. 따라서 전하 펌프에 필요한 출력 전력도 역시 극히 크다.

상술된 전력 소비 자체는 내부 회로의 성능에 기여하지 못하기 때문에 단점이 된다.

따라서, 본 발명의 목적은 임계 경로가 아날로그 회로 또는 큰 배선 지연을 포함하더라도 내부 회로의 동작 속도를 정확하게 반영하는 동작 속도 보상 회로를 제공하는데 있다.

본 발명의 다른 목적은 큰 면적의 필요없이 동작 속도 보상 회로를 제공하는데 있다.

본 발명의 또 다른 목적은 큰 전력 소비없이 동작 속도 보상 회로를 제공하는데 있다.

상술된 목적을 달성하기 위해, 본 발명에 따른 동작 속도 편차의 보상 기술은 동작 속도 보상의 대상인 내부 회로 자체의 지연 시간을 반영함으로써 회로 동작 속도를 조정하는 원리에 근거한다.

특히, 본 발명에 따른 동작 속도 편차의 보상 기술은 그 동작이 종료되기 전에 동일한 논리 값과, 그 동작이 종료하자마자 상보 신호 포맷의 데이타를 출력하는 임계 경로로서의 출력 단자 쌍을 갖는 내부 회로(도 1의 1)를 이용하고, 따라서 논리 게이트(도 1의 2)는 출력 단자 쌍에서의 신호 전송을 감지함으로써 그 동작 종료를 검출할 수 있다.

본 발명은 동작 종료시까지 동일한 논리 값을 출력하는 한쌍의 상보 출력 단자를 갖는 내부 회로(도 1의 1)를 이용한다.

다음에, 클럭 상승시, 입력 데이타가 내부 회로에 훼치되어, 산술을 포함한 연산을 개시한다.

동작이 완료되면, 출력 데이타가 상보 신호 포맷으로 상보 출력 내부 회로의 출력 단자 쌍에 나타난다.

논리 게이트는 내부 회로의 출력 단자에서 상보 상태 신호로의 전이를 검출하도, 다음에 논리 게이트의 출력 신호가 클럭에 비교되어 내부 회로의 동작 속도를 정확하게 반영할 수 있게 한다.

도 1은 본 발명의 제1 실시예에 따른 동작 속도 보상 회로의 구성을 도시하는 블록도.

도 2는 본 발명에 따른 동작 속도 보상 회로에 이용할 수 있는 상보 출력 쌍을 갖는 내부 회로의 구성예로서 SRAM(정적 랜덤 액세스 메모리)를 도시하는 블록도.

도 3은 본 발명에 따른 동작 속도 보상 회로에 이용할 수 있는 상보 출력 쌍을 갖는 내부 회로의 다른 구성예로서 전 가산기를 도시하는 블록도.

도 4는 본 발명의 제2 실시예에 따른 동작 속도 보상 회로의 구성을 도시하는 블록도.

도 5는 본 발명의 제3 실시예에 따른 동작 속도 보상 회로의 구성을 도시하는 블록도.

도 6은 동작 속도 편차를 보상하기 위한 종래 기술의 구성을 도시하는 블록도.

도 7은 동작 속도 편차를 보상하기 위한 다른 종래 기술의 구성을 도시하는 블럭도.

〈도면의 주요 부분에 대한 부호의 설명〉

1, 11, 31 : 상보 출력 단자를 갖는 내부 회로

4, 104, 204 : 위상 비교기

5, 15, 25, 35, 45, 105, 205 : 전하 펌프

6, 106, 206 : 저역 필터

37, 47, 207 : 전압 변환기

101, 201 : 내부 회로

102 : 전압 제어 발진기

103 : 고정 N-분주기

202 : 지연 회로

지금부터 첨부된 도면을 참조하여 본 발명의 실시예에 대해 설명한다.

도 1은 본 발명의 제1 실시예에 따른 동작 속도 편차의 보상 기술을 도시하는 블록도이다.

상보 출력 쌍을 갖는 내부 회로(1)는 전원 단자와 N 웰 단자를 가지며, 내부 전압 Vred이 각각의 단자에 인가된다.

더욱이, 상보 출력 쌍을 갖는 내부 회로(1)는 클럭 fin의 상승에 동기하여 데이타가 입력되는 입력 단자 IN을 갖는다.

여기서, 이 타이밍은 T로 정의된다.

더욱이, 상보 출력 쌍을 갖는 내부 회로(1)는 그 동작이 종료할 때까지 동일한 논리 값(이 예에서는 "1")이 출력되는 출력 단자 쌍 OUT 및 을 갖는다. 입력 단자 IN로부터의 입력 데이타가 선정된 계산 또는 처리가 수행된 후, 상보 신호 쌍이 출력 단자 쌍에 출력된다. 즉, 출력 데이타를 가리키는 논리 값이 OUT 단자에 공급되는 반면, OUT의 보수가 단자에 공급된다.

여기서, 한 단자는 OUT 단자에 연결되고, 다른 한 단자는 단자에 연결된 두 개의 입력 단자를 갖는 AND 게이트(2)의 출력 ref의 논리 값이 "1"에서 "0"으로 변한다.

AND 게이트(2)의 출력 ref와 외부 클럭 fin은 위상 비교기(4)에 공급되는데, 여기서 시간 T이후의 클럭 fin의 하강 타이밍이 ref의 하강 타이밍에 비교된다.

ref의 위상이 클럭 fin의 위상보다 지연되면, 업 신호가 가변 전압 회로로서 전하 펌프(5)에 출력되고, 클럭 fin의 위상이 ref의 위상보다 지연되면 다운 신호가 전하 펌프(5)로 출력된다.

전하 펌프(5)는 업 신호의 수신시 저역 필터(6)에의 전하 공급을 증가시키고, 다운 신호의 수신시 저역 필터(6)로부터의 전하를 감소시킨다.

저역 필터(6)는 상보 출력 쌍을 갖는 내부 회로(1)에 공급하기 위해 거의 변동이 없는 DC 전압 Vred를 얻기 위해 전하 펌프(5)로부터의 전하 흐름을 평탄하게 한다.

상보 출력 쌍을 갖는 내부 회로(1)는 공급된 전압 Vred가 커짐에 따라 그 동작 속도를 증가시키고, Vred가 저하됨에 따라 그 동작 속도를 감소시킨다.

결국, 장치 파라메타 편차 또는 외부 공급 전압 변동 또는 온도 변화가 존재하더라도, 상보 출력 쌍을 갖는 내부 회로(1)는 클럭 fin의 타이밍을 위한 시간에 맞는 속도로 동작하여, 동작 속도 보상을 실현하게 된다.

fin이 시간 T이후의 다음 시간에 상승할 때까지 상보 출력 쌍을 갖는 내부 회로(1)는 초기 상태로 리셋되고, 이에 따라 ref의 논리 값이 "1"로 리셋된다는 것을 알아야 한다.

위상 비교기로부터 출력함에 따라 내부 전원 전위를 발생하기 위한 회로를 구성하는 전하 펌프와 저역 필터는 스위칭 조정기와 같은 DC-DC 변환기로 교체될 수 있다.

도 2는 상보 출력 쌍을 갖는 내부 회로(1)의 제1 예로서 SRAM(정적 랜덤 액세스 메모리)를 도시하는 블록도이다.

이와 같은 SRAM 회로는 통상적인 SRAM 회로와 동일한 구성과 동작을 갖는 전형적인 SRAM 회로이다. 일반적으로, 기록 동작이 판독 모드에서 보다 고속에서 수행된다. 따라서, 기록 모드에서, 본 발명에 따른 동작 속도 편차를 보상하기 위한 기술을 적용할 필요성이 없다.

도 2를 참조하면, 제어 블록(11)의 입력 단자 IN는 입력 어드레스 라인과 WEB 신호 라인(기록 모드에서 기록 인에이블 바="0"와, 판독 모드에서 "1")로 구성된다. 상보 출력 쌍 OUT 단자, 단자는 대칭으로 정렬된 전류 미러 감지 증폭기의 출력 쌍에 연결된다. P-채널 MOS 트랜지스터 PM1,PM2는 전류 미러 회로를 구성하고, 또한 P-채널 MOS 트랜지스터 PM3,PM4는 다른 전류 미러 회로를 구성한다. 이들 전류 미러 회로는 일정한 전류원을 갖는 서로 다른 두 개의 회로; N-채널 MOS 트랜지스터 NM5,NM6(그 게이트 단자에는 RE 신호가 공급된다.)를 위한 활성 부하로서 기능한다.

클럭 fin이 "0"일 때, RE(판독 인에이블)는 "0"이며, 따라서, "1"이 출력 단자 OUT 및 모두에 출력되고, 전류 미러 감지 증폭기는 비활성 상태에 있다. 즉, RE 신호가 "0"(로우 레벨)일 때, N-채널 MOS 트랜지스터 NM5 및 NM6(RE 신호가 게이트 단자에 입력됨)은 턴 오프된다. 그리고, P-채널 MOS 트랜지스터 PM5 및 PM6 모두는 턴 온되고, 출력 단자 OUT 및 는 "1"(하이 레벨)까지 모두 풀 업(pull up)된다.

판독 모드에서, 클럭 fin의 상승시, 행 디코더(202)는, 하나의 워드 라인만이 상승하고 열 선택기(트랜지스터 NM9, NM10, NM11, NM12, ...)(204)중 하나가 1비트에 대해 선택되도록 기능한다.

여기서, RE 신호는 바로 "1"이 되어 P-채널 MOS 트랜지스터 PM5, PM6, 및 PM7이 턴 오프되고, 출력 단자 OUT 및 의 풀-업이 해제된다. 한편, 전류 미러 감지 증폭기를 구성하는 차동 회로의 정전류원 N-채널 MOS 트랜지스터 NM5 및 NM6은 모두 턴 온되며, 전류 미러 감지 증폭기는 활성 상태로 된다. 더욱이, N-채널 MOS 트랜지스터 NM7 및 NM8은, 전류 미러 감지 증폭기의 출력이 입력 및 출력이 상호 연결된 인버터 INV1 및 INV2로 구성된 플립-플롭(데이터 래치)에 전기적으로 연결되도록 턴 온된다.

지금부터, 선택된 메모리 셀로부터의 데이터가 열 선택기(예를 들면, 도 2에서 트랜지스터 NM9, NM10등)를 통과하여 감지 증폭기의 입력에 도달하면, 대칭으로 배열된 전류 미러 감지 증폭기는 증폭을 수행하고 판독 데이터의 상보 신호쌍이 두개의 출력에 나타난다.

즉, 판독 데이터가 데이터 래치에 제공된다. 동시에, 입력 단자가 출력 단자 OUT 및 에 연결된 AND 게이트(도 1에 도시됨)(2)의 출력 신호는 "0"으로 변한다.

이는 본 발명에 따른 동작 속도 편차를 보상하기 위한 회로가 임계 경로의 지연 시간을 정확히 반영하는 원리이다.

실제의 SRAM 회로에서, 비트수에 대응하는 다수의 감지 증폭기는 동시에 동작하는데, 여기서 행 디코더로부터 가장 먼 위치에 제공된 감지 증폭기가 임계 경로이다. 따라서, 이 가장 먼 감지 증폭기의 출력쌍이 도 1에 도시된 OUT 및 로 된다.

도 3은 상보 출력쌍(1)을 갖는 내부 회로의 제2 예로서 전가산기의 구성을 도시한 블록도이다.

도 3을 참조하면, 이 전가산기는, 클럭 fin이 "0"일 때, 모든 내부 단자는 논리 "1"이고, 클럭 fin이 상승하면, 전가산기는 상보 입력 데이터 IN1, , IN2, , 및 하위 숫자로부터의 스텝-업된 입력인 Ci, 의 가산을 실행하도록 동작하고, 구해진 합을 Sum, 로 출력하고 스텝-업된 출력을 상위 유효 숫자로의 Co, 에 출력한다.

이 회로에서, Co, 는 상보 신호가 출력될 때까지의 임계 경로이다. 따라서, 도 3에서 Co 및 는 도 1의 OUT 단자 및 단자에 연결된다.

실제 다중-비트 가산기에서, 다수의 전가산기는 열 및 행으로 연결된다. 도 3의 전가산기의 조합에 따라, 본 발명에 따른 동작 속도 보상 회로에 상기 조합을 적용할 수 있다.

지금부터, 본 발명의 제2 실시예에 관해 설명될 것이다. 도 4는 제2 실시예의 구성을 도시한 블록도이다.

상술된 바와 같이, 본 발명의 제1 실시예에 따른 동작 속도 편차를 보상하기 위한 기술에서 상기 서술한 바와 같이, 동작 속도는 상보 출력쌍을 갖는 내부 회로(1)의 내부 전압 Vred를 조정함으로써 보상된다.

이에 반하여, 도 4에 도시된 본 발명의 제2 실시예에서는, 동작 속도 편차는 CMOS 논리 회로로 구성된 상보 출력쌍을 갖는 내부 회로(11)의 N 웰 전압 Vbp 및 P 웰 전압 Vbn을 조정함으로써 보상된다.

공지된 바와 같이, P-채널 MOS 트랜지스터에서, N 웰 전압이 낮아지면, 트랜지스터 문턱값 VthP는 낮아져 ON 전류를 증가시키고, N-채널 MOS 트랜지스터에서, P 웰 전압이 증가되면, 트랜지스터 문턱값 VthN은 낮아져 ON 전류를 증가시킨다.

이와 같이, 웰 전압을 조정함으로써, 상보 출력쌍을 갖는 내부 회로(11)의 동작 속도를 보상할 수 있다.

보다 상세하게는, 도 4를 참조하면, 본 발명의 제2 실시예에서, 위상 비교기(14)로부터의 출력 업 및 다운은 음전압 출력 전하 펌프(25)에 뿐만 아니라 전하 펌프(15)에 공급된다.

전하 펌프(15)는 전하 펌프(5)와 동일한 구성 및 동작 원리를 갖는다. 그러나, 업 및 다운 신호 연결이 도 1에 비교하여 역전되기 때문에, 업 신호가 제공될 때, N 웰 전압 Vbp는 낮아지고, 다운 신호가 제공될 때는, Vbp는 증가된다.

음전압 출력 전하 펌프(25)는 접지 전위보다 낮은 전압을 생성하기 위한 회로이다. 업 신호가 위상 비교기(14)로부터 입력되면, P 웰 전압 Vbn은 증가되고(접지 전위에 근접함), 다운 신호가 입력되면, Vbn은 낮아진다.

여기서, 전하 펌프(15) 및 음전압 출력 전하 펌프(25)는 간단히 웰 전압을 공급하여, 도 1의 제1 실시예에서의 전하 펌프(5)에 비해 출력 전류를 크게 감소시킬 수 있다. 그 결과, 전하 펌프의 면적 및 전력 소비를 크게 감소시킬 수 있다.

더욱이, 도 1에 도시된 제1 실시예에서, AND 게이트(2)는 각각의 동작 종료를 검출하는 논리 게이트로서 사용된다. 그러나, 도 4에 도시된 바와 같이, EXNOR(배타적 NOR) 게이트(12)도 역시 사용할 수 있다.

이 경우에, 대기 모드에서 출력 OUT 및 의 논리값이 동일한 값이면, "1" 또는 "0"중 하나일 수 있다.

지금부터, 도 5를 참조하여 본 발명의 제3 실시예에 따른 동작 속도 편차를 보상하기 위한 기술에 관해 설명될 것이다.

도 5를 참조하면, 본 발명의 제3 실시예에서, CMOS 논리 회로로 구성된 상보 출력쌍을 갖는 내부 회로(31)의 N 웰 단자 Vbp 및 P 웰 단자 Vbn은 각각 전원 전위 및 접지 전위에 고정된다. 동작 속도 편차는 상보 출력쌍을 갖는 내부 회로(31)의 전원 단자 Vpp 및 접지 단자 Vnn을 조정함으로써 보상된다.

상보 출력쌍을 갖는 내부 회로(31)의 경우, 전원 단자 Vpp 및 접지 단자 Vnn 간의 전압차에 대응하는 전압은 실질적인 전원 전압이다.

더욱이, MOS 트랜지스터에서, 소오스 전압은 고정된 웰 전압으로 조정되며, 이는 트랜지스터의 문턱값의 변동을 초래한다.

상술된 두가지 효과로, 상보 출력쌍을 갖는 내부 회로(31)의 동작 속도를 보상할 수 있다.

보다 상세하게는, 도 5를 참조하면, 본 발명의 제3 실시예에서, 위상 비교기(34)로부터의 출력 업 및 다운은 제1 전하 펌프(35) 및 제2 전하 펌프(45)에 공급된다.

전하 펌프(35 및 45)는 도 1에 사용된 전하 펌프와 동일한 구성을 갖고 동일한 방식으로 동작한다. 그러나, 제1 전하 펌프(35)에서, 업 신호 및 다운 신호의 연결은 반전된다. 업 신호가 입력될 때, 제1 저역 통과 필터(36)는 그 출력 전압을 낮추고, 다운 신호가 입력될 때, 제1 저역 통과 필터(36)는 그 출력 전압을 증가시킨다.

전하 펌프(35) 및 전하 펌프(45)의 출력은 제1 및 제2 저역 통과 필터의 입력 단자에 각각 연결된다.

제1 및 제2 저역 통과 필터(35 및 45)의 출력 전압은 변동이 거의 없이 평활해지고 제1 및 제2 전압 변환기(37 및 47)에 입력된다.

제1 전압 변환기(37)는 입력 단자 전압 변화을 추종하여 3-단자 조정기와 같은 외부 전압으로부터 제1 내부 전압 Vpp를 생성하는 회로이다.

제2 전압 변환기(47)는 입력 단자 전압을 추종하여 3-단자 조정기와 같은 제1 내부 접지 전위 Vnn을 생성하는 회로이다.

제1 전하 펌프(35) 및 제2 전하 펌프(45)는 단지 입력 전압을 제1 및 제2 전압 변환기에 공급할 필요가 있다. 도 1에 도시된 제1 실시예에서의 전하 펌프에 비교하여, 출력 전류량이 크게 감소될 수 있다. 따라서, 전하 펌프 면적 및 전력 소비를 크게 감소시킬 수 있다.

상술된 바와 같이, 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.

본 발명에 의해 얻어지는 제1 효과는 내부 회로의 지연 시간이 정확히 반영될 수 있다는 것이다. 그 결과, 설계시 공간 확보를 위한 마진을 제공할 필요가 없고 아날로그 회로 또는 배선 지연이 임계 경로인 회로 조차도 동작 속도 편차를 보상하기 위한 기술을 적용할 수 있다.

그 이유는 본 발명에서, 내부 회로 자체의 지연 시간이 클럭 타이밍에 직접 비교되기 때문이다.

본 발명에 의해 얻어지는 제2 효과는 필요 영역이 작아질 수 있다는 것이다.

그 이유는 본 발명에서, 내부 회로의 지연 시간을 표현하기 위한 지연 회로 또는 전압 제어 발진기를 제공할 필요가 없기 때문이다.

본 발명에 의해 얻어지는 제3 효과는 큰 전력 소비를 갖는 지연 회로 및 전압 제어 발진기를 생략할 수 있다.

본 발명은 그 사상 또는 그 필수 특성으로부터 벗어나지 않고 다른 특정 형태로 구현될 수 있다. 따라서, 본 실시예는 모든 특징은 예시적인 것일 뿐 한정하지 않는 것으로서 간주되며, 본 발명의 범위는 상기 설명에 의해서라기 보다는 첨부된 청구범위에 의해 지시되고 청구범위의 등가물의 의미 및 범위내에 속하는 모든 변경은 본 발명에 내포되도록 의도된다.

명세서, 특허청구범위, 도면 및 요약서를 포함한 일본 특허 출원 제9-310030(1997년 10월 24일 출원)의 전체 내용은 그대로 참조로써 본 발명에 일체화된다.

Claims (9)

1. 반도체 집적 회로에 있어서,

   각각의 동작이 종료될 때까지 동일한 논리 값을 출력 단자 쌍에 출력하고, 각각의 동작이 종료하자마자 상보 논리 포맷의 논리 값을 출력하기 위한 논리 회로;

   상기 출력 단자 쌍으로부터의 출력 신호의 신호 전이를 검출하기 위한 출력 전이 검출 회로;

   선정된 클럭 신호와 상기 출력 전이 검출 회로로부터의 출력 신호 간의 위상차에 대응하는 위상차 신호를 출력하기 위한 위상 비교기; 및

   상기 위상차 신호에 따라 출력 전압을 변경하기 위한 가변 전압 회로

   를 포함하되,

   상기 가변 전압 회로의 출력 전압이 상기 논리 회로의 전원 단자에 연결되는 것을 특징으로 하는 반도체 집적 회로.
2. 제1항에 있어서, 상기 가변 전압 회로는 전하 펌프인 것을 특징으로 하는 반도체 집적 회로.
3. 제1항에 있어서, 저역 필터 회로가 상기 가변 전압 회로와 상기 논리 회로의 전원 단자 간에 제공되는 것을 특징으로 하는 반도체 집적 회로.
4. 제1항에 있어서,

   상기 논리 회로는 MOS(금속 산화물 반도체) 트랜지스터로 구성되고, 상기 가변 전압 회로는 제1 가변 전압 회로와 제2 가변 전압 회로로 구성되고,

   상기 제1 가변 전압 회로의 출력은 MOS 트랜지스터로 구성된 상기 논리 회로의 N 웰 단자에 접속되고, 상기 제2 가변 전압 회로의 출력은 MOS 트랜지스터로 구성된 상기 논리 회로의 P 웰 단자에 연결되는 것을 특징으로 하는 반도체 집적 회로.
5. 제4항에 있어서, 상기 제1 가변 전압 회로와 상기 제2 가변 전압 회로는 전하 펌프로 구성되는 것을 특징으로 하는 반도체 집적 회로.
6. 제4항에 있어서, 제1 저역 필터 회로가 상기 제1 가변 전압 회로와, MOS 트랜지스터로 구성된 상기 논리 회로의 상기 N 웰 단자 간에 제공되고, 제2 저역 필터 회로가 상기 제2 가변 전압 회로와, MOS 트랜지스터로 구성된 상기 논리 회로의 P 웰 단자 간에 제공되는 것을 특징으로 하는 반도체 집적 회로.
7. 제6항에 있어서, 상기 회로는 보다 높은 전원 전압 노드에 대해 상기 제1 저역 필터 회로로부터의 출력 신호에 따라 출력 전압을 변화시키기 위한 제1 전압 변환기, 및 보다 낮은 전원 전압 노드에 대해 상기 제2 저역 필터 회로로부터의 출력 신호에 따라 출력 전압을 변화시키기 위한 제2 전압 변환기를 더 구비하고,

   상기 제1 전압 변환기의 출력은 보다 높은 전원 전압 단자에 연결되고, 상기 제2 전압 변환기의 출력은 보다 낮은 전원 전압 단자에 연결되며,

   상기 논리 회로의 N 웰 단자는 상기 보다 낮은 전원 전압 노드에 연결되는 것을 특징으로 하는 반도체 집적 회로.
8. 제1항에 있어서, 상기 가변 전압 회로는 스위칭 조정기로 구성된 DC-DC 변환기로 구성되는 것을 특징으로 하는 반도체 집적 회로.
9. 제1항에 있어서, 상기 논리 회로는 동작 모드 동안 클럭 신호에 동기하여 입력 단자로부터 선정된 데이타를 훼치하고, 상기 논리 회로가 각각의 동작이 종료할 때까지 동일한 논리 값을 출력 단자 쌍에 출력하더라도 각각의 동작이 종료하자마자 상보 논리 포맷의 논리 값을 상기 출력 단자 쌍에 출력하는 것을 특징으로 하는 반도체 집적 회로.